CN102130177B - 晶体管、制造该晶体管的方法及包括该晶体管的电子装置 - Google Patents

晶体管、制造该晶体管的方法及包括该晶体管的电子装置 Download PDF

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Abstract

本发明提供了一种晶体管、制造该晶体管的方法及包括该晶体管的电子装置。所述晶体管包括:沟道层;源极和漏极,分别接触沟道层的相对的两端;栅极,与沟道层对应;栅极绝缘层,位于沟道层和栅极之间;第一钝化层和第二钝化层,顺序地设置在栅极绝缘层上。第一钝化层覆盖源极、漏极、栅极、栅极绝缘层和沟道层。第二钝化层包含氟(F)。

Description

晶体管、制造该晶体管的方法及包括该晶体管的电子装置
技术领域
示例实施例涉及一种晶体管、制造该晶体管的方法以及包括该晶体管的电子装置。
背景技术
在电子装置中,晶体管被广泛用作开关器件或驱动器件。具体地讲,由于薄膜晶体管可形成在玻璃基底或塑料基底上,所以薄膜晶体管通常用在平板显示装置(例如,液晶显示装置、有机发光显示装置等)的领域中。
为了提高晶体管的工作性能,执行了使用具有相当高的载流子迁移率的氧化物层作为沟道层的方法。这种方法通常用于制造用于平板显示装置的薄膜晶体管。
然而,在氧化物层作为沟道层的晶体管(氧化物晶体管)中,氧化物层对环境(例如,光或湿气)敏感,因此,晶体管的性能不会持续地维持。
发明内容
示例实施例涉及一种晶体管、制造该晶体管的方法及包括该晶体管的电子装置。
提供了晶体管及制造所述晶体管的方法,抑制了晶体管的性能由于环境(例如,光或湿气)而导致的变化。
本发明的另外方面将在下面的描述中部分地阐明,并且从描述中部分是清楚的,或者通过本发明的实施可以被理解。
根据示例实施例,一种晶体管包括:沟道层,包括氧化物半导体;源极和漏极,分别接触沟道层的两端(或相对的端部);栅极,与沟道层对应;栅极绝缘层,设置在沟道层和栅极之间;第一钝化层,形成为覆盖源极、漏极、栅极、栅极绝缘层和沟道层;第二钝化层,形成在第一钝化层上且包含氟(F)。
第一钝化层可包括从由氧化硅层、氮化硅层、氮氧化硅层、有机层和它们的组合组成的组中选择的至少一种。第一钝化层可不包含氟(F)。
第二钝化层可包括从由掺杂F的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层和它们的组合组成的组中选择的至少一种。
第一钝化层的厚度可在大约至大约的范围内。第二钝化层的厚度可在大约至大约的范围内。
氧化物半导体可包括ZnO类氧化物。ZnO类氧化物可为复合氧化物。复合氧化物可包括从由铟(In)、铝(Al)、镓(Ga)、钛(Ti)、锡(Sn)、锆(Zr)、铪(Hf)、钇(Y)、钽(Ta)、铬(Cr)和它们的组合组成的组中选择的至少一种元素。
栅极绝缘层可包括从由氧化硅层、氮化硅层、氮氧化硅层和高k介电材料层和它们的组合组成的组中选择的至少一层。
栅极绝缘层可包括从由掺杂F的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层和掺杂F的高k介电材料层和它们的组合组成的组中选择的至少一层。栅极可设置在沟道层上方。可选择地,栅极可设置在沟道层下方。
根据示例实施例,电子装置(例如,平板显示装置)包括晶体管。
根据示例实施例,一种制造晶体管的方法包括的步骤有:形成包括氧化物半导体的沟道层;形成源极和漏极,所述源极和漏极分别接触沟道层的两端(相对的端部);形成与沟道层对应的栅极;形成设置在沟道层与栅极之间的栅极绝缘层;形成第一钝化层以覆盖源极、漏极、栅极、栅极绝缘层和沟道层;在第一钝化层上形成包含氟(F)的第二钝化层。
第一钝化层可形成为不包含氟(F)。
可利用包括含氟(F)的第一气体的反应气体执行化学气相沉积(CVD)来形成第二钝化层。含F的第一气体可包括从由CF4、SF6、CHF3、F2、C2F6、NF3和它们的组合组成的组中选择的至少一种。反应气体还可包括含硅(Si)的第二气体和含氮(N)的第三气体中的至少一种。含硅(Si)的第二气体可包括从由SiF4、SiH4、SiH2和它们的组合组成的组中选择的至少一种。含氮(N)的第三气体可包括从由NH3、N2O、N2、NO和它们的组合组成的组中选择的至少一种。
含氟(F)的第一气体还可包括Si、N和它们的组合中的至少一种。
氧化物半导体可包括ZnO类氧化物。ZnO类氧化物可为包括从由铟(In)、铝(Al)、镓(Ga)、钛(Ti)、锡(Sn)、锆(Zr)、铪(Hf)、钇(Y)、钽(Ta)、铬(Cr)和它们的组合组成的组中选择的至少一种元素的复合氧化物。
附图说明
通过下面结合附图对实施例进行的描述,本发明的这些和/或其它方面将变得清楚并更容易被理解,其中:
图1是根据示例实施例的晶体管的剖视图;
图2A至图2G是顺序地示出了制造根据示例实施例的晶体管的方法的剖视图;
图3是示出了根据示例实施例的晶体管的栅电压(VGS)-漏电流(IDS)性能由于光照射而发生的变化的曲线图;
图4是示出了根据示例实施例的晶体管和根据对比示例的晶体管的特性由于光照射和电压应力而导致的变化(“ΔVg_1nA”)的曲线图;
图5是根据示例实施例的晶体管的剖视图;
图6A至图6E是顺序地示出了制造根据示例实施例的晶体管的方法的剖视图。
具体实施方式
现在将参照附图更充分地描述不同的示例实施例,在附图中示出了示例实施例。然而,这里公开的具体结构和功能的细节仅是代表性的,出于描述示例实施例的目的。因此,本发明可以以很多可替换的形式来实施,并不应该被解释为仅限于这里提出的示例实施例。因此,应该理解并不意图将示例实施例局限于公开的具体形式,而是相反,示例实施例覆盖落入本发明范围内的所有变形、等同物和替换。
应该理解,当元件被称作“连接”或“结合”到另一元件时,该元件可以直接连接或直接结合到另一元件,或者也可以存在中间元件。相反,当元件被称作“直接连接”或“直接结合”到另一元件时,不存在中间元件。用于描述元件之间的关系的其它词语(例如,“在......之间”与“直接在......之间”、“相邻”与“直接相邻”等)也应该按照这样的方式解释。
如在这里使用的,术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是,尽管在这里可使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分,但是这些元件、组件、区域、层和/或部分并不受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此,在不脱离示例实施例的教导的情况下,下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
在这里可使用空间相对术语,如“在...之下”、“在...下方”、“下面的”、“在...上方”、“上面的”等,以容易地描述如图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是,空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如,如果在附图中装置被翻转,则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此,示例性术语“在...下方”可包括“在...下方”和“在...上方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位),并且相应地解释这里使用的空间相对描述符。
这里使用的术语仅为了描述特定实施例的目的,而不意图限制示例实施例。如这里所使用的,除非上下文另外明确指出,否则单数形式也意图包括复数形式。还将理解的是,当在本说明书中使用术语“包含”和/或“包括”时,说明存在所述特征、整体、步骤、操作、元件和/或组件,但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。
在此参照作为示例实施例的理想实施例(和中间结构)的示例实施例的剖视图来描述示例实施例。这样,预计会出现例如由制造技术和/或公差的变化引起的示例的形状变化。因此,示例实施例不应该被理解为限制于在此示出的区域的具体形状,而应该包括例如由制造导致的形状变形。例如,示出为矩形的注入区域在其边缘通常具有倒圆或曲线的特征和/或注入浓度的梯度,而不是从注入区域到非注入区域的二元变化。同样地,通过注入形成的掩埋区域可导致在掩埋区域和通过其发生注入的表面之间的区域中出现一定程度的注入。因此,在图中示出的区域实际上是示意性的,它们的形状并不意图示出装置的区域的实际形状,也不意图限制示例实施例的范围。
还应该指出的是,在一些可替换的实施中,提到的功能/动作可不按照附图中指出的顺序进行。例如,根据涉及的功能/动作,连续示出的两幅图实际上可基本同时进行或有些时候可按照相反的顺序执行。
除非另有定义,否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解,除非这里明确定义,否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思相同的意思,而不是理想地或者过于正式地解释它们的意思。
在下文中,将参照附图更详细地描述根据示例实施例的晶体管、制造该晶体管的方法和包括晶体管的电子装置。在附图中,为了清晰起见,夸大了层和区域的宽度和厚度。在附图中相同的标号表示相同的元件。
示例实施例涉及晶体管、制造所述晶体管的方法和包括晶体管的电子装置。
图1是根据示例实施例的晶体管的剖视图。
图1中示出的晶体管是栅极G1形成在沟道层C1下面的底栅薄膜晶体管。然而,示例实施例不限于此。例如,晶体管可为顶栅薄膜晶体管,如图5所示。
参照图1,栅极G1可形成在基底SUB1上。基底SUB1可为玻璃基底或在半导体装置中通常使用的任何其它基底。例如,基底SUB1可为塑料基底或硅基底。栅极G1可由金属(例如,铜(Cu)、钛(Ti)、钼(Mo)、铝(Al)、镍(Ni)、钨(W)、铂(Pt)、铬(Cr)或它们的组合)或导电氧化物(例如,氧化铟锌(IZO)、氧化铟锡(IZO)或它们的组合)形成。可选择地,栅极G1可具有包括多个不同材料层的多层结构,或者可由至少两种金属的合金形成。
尽管图1中未示出,但是绝缘层可设置在基底SUB1和栅极G1之间。绝缘层可形成在基底SUB1上,然后栅极G1可形成在绝缘层上。绝缘层可为热氧化物层。
栅极绝缘层GI1可形成在基底SUB1上,以覆盖栅极G1。栅极绝缘层GI1可为氧化硅层、氮化硅层、氮氧化硅层或其它材料层(例如,介电常数大于氮化硅的介电常数的高k的介电材料层)。栅极绝缘层GI1可具有多层的结构。例如,栅极绝缘层GI1可具有氮化硅层和氧化硅层顺序堆叠的多层结构。可选择地,栅极绝缘层GI1可具有单层结构或多层结构,所述单层结构或多层结构具有包括从由掺杂氟(F)的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层、掺杂F的高k介电材料层和它们的组合组成的组中选择的至少一层。
沟道层C1可形成在栅极绝缘层GI1上。沟道层C1可被设置在栅极G1之上。沟道层C1在x轴方向的宽度可相对地大于栅极G1在x轴方向的宽度。沟道层C1可由氧化物半导体(例如,ZnO类的氧化物半导体)形成。在这点上,ZnO类的氧化物半导体可为复合氧化物。复合氧化物可包括从由第III族元素(例如,铟(In)、铝(Al)、镓(Ga)或它们的组合)、第IV族元素(例如,钛(Ti)、锡(Sn)、锆(Zr)、铪(Hf)或它们的组合)和其它元素(例如,钇(Y)、钽(Ta)或铬(Cr))组成的组中选择的至少一种元素。
源极S1和漏极D1可设置在栅极绝缘层GI1上。源极S1和漏极D1可分别接触沟道层C1的两端(相对的端部)。源极S1和漏极D1可为单层金属层或多层金属层。源极S1和漏极D1中的每个可由金属(例如,铜(Cu)、钛(Ti)、钼(Mo)、铝(Al)、镍(Ni)、钨(W)、铂(Pt)、铬(Cr)或它们的组合)或导电氧化物(例如,IZO、ITO或它们的组合)形成。可选择地,源极S1和漏极D1可具有包括多个不同材料层的多层结构,或者可由至少两种金属的合金形成。源极S1和漏极D1可为与栅极G1相同或不同的材料层。
栅极G1、栅极绝缘层GI1、源极S1和漏极D1的厚度可分别在大约50nm至大约300nm、大约50nm至大约400nm、大约10nm至大约200nm以及大约10nm至大约200nm的范围内。
第一钝化层P11可形成在栅极绝缘层GI1上以覆盖沟道层C1、源极S1和漏极D1。
第一钝化层P11可为氧化硅层、氮化硅层、氮氧化硅层、有机材料层或它们的组合。第一钝化层P11可具有上述材料层中的至少两层的堆叠结构。第一钝化层P11可具有在大约至大约的范围内的厚度。第一钝化层P11可不包含氟(F)。
第二钝化层P12可形成在第一钝化层P11上。第二钝化层P12可为含F的层。例如,第二钝化层P12可具有单层或多层结构,所述单层或多层结构包括从由掺杂F的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层和它们的组合组成的组中选择的至少一层。第二钝化层P12可具有在大约至大约的范围内的厚度。
由于第二钝化层P12含有氟(F),因此,可抑制或减少沟道层C1的由环境导致的性能变化,因此可提高晶体管的稳定性。更具体地讲,包括掺杂F的氧化硅层、掺杂F的氮化硅层和掺杂F的氮氧化硅层中的至少一种的第二钝化层P12有效地防止了湿气、氢或OH基从外界空气中渗入下面的结构(例如,沟道层C1等),从而晶体管的稳定性可提高。
第一钝化层P11可防止源极S1和漏极D1被用于形成第二钝化层P12的含F气体损坏。如果晶体管不包括第一钝化层P11,则源极S1和漏极D1可能被损坏(例如,在蚀刻过程中),从而会劣化晶体管的性能。由于形成不含氟(F)的第一钝化层P11比形成含F的第二钝化层P12快,所以第一钝化层P11可提高晶体管的加工速度。
在下文中,将描述根据本发明示例实施例的制造晶体管的方法。
图2A至图2G是顺序地示出了制造根据示例实施例的晶体管的方法的剖视图。
在图1及图2A至图2G中,相同的标号表示表同的元件。
参照图2A,可在基底SUB1上形成电极材料层,然后将电极材料层图案化,以形成栅极G1。基底SUB1可为玻璃基底或在半导体装置中通常使用的任何其它基底。例如,基底SUB1可为塑料基底或硅基底。栅极G1可由金属(例如,Cu、Ti、Mo、Al、Ni、W、Pt、Cr或它们的组合)或导电氧化物(例如,IZO、IZO或它们的组合)形成。可选择地,栅极G1可具有包括多个不同材料层的多层结构,或者可由至少两种金属的合金形成。在基底SUB1上可形成绝缘层(未示出),然后在绝缘层上形成栅极G1。绝缘层可为热氧化物层。
可形成栅极绝缘层GI1,以覆盖栅极G1。栅极绝缘层GI1可为氧化硅层、氮化硅层、氮氧化硅层或其它材料层(例如,介电常数大于氮化硅的介电常数的高k的介电材料层)。栅极绝缘层GI1可具有包括至少两种不同的材料层的多层结构。例如,栅极绝缘层GI1可具有氮化硅层和氧化硅层顺序堆叠的多层结构。可选择地,栅极绝缘层GI1可具有单层结构或多层结构,所述单层结构或多层结构具有包括从由掺杂F的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层、掺杂F的高k介电材料层或它们的组合组成的组中选择的至少一层。
参照图2B,可在栅极绝缘层GI1上形成用于沟道的氧化物层C10。可通过物理气相沉积(PVD)(例如,溅射或蒸镀等)或化学气相沉积(CVD)来沉积氧化物层C10。氧化物层C10可包括ZnO类的氧化物半导体。ZnO类的氧化物半导体可为还包括从由第III族元素(例如,In、Al、Ga或它们的组合)、第IV族元素(例如,Ti、Sn、Zr、Hf或它们的组合)和其它元素(例如,Y、Ta、Cr或它们的组合)组成的组中选择的至少一种元素的复合氧化物。
可将氧化物层C10图案化来形成沟道层C1,如图2C所示。沟道层C1可设置在栅极G1上方。
参照图2D,可在栅极绝缘层GI1上形成源/漏极材料层SD10,以覆盖沟道层C1。源/漏极材料层SD10可具有单层或多层的结构,所述单层或多层的结构包括从由金属(例如,Cu、Ti、Mo、Al、Ni、W、Pt、Cr或它们的组合)、导电氧化物(例如,IZO、ITO或它们的组合)和上述金属的合金组成的组中选择的至少一种导电材料。源/漏极材料层SD10可由与栅极G1的材料相同的材料或不同的材料形成。
可将源/漏极材料层SD10图案化来形成源极S1和漏极D1,源极S1和漏极D1分别接触沟道层C1的两端(或相对的两端),如图2E所示。在这点上,沟道层C1的一部分可暴露在源极S1和漏极D1之间。
参照图2F,可在栅极绝缘层GI1上形成第一钝化层P11,以覆盖沟道层C1的暴露部分、源极S1和漏极D1。第一钝化层P11可具有包括从由氧化硅、氮化硅、氮氧化硅、有机材料和它们的组合中选择的至少一种材料的单层或多层的结构。第一钝化层P11可具有在大约至大约的范围内的厚度。
参照图2G,可在第一钝化层P11上形成第二钝化层P12。第二钝化层P12可含有氟(F)。例如,第二钝化层P12可具有单层或多层结构,所述单层或多层结构包括从由掺杂F的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层和它们的组合组成的组中选择的至少一层。可使用包括含F的第一气体的反应气体通过CVD来形成第二钝化层P12。反应气体可包括含Si的第二气体、含N的第三气体和它们的组合中的至少一种。可选择地,含F的第一气体可包括Si、N和它们的组合中的至少一种。反应气体可包括含F的第一气体和既包含硅(Si)又包含氮(N)的另一气体。换言之,可使用含F的第一气体、含Si的第二气体、含N的第三气体或者含有F、Si和N中的至少两种元素的气体来形成第二钝化层P12。含F的第一气体可为CF4、SF6、CHF3、F2、C2F6、NF3气体或它们的组合,含Si的第二气体可为SiF4、SiH4、SiH2气体或它们的组合,含N的第三气体可为NH3、N2O、N2、NO气体或它们的组合。在这点上,SiF4气体既包含Si又包含F。反应气体还可包括载气或其它气体(例如,氧气等)。第二钝化层P12可具有在大约至大约的范围内的厚度。例如,第二钝化层P12中氟(F)掺杂浓度的适当范围可为大约10原子%至大约60原子%。也就是说,第二钝化层P12中的氟(F)含量可在大约10原子%至大约60原子%的范围内。
与不含F的钝化层相比,含F的钝化层能够有效地防止(或者减少)湿气、氢或OH基的渗入。含有F的第二钝化层P12可防止湿气、氢或OH基渗入到沟道层C1中,或者将上述渗入最少化,从而可提高晶体管的稳定性。第一钝化层P11可防止源极S1和漏极D1被用于形成第二钝化层P12的含F气体损坏(例如,在蚀刻的过程中)。
利用如上述方法制造的晶体管可在大约200℃至大约400℃的温度范围内进行退火。可通过退火工艺来控制沟道层C1中的载流子的浓度,并可去除存在于沟道层C1中或沟道层C1与栅极绝缘层GI1之间的缺陷。
在下文中,将参照示例实施例来具体描述制造晶体管的方法。
按照下述方法来制造具有如图1所示的结构的氧化物薄膜晶体管。厚度为大约的氧化硅层被用作第一钝化层P11,厚度为大约的掺杂F的氧化硅层被用作第二钝化层P12。在这点上,利用SiF4和O2的混合气体作为反应气体通过CVD来形成第二钝化层P12。掺杂Hf的InZnO层(在下文中,称为“HIZO层”)被用作沟道层C1。
图3和图4示出了根据前面的示例实施例的相对于晶体管的光的稳定性的评价结果。
图3是示出了根据前面的示例实施例的晶体管的栅电压(VGS)-漏电流(IDS)特性由于光照射(照射前和照射后)而发生的变化的曲线图。
在图3中,“DARK”表示没有光照射的情况,“PHOTO”表示照射大约20000尼特的光的情况。
参照图3,照射光时的VGS-IDS曲线与没有光照射时的VGS-IDS曲线几乎相同。这表示由于光的照射晶体管的特性几乎没有变化。
图4是示出了根据前面的示例实施例的晶体管和根据对比示例的晶体管特性由于光照射和电压应力而导致的变化(“ΔVg_1nA”)的曲线图。
根据比较示例的晶体管具有由氧化硅形成的单层钝化层。除了钝化层之外,根据比较示例的晶体管具有与根据示例实施例的晶体管的结构相同的结构。通过按照下面的方式测量每个晶体管的特性中的变化(“ΔVg_1nA”)来评估图4中的每个晶体管相对于光和电压应力的稳定性,即,对每个晶体管照射大约20000尼特的光,并将-20V、10V和0V的电压分别同时施加到栅极、漏极和源极。“ΔVg_1nA”表示光照和施加电压应力前的Vg_1nA与光照和施加电压应力后的Vg_1nA之间的差(即,[Vg_1nAafter-Vg_1nAbefore])。在这点上,“Vg_1nA”表示使1nA的电流在源极和漏极之间流动的栅极电压。
在图4中,时间(单位为秒)表示照射光和施加电压应力的时间段。当时间为0时,曲线表示光照和施加电压应力前每个晶体管的特性变化的测量结果。在室温下执行稳定性相对于光和电压应力的评估。“Vg_1nA”的变化越大,晶体管的特性由于光照射而导致的变化就越大。
参照图4,根据示例实施例的晶体管的“Vg_1nA”的变化小于根据对比示例的晶体管“Vg_1nA”的变化,其中,根据示例实施例的晶体管包括具有由氧化硅层和掺杂F的氧化硅层形成的双层结构的钝化层,根据对比示例的晶体管包括由氧化硅形成的单层的钝化层。对于根据示例实施例的晶体管,即使在电压应力下,该晶体管的由于光照射而导致的特性变化(例如,阈值电压的变化)也相当小。因此,根据示例实施例的晶体管相对于光和电压应力的稳定性得到提高。
图5是根据示例实施例的晶体管的剖视图。
图5中示出的晶体管是栅极G2形成在沟道层C2上方的顶栅薄膜晶体管。然而,示例实施例不限于此。例如,薄膜晶体管可为底栅薄膜晶体管,如图1所示。
参照图5,沟道层C2可形成在基底SUB2上。源极S2和漏极D2可形成在基底SUB2上。源极S2和漏极D2可分别接触沟道层C2的两端(相对的两端)。栅极绝缘层GI2可形成在基底SUB2上以覆盖沟道层C2、源极S2和漏极D2。栅极G2可形成在栅极绝缘层GI2上。栅极G2可设置在沟道层C2上方。第一钝化层P21可形成在栅极绝缘层GI2上,以覆盖栅极G2。第二钝化层P22可形成在第一钝化层P21上。图5中的基底SUB2、沟道层C2、源极S2、漏极D2、栅极绝缘层GI2、栅极G2、第一钝化层P21和第二钝化层P22的材料和厚度可分别与基底SUB1、沟道层C1、源极S1、漏极D1、栅极绝缘层GI1、栅极G1、第一钝化层P11和第二钝化层P12的材料和厚度相同或相似。
图6A至图6E是顺序地示出了制造根据示例实施例的晶体管的方法的剖视图。
在图5和图6A至图6E中,相同的标号表示相同的元件。
参照图6A,可在基底SUB2上形成沟道层C2。沟道层C2可由与图2C中的沟道层C1的材料相同的材料并使用与用于形成图2C的沟道层C1的方法相同的方法形成。可在基底SUB2上形成源极S2和漏极D2,以分别接触沟道层C2的两端(相对的两端)。
参照图6B,可在基底SUB2上形成栅极绝缘层GI2,以覆盖沟道层C2的暴露部分、源极S2和漏极D2。栅极绝缘层GI2可具有单层或多层结构,所述单层或多层结构包括从由氧化硅层、氮化硅层、氮氧化硅层、高k介电材料层和它们的组合组成的组中选择的至少一层。栅极绝缘层GI2可由从由掺杂F的氧化硅、掺杂F的氮化硅、掺杂F的氮氧化硅、掺杂F的高k介电材料和它们的组合组成的组中选择的至少一种材料形成。
参照图6C,可在栅极绝缘层GI2上形成栅极G2。栅极G2可形成在沟道层C2的上方。
参照图6D,可在栅极绝缘层GI2上形成第一钝化层P21,以覆盖栅极G2。第一钝化层P21可由与图2F中的第一钝化层P11的材料相同的材料形成。第一钝化层P21可具有在大约至大约的范围内的厚度。第一钝化层P21可形成为无氟(F)(或不包含F)。
参照图6E,可在第一钝化层P21上形成含有氟(F)的第二钝化层P22。可使用与如图2G中所描述的形成第二钝化层P12的方法相同的方法来形成第二钝化层P22。例如,第二钝化层P22可具有单层或双层的结构,所述单层或双层的结构包括从由掺杂F的氧化硅、掺杂F的氮化硅、掺杂F的氮氧化硅和它们的组合组成的组中选择的至少一种材料。
可使用包括含F的第一气体的反应气体通过CVD来形成第二钝化层P22。反应气体可包括含Si的第二气体和含N的第三气体中的至少一种气体。可选择地,含F的第一气体可包括Si和N中的至少一种。反应气体可包括含F的第一气体和既含有Si又还有N的另一气体。换言之,可使用含F的第一气体、含Si的第二气体、含N的第三气体或含有F、Si和N中的至少两种元素的气体来形成第二钝化层P22。含F的第一气体可为CF4、SF6、CHF3、F2、C2F6、NF3气体或它们的组合,含Si的第二气体可为SiF4、SiH4、SiH2气体或它们的组合,含N的第三气体可为NH3、N2O、N2、NO气体或它们的组合。在这点上,SiF4气体既包含Si又包含F。反应气体还可包括载气或其它气体(例如,氧气等)。第二钝化层P22可具有在大约至大约的范围内的厚度。例如,第二钝化层P22中氟(F)掺杂浓度的适当范围可为大约10原子%至大约60原子%。也就是说,第二钝化层P22中的氟(F)含量可在大约10原子%至大约60原子%的范围内。
利用如上所述的方法制造的晶体管可在指定温度下进行退火。退火工艺的条件可与图2G中描述的一样。
在平板显示装置(例如,液晶显示装置、有机发光显示装置或类似装置)中,根据示例实施例的晶体管可用作开关器件或驱动器件。如上所述,根据示例实施例,晶体管的性能由于光而导致的变化可忽略或不存在。这样,当晶体管应用于平板显示装置时,平板显示装置的可靠性可提高。液晶显示装置和有机发光显示装置的结构是公知的,因此,这里不再提供对它们的详细描述。对于其它电子装置(例如,存储装置和逻辑装置等),晶体管还可应用于各种不同的应用。
应该理解,这里描述的示例实施例应该被认为仅是描述意义的,而不是出于限制目的。例如,本发明所属领域的普通技术人员应该理解,图1和图5中的晶体管的元件和结构可以进行各种改变。晶体管可具有双栅极结构,并且包括具有包括至少两层的多层结构的栅极层。源极和漏极可分别接触沟道层的底表面的两端(相对的两端),而不是沟道层的顶表面的两端。如图2A至图2G和图6A至图6E所描述的制造晶体管的方法可进行各种不同的改变。每个实施例中特征或方面的描述通常应该被认为对其他实施例中的其他相似特征或方面是可行的。
尽管已经描述了一些实例实施例,但是本领域的技术人员将容易理解的是,在本质上不脱离新颖性教导和优点的情况下,在示例实施例中可进行很多变形。因此,所有这些变形被意图包括在权利要求限定的本发明的范围内。因此,应该理解,前面是对不同的示例实施例的解释说明,并不应该被解释为限于公开的具体实施例,并且公开的实施例的变形以及其他实施例也意图包括在权利要求的范围内。

Claims (16)

1.一种晶体管,所述晶体管包括:
沟道层,包括氧化物半导体;
源极和漏极,分别接触沟道层的相对的两端;
栅极,与沟道层对应;
栅极绝缘层,位于沟道层和栅极之间;
第一钝化层,覆盖源极、漏极、栅极、栅极绝缘层和沟道层且第一钝化
层中不包含氟;
第二钝化层,包含氟且位于第一钝化层上,
其中,第二钝化层包括从由掺杂F的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层和它们的组合组成的组中选择的至少一种,
其中,第二钝化层直接接触到第一钝化层的全部的上表面,并且第一钝化层***在第二钝化层与源极和漏极之间,
其中,沟道层包括HfInZnO作为氧化物半导体,
其中,第一钝化层具有比第二钝化层大的厚度。
2.根据权利要求1所述的晶体管,其中,第一钝化层包括从由氧化硅层、氮化硅层、氮氧化硅层、有机层和它们的组合组成的组中选择的至少一种。
3.根据权利要求1所述的晶体管,其中,第一钝化层具有在的范围内的厚度。
4.根据权利要求1所述的晶体管,其中,第二钝化层具有在 的范围内的厚度。
5.根据权利要求1所述的晶体管,其中,栅极绝缘层包括从由氧化硅层、氮化硅层、氮氧化硅层和高k介电材料层和它们的组合组成的组中选择的至少一层。
6.根据权利要求1所述的晶体管,其中,栅极绝缘层包括从由掺杂F的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层和掺杂F的高k介电材料层和它们的组合组成的组中选择的至少一层。
7.根据权利要求1所述的晶体管,其中,栅极在沟道层上方。
8.根据权利要求1所述的晶体管,其中,栅极在沟道层下方。
9.一种平板显示装置,所述平板显示装置包括根据权利要求1所述的晶体管。
10.一种制造晶体管的方法,所述方法包括的步骤有:
形成沟道层;
形成源极和漏极,所述源极和漏极分别接触沟道层的相对的两端;
形成与沟道层对应的栅极;
在沟道层与栅极之间形成栅极绝缘层;
形成覆盖源极、漏极、栅极、栅极绝缘层和沟道层的第一钝化层;
在第一钝化层上形成包含氟的第二钝化层,
其中,形成沟道层的步骤包括使用氧化物半导体,
其中,第一钝化层的组成中不含有氟,
其中,第二钝化层被形成为包括从由掺杂F的氧化硅层、掺杂F的氮化硅层、掺杂F的氮氧化硅层和它们的组合组成的组中选择的至少一种,
其中,第二钝化层直接接触到第一钝化层的全部的上表面,并且第一钝化层***在第二钝化层与源极和漏极之间,
其中,沟道层被形成为包括HfInZnO作为氧化物半导体,
其中,第一钝化层具有比第二钝化层大的厚度。
11.根据权利要求10所述的方法,其中,形成第二钝化层的步骤包括利用包括含氟的第一气体的反应气体执行化学气相沉积法。
12.根据权利要求11所述的方法,其中,含F的第一气体包括从由CF4、SF6、CHF3、F2、C2F6、NF3和它们的组合组成的组中选择的至少一种。
13.根据权利要求11所述的方法,其中,反应气体还包括含硅的第二气体和含氮的第三气体中的至少一种。
14.根据权利要求13所述的方法,其中,含Si的第二气体包括从由SiF4、SiH4、SiH2和它们的组合组成的组中选择的至少一种。
15.根据权利要求13所述的方法,其中,含N的第三气体包括从由NH3、N2O、N2、NO和它们的组合组成的组中选择的至少一种。
16.根据权利要求11所述的方法,其中,含F的第一气体包括硅、氮和它们的组合中的至少一种。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011062029A1 (en) * 2009-11-18 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR101895080B1 (ko) 2009-11-28 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
KR101603768B1 (ko) * 2009-12-22 2016-03-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 평판표시장치
JP5780902B2 (ja) * 2010-10-12 2015-09-16 出光興産株式会社 半導体薄膜、薄膜トランジスタ及びその製造方法
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9219159B2 (en) 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103094276B (zh) * 2011-10-27 2016-03-02 元太科技工业股份有限公司 薄膜晶体管基板及其制造方法
EP2823082B1 (en) 2012-03-09 2024-05-15 Versum Materials US, LLC Barrier materials for display devices
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2013179837A1 (ja) * 2012-05-28 2013-12-05 シャープ株式会社 半導体装置およびその製造方法
JP5855752B2 (ja) * 2012-07-27 2016-02-09 シャープ株式会社 半導体装置およびその製造方法
US9391096B2 (en) * 2013-01-18 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103117285B (zh) * 2013-02-04 2015-12-02 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制造方法
KR102027361B1 (ko) * 2013-02-13 2019-10-01 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법과 상기 박막 트랜지스터 표시판을 포함하는 전자 소자
US8975625B2 (en) * 2013-05-14 2015-03-10 Applied Materials, Inc. TFT with insert in passivation layer or etch stop layer
JP5454727B1 (ja) * 2013-07-10 2014-03-26 日新電機株式会社 薄膜トランジスタの作製方法
KR102112283B1 (ko) * 2013-08-20 2020-05-19 삼성디스플레이 주식회사 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
JP6135427B2 (ja) * 2013-09-27 2017-05-31 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
JP2016225615A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
KR20180124874A (ko) * 2016-03-04 2018-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN108417481B (zh) * 2018-03-22 2021-02-23 京东方科技集团股份有限公司 氮化硅介电层的处理方法、薄膜晶体管和显示装置
US11374038B2 (en) 2019-01-31 2022-06-28 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate having protection region on same layer as gate insulating layer and manufacturing method thereof
CN109860107B (zh) * 2019-01-31 2021-03-16 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法
KR102431927B1 (ko) * 2020-11-23 2022-08-11 김성진 패시베이션막을 구비하는 박막 트랜지스터
CN115020482A (zh) * 2022-05-26 2022-09-06 长鑫存储技术有限公司 晶体管及其制备方法、以及存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761049A (zh) * 2004-09-08 2006-04-19 三星电子株式会社 薄膜晶体管阵列面板及其制造方法
CN1763617A (zh) * 2004-10-21 2006-04-26 三星电子株式会社 金属线及制造方法、基板及制造方法和显示装置
CN1790723A (zh) * 2004-09-24 2006-06-21 三星电子株式会社 薄膜晶体管阵列面板及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051262B2 (ja) 1977-02-17 1985-11-13 富士通株式会社 半導体装置
JP3270485B2 (ja) 1990-12-10 2002-04-02 株式会社半導体エネルギー研究所 表示装置の駆動方法
JP3145373B2 (ja) 1991-03-25 2001-03-12 株式会社半導体エネルギー研究所 表示装置
JP2987043B2 (ja) 1993-11-24 1999-12-06 松下電器産業株式会社 薄膜トランジスタ素子およびその製造方法
KR19980065168A (ko) 1997-01-03 1998-10-15 장진 불소가 함유된 산화막을 게이트 절연막으로 이용한 박막 트랜지스터 및 그 제조 방법
KR19980074495A (ko) 1997-03-25 1998-11-05 윤종용 불소가 함유된 산화막(SiOF)을 이용한 박막 트랜지스터 및 그 제조 방법
US6461899B1 (en) * 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
KR100825102B1 (ko) * 2002-01-08 2008-04-25 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20060042303A (ko) * 2004-11-09 2006-05-12 삼성전자주식회사 가요성 액정 표시 장치의 제조 방법
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
KR20070053060A (ko) * 2005-11-19 2007-05-23 삼성전자주식회사 표시장치와 이의 제조방법
KR101224377B1 (ko) * 2006-02-17 2013-01-21 삼성디스플레이 주식회사 실리콘층의 형성방법 및 이를 이용한 표시기판의 제조방법
KR101240654B1 (ko) * 2006-05-09 2013-03-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20080070327A (ko) 2007-01-26 2008-07-30 삼성전자주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및그 제조 방법
KR20080073937A (ko) 2007-02-07 2008-08-12 엘지전자 주식회사 박막 트랜지스터, 이를 포함하는 평판표시장치 및 그의제조방법
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5286826B2 (ja) 2007-03-28 2013-09-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
US8013339B2 (en) * 2009-06-01 2011-09-06 Ishiang Shih Thin film transistors and arrays with controllable threshold voltages and off state leakage current

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761049A (zh) * 2004-09-08 2006-04-19 三星电子株式会社 薄膜晶体管阵列面板及其制造方法
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