KR20110080153A - 저항을 조정할 수 있는 실리콘계 나노 스케일 저항 디바이스 - Google Patents

저항을 조정할 수 있는 실리콘계 나노 스케일 저항 디바이스 Download PDF

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KR20110080153A
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조성현
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Abstract

제 1 전극, p형 폴리-실리콘 제 2 전극, 및 상기 전극들 사이에 전기적으로 연결된 비결정형 실리콘 나노 구조물을 포함하는 비휘발성 솔리드 스테이트 저항 디바이스가 제공된다. 상기 나노 구조물은 전극들을 통해 상기 나노 구조물에 인가되는 전압에 반응하여 조정가능한 저항을 가진다. 나노 구조물은 전극들 사이에 배치된 절연층에 내장된 나노 필러로서 형성될 수 있다. 제 1 전극은 은 또는 다른 전기 도전성 금속 전극이 될 수 있다. 제 3(금속) 전극은 2개의 금속 전극을 다른 회로에 연결하는 것을 허용하기 위해 나노 구조물에 인접한 위치에서 p형 폴리-실리콘 제 2 전극에 연결될 수 있다. 저항 디바이스는 2개 이상의 값 사이에서 자신의 저항을 변화시킴으로써 하나 이상의 비트의 디지털 데이터를 저장하기 위한 디지털 비휘발성 메모리 디바이스의 단위 메모리 셀로서 사용될 수 있다.

Description

저항을 조정할 수 있는 실리콘계 나노 스케일 저항 디바이스{SILICON­BASED NANOSCALE RESISTIVE DEVICE WITH ADJUSTABLE RESISTANCE}
본 발명은 메모리 스토리지와 제어가능한 회로 인터커넥트에 사용될 수 있는 조정가능한 저항을 가진 2개 단자의 비휘발성 솔리드 스테이트 저항 소자에 관한 것이다.
저항 랜덤-액세스 메모리(RRAM: Resistive Random-Access Memories)는 초고밀도 비휘발성 정보 스토리지를 위한 잠재적인 후보로서 근래에 현저한 관심을 받고 있다. 일반적인 RRAM 디바이스는 한쌍의 전극 사이에 끼워넣어진 절연층으로 구성되고, 전기 펄스 유도 이력 저항 스위칭 효과를 나타낸다. 저항 스위칭은 바이너리 산화물(binary oxides)(예를 들면, NiO 및 TiO2)에서의 줄 가열(Jule heating) 및 전기화학 프로세스 또는 산화물, 칼코게니드 및 폴리머를 포함하는 이온 전도체를 위한 산화환원 프로세스에 의한 절연체 내에서의 도전성 플라멘트의 형성에 의해 설명된다. 저항 스위칭은 또한 TiO2 및 비정질 실리콘(a-Si) 필름에서의 이온의 필드-보조(field-assisted) 확산에 의해 설명된다.
a-Si 구조물의 경우, 실리콘으로의 금속 이온의 전압 유도 확산이 a-Si 구조물의 저항을 감소시키는 도전성 필라멘트의 형성을 가져온다. 이러한 필라멘트들은 바이어싱 전압이 제거된후 남겨져, 디바이스에게 자신의 비휘발성 특성을 주고, 그것들은 역 극성의 인가된 전압의 원동력(motive force) 하에서 금속 전극으로의 이온의 역확산에 의해 제거될 수 있다.
2개의 금속 전극 사이에 개재된 a-Si 구조물에 의해 형성된 저항 소자는 이러한 제어가능한 저항 특성을 나타내도록 도시된다. 그러나, 이러한 디바이스는 일반적으로 그것들은 100 나노미터 이하의 범위까지 크기가 작아지는 것을 방해할 수 있는 미크론 크기의 필라멘트를 가진다. 이러한 디바이스는 또한 디바이스 손상을 가져오고 생산 수율을 제한시킬 수 있는 높은 형성(forming) 전압을 요구할 수 있다.
본 발명의 하나의 측면에 따라, 제 1 전극, p형 실리콘 제 2 전극, 및 상기 전극들 사이에서 전기적으로 연결된 비결정질 실리콘 나노 구조물을 포함하는 비휘발성 솔리드 스테이트 저항 디바이스가 제공된다. 나노 구조물은 전극을 통해 나노 구조물에 인가되는 전압에 반응하여 조정가능한 저항을 가진다. 비결정질 실리콘 나노 구조물은 예를 들면 비정질 실리콘 나노 구조물 또는 비정질 폴리-실리콘 나노 구조물이 될 수 있다.
본 발명의 또다른 측면에 따라, 저항 디바이스가 디지털 비휘발성 메모리 디바이스에서 메모리 셀로서 사용된다. 메모리 디바이스는, 하나의 실시예에서 각각의 저항 디바이스에 대해 단일 비트의 스토리지를 제공하고, 다른 실시예에서 각각의 저항 디바이스에 대해 멀티-레벨의 수의 스토리지를 제공하여 각각의 메모리 셀이 1 비트 이상의 데이터를 저장할 수 있도록 하는 저항 디바이스의 어레이를 포함할 수 있다.
본 발명의 또다른 측면에 따라, 저항 디바이스가 전자 회로에서 전기 인터커넥트로서 사용된다. 인터커넥트는 적어도 실질적으로 도전성 상태와 실질적으로 비도전성 상태 사이에 개재될 수 있다.
본 발명의 또다른 측면에 따라, 제 1 금속 전극, p형 폴리 실리콘 전극, 적어도 부분적으로 상기 전극들 사이에 배치된 절연층, 상기 절연층에 내장된 비정질 실리콘 구조물, 및 제 2 금속 전극을 포함하는 비휘발성 솔리드 스테이트 저항 디바이스가 제공된다. 비정질 실리콘 구조물은 각각 전극 중의 상이한 전극에 연결되는 대향하는 단부면을 가진다. 제 1 전극은 전극 전체에 인가된 전압에 의해 실리콘 구조물 내에 필라멘트를 형성하는 금속 이온을 제공하는 금속을 구비한다. 그 결과, 실리콘 구조물은 인가된 전압에 기초하여 조정될 수 있는 저항을 나타낸다. 그 결과, 실리콘 구조물은 인가된 전압에 기초하여 조정될 수 있는 저항을 나타낸다. 제 2 금속 전극은 실리콘 구조물로부터 100mm 이내의 위치에서 폴리-실리콘 전극과 접촉한다.
본 발명의 또다른 측면에 따라, OFF 상태에서 ON 상태로 비휘발성 솔리드 스테이트 상태 스위칭 디바이스를 조정하는 방법으로서, 비결정질 실리콘 나노 구조물 전체에 전압을 인가하는 단계를 포함하고, 상기 인가된 전압은 OFF 상태에서 ON 상태로 미리 정해진 확률의 실리콘 나노 구조물의 스위칭을 달성하기 위해 선택된 크기와 듀레이션을 구비하는 방법이 제공된다.
본 발명의 하나의 측면에 따르면, 제 1 전극, p형 실리콘 제 2 전극, 및 상기 전극들 사이에서 전기적으로 연결된 비결정질 실리콘 나노 구조물을 포함하는 비휘발성 솔리드 스테이트 저항 디바이스가 제공되고, 상기 나노 구조물은 전극을 통해 나노 구조물에 인가되는 전압에 반응하여 조정가능한 저항을 가진다.
본 발명의 바람직한 실시예는 이하 첨부 도면과 함께 기술될 것이며, 유사한 번호는 유사한 구성 요소를 가리킨다.
도 1a는 본 발명에 따라, 구축된 단일 셀 a-Si 저항 디바이스의 하나의 실시예의 도식도이다.
도 1b는 도 1a에 도시된 것과 같이 부분적으로 구축된 a-Si 구조물의 탑 뷰의 SEM 이미지이다.
도 1c는 도 1a에 도시된 것과 같이 일반적인 a-Si 구조물의 저항 스위칭 특성을 나타내는 그래프이다.
도 1d는 도 1a에 도시된 것과 같이 a-Si 디바이스에 대한 프로그래밍 응답을 도시하는 파형이다.
도 1e는 도 1a에 도시된 것과 같이 a-Si 디바이스의 내구성 테스트의 결과를 도시하는 파형이다.
도 2a-2c는 상이한 바이어스 전압에 대한 일반적인 a-Si 디바이스의 스위칭 응답의 히스토그램을 도시한다.
도 2d는 도 1a에 도시된 것과 같이 a-Si 디바이스의 상이한 도전성 상태에서의 금속 이온 확산을 도시하는 3부분의 다이어그램이다.
도 3a는 상이한 직렬-연결 제어 레지스터를 이용하여 일반적인 a-Si 디바이스를 프로그래밍하거나 또는 다른 수단에 의해 제어된 전류 레벨을 프로그래밍한 결과를 도시한다.
도 3b는 프로그래밍된 a-Si 디바이스의 최종 저항과 디바이스를 프로그래밍하기 위해 사용되는 선택된 제어 저항 사이의 관계를 도시한다.
도 3c는, 제어 레지스터에 직렬 연결을 하지 않고서 주어진 바이어스 전압을 인가할 때, 일반적인 a-Si 디바이스를 위한 시간 동안 단일한 이산 저항 스위칭 이벤트를 가지는 확률의 그래프이다.
도 3d는 제어 레지스터에 직렬 연결을 하지 않고서 주어진 바이어스 전압을 인가할 때, 일반적인 a-Si 디바이스를 위한 시간 동안 적어도 하나의 저항 스위칭 이벤트를 가지는 확률의 그래프이다.
도 3e는 직렬 연결 제어 레지스터를 이용할 때 일반적인 a-Si 디바이스를 위한 시간 동안의 단일한 이산 저항 스위칭 이벤트의 확률의 그래프이다.
도 4a는 도 1a에 도시된 것과 같이 바이어스 전압이 a-Si 디바이스에 인가되지 않을 때 ON-투-OFF 저항 변화를 위한 대기시간의 플롯이다.
도 4b는 대기 시간 대 온도의 그래프이다.
도 5는 단일한 a-Si 디바이스에서의 멀티-레벨 수의 스토리지를 위해 제어 레지스터를 이용하는 제어 회로를 도시한 개략도이다.
도 6은 도 1에 도시된 바와 같은 a-Si 구조물을 이용하는 메모리 디바이스의 평면도로서, 도 1에 도시된 것과는 부분적으로 상이한 평면도이다.
도 7-9는 빌트-인 다이오드를 가진 단일 셀 a-Si 저항 디바이스의 상이한 실시예들의 도식도이다.
도 10 및 11은 a-Si 디바이스의 멀티-레벨 프로그래밍을 위한 게이트-제어 가변 레지스터로서 동작하는 전계효과 트랜지스터(FET)와 빌트-인 다이오드를 가진 a-Si 저항 디바이스의 상이한 실시예의 도식도이다.
도 12 및 13은 본문에 개시된 기본 a-Si 저항 디바이스를 위한 예시적인 고유 다이오드 특성을 도시한다.
도 1a는 모두 적절한 제어 회로를 이용하여, 선택적으로 다양한 값으로 설정되고, 리셋될 수 있는 저항을 나타내는 나노 스케일의 a-Si 구조물(14)을 구비하는 비휘발성 솔리드 스테이트 저항 소자(10)를 도시한다. 설정되면, 저항값은, 그것을 변경시키지 않으면서 저항을 판정하기에 충분한 크기인 작은 전압을 이용하여 판독될 수 있다. 개시된 실시예는 저항 엘리먼트로서 a-Si를 이용하지만, 비정질 폴리-실리콘과 같은 다른 비결정질 실리콘(nc-Si) 구조가 사용될 수 있다는 것이 이해될 것이다. 따라서, 본문과 청구범위에 사용된 바와 같이, 비결정질 실리콘(nc-Si)은 제어가능한 저항을 나타내는 비정질 실리콘(a-Si), 비정질 폴리-실리콘(poly-Si), 또는 그 둘의 조합을 의미한다. 또한, 본문의 논의 중 다수가 미크론 단위에서 하나 이상의 디멘션을 가지는 비정질 실리콘 구조와 같은 더 큰 스케일의 a-Si 구조에 적용하지만, 예시된 실시예들은 자신의 작은 스케일에 고유한 특정한 특정을 나타내는 a-Si 나노 구조물이다. 본문에 사용된 것과 같은, 나노 구조물이라는 용어는, 나노 스케일 범위에서의 적어도 2 디멘션을 가지는 구조를 가리키고; 예를 들면, 0.1 내지 100 나노미터의 전체 범위내에서의 직경 또는 복수의 단면 디멘션을 가지는 구조를 가리킨다. 이는 나노 스케일의 모두 3개 공간의 디멘션을 가진 구조를 포함하고; 예를 들면 자신의 나노 스케일 직경과 같은 오더의 길이를 가진 실린더형 나노컬럼 또는 나노필러를 포함한다. 나노구조물은 당업자에 공지된 다양한 나노 스케일 구조물을 포함할 수 있고; 예를 들면, 나노튜브, 나노와이어, 나노로드, 나노컬럼, 나노필러, 나노입자, 및 나노파이버를 포함할 수 있다. 하나의 이러한 구조물(14)은 도 1a 및 1b에 도시된 실시예이고, 이는 100nm 이하의 직경(예를 들면, 도시된 특정한 예시에서 60nm)을 가진 원형 단면이 될 수 있는 플러그 또는 필러 구조물이다. 필러 높이 또는 길이는 방향에 따라, 나노 스케일(도시된 예시에서 예를 들면 30nm) 이상이 될 수 있다.
도 1a 및 1b의 a-Si 구조물(14)은 다양한 재료로 만들어지고 상이한 방식으로 구성되지만, 도면에 도시된 바와 같이 최초에 a-Si 구조물(14) 주변을 흘러서 경화되는 스핀-온-글라스(SOG) 층이고, 이들 모두는 공지된 프로세스를 이용하여 수행될 수 있다. 전체 저항 디바이스(10)는 열 산화물 층(24)에 의해 덮여진 실리콘 기판층(22)을 이용하여 구축된다. 밑에 있는 a-Si 필러(14)는 a-Si 필러(14)의 하부 단부면과 접하고, 예를 들면 팔라듐 또는 플래티늄과 같은 백금계 금속을 포함하는, 임의의 적절한 금속으로 만들어질 수 있는 위에 놓인 금속 전극(20)을 수용하기 위해 필러로부터 측방향으로 이격되어 뻗어있는, 붕소 도핑되거나 또는 기타 p형 폴리-실리콘 전극(18)이다. a-Si 필러(14)의 상부 표면(단부면) 상의 대향하는 폴리-실리콘(p-Si) 전극(18)은 필라멘트-형성 이온의 소스로서 작용하는 은(Ag) 금속 전극(18)이다. 은이 예시된 실시예에서 사용되지만, 이러한 전극(12)(다른 금속 전극(20)뿐 아니라)은 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 코발트(Co)와 같은 다양한 기타 적절한 금속으로 형성될 수 있다. 필라멘트-형성 이온을 공급할 수 있는 기타 적절한 금속이 또한 사용될 수 있다.
도 1a의 a-Si 디바이스(10)를 제조하기 위해, B-도핑된 p-Si 바닥 전극층(18)이 200nm 열 산화물을 가진 프라임 등급의 실리콘 기판 상에 LPCVD(저압 화학 기상 증착)에 의해 증착될 수 있다. 비정질 실리콘 층은 a-Si 필러(14)와 p-Si 바닥 전극(18) 구조를 형성하기 위해 2개의 RIE(반응성 이온 에칭) 단계가 후속하는, B-도핑된 p-Si의 탑부에 증착된 30nm 두께의 층이 될 수 있다. 스핀-온-글래스(SOG)는 그런다음 3000 RPM의 속도로 샘플 상에 스핀 코팅되어 1시간동안 320℃로 경화될 수 있다. 이러한 절연 SOG층(16)은 a-Si 필러(14)에 대한 기계적 지지뿐 아니라 2개의 대향하는 전극(12, 18)의 전기적 절연을 제공한다. 형성된 후에, SOG층(16)은 평평한 표면을 생성하고 a-Si필러(14)의 단부면을 노출시키기 위해 이격하여 부분적으로 에칭될 수 있다. Ag 전극(12)은 그런다음 리프트오프 프로세스를 이용하여 패터닝함으로써 a-Si 필러(14)의 노출된 단부면 상에 형성될 수 있다. 그런다음 제 2 금속(플래티늄) 전극(20)이 바닥 p-Si 층(18)에 대한 옴 접촉을 제공하기 위해 도포될 수 있다. 플래티늄 전극(20)은 p-Si 전극(18)을 통해 저항을 최소화하는 것을 돕기 위해 a-Si 필러(14)에 근접하게 배치되고, 이러한 거리는 바람직하게는 100nmm이하이다. 패턴 설계는 SOG(16)를 통한 직접적인 누설 전류를 낮게 유지하기 위해, 탑 전극(12)과 바닥 전극(18) 사이에서의 오버랩을 최소화하기 위해 선택될 수 있다. 당업자는 이러한 제조 프로시저에 대한 다양한 변형이 수행될 수 있고, 디바이스의 저항 조정을 허용하는 도 1a의 구조 또는 또다른 적절한 nc-Si 구조를 달성하기 위해 다른 제조 접근 방식이 또한 사용될 수 있음을 이해할 것이다. 미국특허 출원 공개번호 제 2009/0014707 A1은 도 1a 및 1b에 도시된 a-Si 디바이스와 같은 비휘발성 솔리드 스테이트 저항 스위칭 디바이스의 특성, 이용, 및 동작에 관한 추가적인 정보를 제공한다. 그것은 또한 a-Si 디바이스의 대안의 실시예의 구조에 관한 정보를 제공하고, 그 중 적어도 일부는 도 1a 및 1b에 도시된 a-Si 디바이스의 구조에 적용가능하다. 그 안에 개시된 비휘발성 솔리드 스테이트 저항 스위칭 디바이스의 제조, 구조, 및 이용에 관한, 미국특허 출원 공개번호 제 2009/0014707 A1에 포함된 정보는 참조에 의해 본문에 통합되어 있다.
도 1a에 도시된 것과 같은 단일 a-Si 디바이스는 자신의 독립적으로 제어되는 탑 및 바닥 전극 쌍을 가진 스탠드-어론 재설정가능한 인터커넥트 또는 메모리 비트로서 사용될 수 있다. 폴리-실리콘을 바닥 컨택트로서 증착하는 화학기상증착법(CVD)의 사용은 다층 3D 구조 집적을 위한 포텐셜을 포함하는 다양한 기판 상에서의 디바이스 제조를 가능하게 한다. 연속한 a-Si 필름과 비교할 때, 예시된 a-Si 플러그 구조물(14)은 활성 a-Si 영역과 필라멘트 영역이 물리적으로 잘 형성되는 것을 보장하도록 한다. 또한, 디바이스의 이러한 구조는 CMOS 기술에 완전히 부합되는 것이고 고 밀도 비휘발성 메모리 또는 신경망 네트워크와 같은 논리 회로에서의 재설정가능한 인터커넥트로서 기준 시스템으로 용이하게 통합될 수 있다.
도 1c는 예를 들면 약 60nm의 직경과 30nm의 두께를 가진 디바이스에 대해, 도 1a에 도시된 것과 같은 일반적인 a-Si 필러의 저항 스위칭 특성을 도시한다. 이는 턴-온 프로세스 동안 순차적인 변이를 보여주는 로그 스케일에서의 이러한 스위칭 특성의 인셋 그래프를 포함한다. 이러한 나노 스케일 a-Si 스위치에는 고압 형성이 요구되지 않으며, 형성 후에는 디바이스가 포지티브 기록 전압 펄스와 네거티브 삭제 전압 펄스를 인가함으로써 저-저항 ON 상태에서 고-저항 OFF 상태 사이를 반복하여 스위칭될 수 있다. 작은 바이어스에서 측정된 ON/OFF 저항 비는 도 1c에 표시된 바와 같이 107 만큼 높다. 상술한 방식으로 제조된 a-Si 디바이스를 테스트하는 것은, 메모리 디바이스로서, a-Si 스위칭이 수율(예를 들면, 60nm 직경의 a-Si 필러를 가진 디바이스에 대해 >95%인), 속도, 내구성 및 보유율(retention)의 측면에서 월등한 성능의 매트릭스를 보여준다는 것을 증명하였다. 도 1d는 50ns 기록/삭제 펄스 폭을 가진 대표적인 기록-판독-삭제-판독 펄스 시퀀스와 일반적인 디바이스로부터의 출력 응답을 도시한다. 디바이스의 내구성 테스트 결과가 도 1e에 도시된다. 20㎂ 이하의 온-전류의 일반적인 디바이스는 열화없이 105 이상의 프로그래밍 사이클을 견딜것으로 예측된다. 이러한 한계를 벗어나면, OFF 상태 컨덕턴스가 증가하기 시작하여, ON/OFF 저항 비가 감소되도록 할 수 있다.
a-Si 구조물에서의 스위칭은 도 2d에 개략적으로 도시된, 프로그래밍 전압의 인가시 나노 스케일의 Ag 필라멘트의 형성과 복구에 의해 설명될 수 있다. 미세 크기의 금속/a-Si/금속 구조에 대한 이전의 실험과 이론적 연구에서, a-Si층의 결함있는 위치에 트랩핑된 일련의 포지티브 전하를 띤 Ag+ 입자의 형태로된 필라멘트가 제시되었다. ON 상태에서의 전도 메커니즘은 Ag+ 체인을 통한 전자 터널링이고 디바이스 저항이 그런다음 마지막 Ag+ 입자와 바닥 전극 사이의 터널링 저항에 의해 지배적으로 된다. 도 1c에 도시된 바와 같이, 이러한 동작은 추가적인 Ag+ 입자가 새로운 트래핑 위치로 호핑할 때 단계적인 방식으로 Ag 필라멘트가 성장하면서 OFF-ON 변이동안 로그 단위로 전류의 순차적인 증가를 하는 것에 호응한다.
CMOS 호환 제조 프로세스에 의해 제공된 미세 제어와 함께 a-Si 필러 구조에서 잘 규정된 활성 스위칭 영역은 상술한 연구가 저항 스위칭 디바이스에 의해 제공된 고유한 특성을 조사할 수 있도록 한다. 필라멘트 형성 모델의 하나의 직접적인 결과는, 전자 터널링과는 달리, Ag+ 입자의 호핑은 열적으로 활성화된 프로세스이고 속도는 바이어스-종속적인 활성화 에너지
Figure pct00001
에 의해 정해지기 때문에, 스위칭 속도가 바이어스 종속적이 되는 것이다.
활성화 에너지
Figure pct00002
는 하기와 같다:
Figure pct00003
여기서,
Figure pct00004
는 볼츠만 상수이고, T는 절대온도이고,
Figure pct00005
는 특성 체류 시간(dwell time)이고,
Figure pct00006
는 시도 주파수(attempt frequnecy)이다. 도 2d에 도시된 바와 같이, 활성화 에너지는 바이어스 전압의 인가에 의해 감소되어, 바이어스-종속적인 대기 시간과 스위칭 속도를 가져온다.
이러한 효과는 바이어스 전압의 함수로서 제 1 변이에 대한 대기 시간 연구(도 1c에서의 제 1 전류 단계)를 통해 증명되었다. 대기 시간은, 전류에서 첫번째 급등한 지점(sharp)이 있을때까지, OFF 상태에서의 디바이스에 대해 주어진 전압 크기를 가지고 구형파 펄스를 인가하고 시간 t에서 저하를 측정함으로써 측정된다. 그런다음 디바이스는 네거티브 전압 펄스에 의해 삭제되고 측정이 반복된다. 도 2a-c는 동일 디바이스 상에서의 바이어스 전압 2.6V, 3.2V 및 3.6V에서의 제 1 변이에 대한 대기 시간의 히스토그램을 도시한다. 스위칭 프로세스의 확률적 특성때문에, 대기 시간은 푸아송 분포와 하기에 시간 t에서
Figure pct00007
내에서 하기와 같이 주어진 스위칭이 발생하는 확률에 따라야한다:
Figure pct00008
도 2a-c는 피팅 파라미터로서만
Figure pct00009
를 이용하여 수학식 2에 피팅될 수 있고, 그에 의해 각각 15.3ms, 1.2ms, 및 0.029ms의
Figure pct00010
값을 제공할 수 있다. 이러한 그래프들은
Figure pct00011
가 V의 강한 함수(strong function)가 되며, V가 1V만큼만 증가될 때 거의 103 만큼 감소한다는 것을 나타낸다. 도 2e는 하기와 같이 피팅 파라미터로서 지수 붕괴, 처리
Figure pct00012
0 및 V 0를 가정하는 피팅과 함께 5개의 상이한 바이어스 전압에서 측정된
Figure pct00013
의 분포를 도시한다:
Figure pct00014
수학식 3에서 V 0 의 물리적 의미에 주의하는 것이 흥미로울 것이다. 도 2d로부터
Figure pct00015
의 제 1 오더까지, 여기서 E a 는 제로 바이어스에서의 활성화 에너지이고, E는 전기장이고, d는 Ag+ 트랩핑 위치 사이의 거리이다. 대부분의 전압이 Ag+ 체인 전체에서 강하되는 것으로 가정되면, Ag+ 입자는 그런다음 체인 내에서 제 1 오더
Figure pct00016
로 균등하게 분포되고, 여기서 n은 Ag+ 위치의 수이다. 수학식 3은 그런다음 수학식 1로부터 직접적으로 유도되어, 여기서 하기와 같이 된다:
Figure pct00017
및
Figure pct00018
현저하게, 도 ec에서의 피팅으로부터 도출된 0.155V의 V 0 의 값은, 도 1c의 세미로그 I-V 플롯에서 주 전류 스텝의 수에 의해 제시된 바와 같이, 필라멘트에 3개의 Ag+ 위치가 있다고 가정하면(n=3), 이러한 간단한 모델
Figure pct00019
에 의해 암시된 것에 근접하게 된다. 수학식 3은 대기 시간은 매우 바이어스 종속적이고 그것은 인가된 바이어스를 증가시킴으로써 지수함수적으로 감소될 수 있다는 것을 명확하게 제시한다.
바이어스 종속적인 스위칭 특성은 디바이스 동작에 대한 현저한 관계를 가지고 있다. 먼저, 항상 상대적으로 낮은 바이어스 전압에서 균등하게 발생하는 스위칭에 대한 정해진 확률이 있기 때문에, 스위칭이 매우 급격한 기울기가 되더라도(sharp)(도 1c를 참조), 스위칭은, 필수적으로 "하드한" 임계 전압을 가지지 않는다. 한편, 임계 전압이 주어진 프로그래밍 펄스 폭에 대해 정의될 수 있다. 예를 들면, 임계값이 95% 성공률이 달성되는 전압 이상으로 정의되면, 임계 전압은 1ms 펄스에 대해 3.3V이고, 10ns 펄스 폭에 대해 5.1V이다. 2번째로, 멀티-레벨 비트 스토리지가 외부 회로 저항을 조정함으로써 이러한 디바이스들에서 달성될 수 있다. 직렬 레지스터가 디바이스에 부착될 때, 그 전체의 전압은 최초 스위칭 후에 감소되어, 후속한 스위칭 이벤트에 대해 대기 시간을 현저하게 더 길게 되도록 한다. 그 결과, 부분적으로 형성된 필라멘트는, 후속한 스위칭 이벤트가 발생할 수 있게 되기 전에 프로그래밍 펄스가 제거되어, ON과 OFF 상태 사이에서 중간의 저항값을 가져오도록 형성될 수 있다. 도 3는 동일한 프로그래밍 펄스를 이용하지만 상이한 직렬 레지스터 값을 가진 동일한 디바이스 상에서 획득된 최종 디바이스 저항을 도시한다. 디바이스 상에서 획득된 8=23의 상이한 저항 레벨은 메모리 컴포넌트로서 각각의 디바이스가 3 비트의 정보까지 저장할 수 있다는 것을 제시한다. 디바이스 저항(R)은 또한, 대기 시간의 연장을 가져오는 전압 디바이더 효과가 디바이스 저항이 Rs에 동등할 때 대부분 전달되기 때문에, 도 3b에 도시된 바와 같이, 직렬 레지스터의 저항 Rs와 적절한 상관관계를 가진다.
다양한 접근 방식이 a-Si 디바이스로의 멀티-레벨 수의 선택적 프로그래밍을 구현하는 데에 사용될 수 있다. 본문에 사용된 바와 같이, 멀티-레벨 수는 기본-3개의 디지트 또는 수, 기본-4개의 수 등과 같은 2(바이너리) 이상의 레벨 또는 값을 갖는 수이다. 멀티-레벨 수의 스토리지는 멀티 비트의 바이너리 정보를 저장하기 위해 사용될 수 있고; 예를 들면, 4개-레벨 a-Si 스토리지 셀은 2 비트의 바이너리 데이터를 단일 a-Si 셀에 저장할 수 있고, 8개-레벨 a-Si 스토리지 셀은 3비트의 바이너리 데이터를 저장할 수 있다. 디지털 회로 디바이스에서 사용될 때, 메모리 셀은 바이너리 또는 기타 수를 a-Si 디바이스로 프로그래밍하기 위한 적절한 제어 회로를 포함할 수 있다. 이러한 회로는 해당 분야의 기술 레벨 내에 있고, 이러한 제어 회로 중 하나의 예시적인 다이어그램이 도 5에 도시된다. 예시된 제어 회로는 추가적인 저항을 a-Si 구조와 직렬인 회로에 삽입 또는 제거함으로써 8개의 저항 레벨 중 임의의 하나에 a-Si 구조를 설정하기 위해 사용될 수 있다. 이러한 목적을 위해, 디코딩 회로가 제어 레지스터를 회로로 스위칭하거나 또는 그로부터 스위칭하도록 사용되는 대응하는 제어 신호로 3비트 바이너리 입력 데이터를 변환하는 데에 사용될 수 있다. 이러한 방식으로, 디코딩 회로는 연관된 저항값으로 a-Si 구조와 직렬인 총 제어 저항을 설정함으로써 복수의 원하는 저항 값 중 임의의 것으로 a-Si 구조의 저항을 조정하도록 동작가능하다. 이해하는 바와 같이, 도 5의 제어 회로는 도식적인 것일 뿐 a-Si 구조의 저항값을 기록, 삭제 및 판독하기 위한 특정한 회로 배치가 당업자에게 공지되어 있다.
도 5에서와 같은 제어 회로는 a-Si 구조의 저항을 저장하기 위해 상술한 다양한 단계를 수행하도록 사용될 수 있다. 이러한 단계들은 함께 시작 저항값과 최종 저항값 사이에서의의 a-Si 구조의 저항을 조정하도록 사용될 수 있는 방법을 포함한다. 일반적으로, 상기 방법은, 제 2 저항 디바이스와 a-Si 구조(제 1 저항 디바이스)를 직렬로 전기 연결시키는 단계 및 직렬 연결된 저항 디바이스 전체에 전압을 인가하는 단계를 포함한다. 상술한 바와 같이, 제 2 저항 디바이스는 2개 이상의 제어 레지스터 중 하나 또는 그의 조합을 포함하는 제어 저항이다. 제어 저항은 a-Si 구조에 대한 원하는 최종 저항값에 기초하여 선택된다(예를 들면, 디코딩 회로에 의해). 또한, 본문에 개시된 바와 같이, a-Si 구조의 최종 저항값은 인가된 전압의 크기, 인가된 전압의 듀레이션, 또는 그 둘다에 기초하여 적어도 부분적으로 설정될 수 있다. 따라서, 인가 단계는 직렬 연결된 저항 디바이스 전체에 선택된 크기와 듀레이션의 전압을 인가함으로써 최종 저항값을 설정하는 단계를 포함할 수 있다. 추가로, 상술한 바와 같이, 멀티-레벨 수의 스토리지가 최종 저항값이 복수의 선택가능한 저항값 중 하나가 되도록 a-Si 구조를 이용하여 구현될 수 있다. 이를 위해, a-Si 구조를 제어 저항과 전기적으로 직렬로 연결하는 단계는 선택가능한 저항값 중 선택된 하나에 기초하여 a-Si 구조와 직렬인 하나 이상의 제어 레지스터를 선택적으로 삽입 또는 분로시킴으로써 제어 저항을 전기적으로 형성하는 단계를 더 포함한다. 이는 다시 도 5의 디코딩 회로를 이용하여 수행되거나 또는 당업자에게 명확한 기타 적절한 회로를 이용하여 수행될 수 있다. a-Si 디바이스를 다시 최초의 저항값으로 리셋하기 위해, 대향하는 극성의 리셋 전압이 a-Si 구조에 인가된다.
a-Si 구조는 어레이 또는 기타 적절한 구조로 배치된 다수의 a-Si 메모리 셀을 구비한 디지털 비휘발성 메모리 디바이스의 메모리 셀로서 사용될 수 있다. 도 6은 초 고밀도 메모리 디바이스를 형성하기 위해 사용될 수 있는 것과 같은 예시적인 실시예를 도시한다. 예시된 메모리 디바이스(126)는 SiO2 탑층(124)을 가진 실리콘 기판(122)과 일 세트의 병렬 p-Si 전극(118)을 직교하여 오버랩핑하는 일 세트의 병렬 금속 전극(112)으로 형성된 크로스바 구조를 포함한다. a-Si 저항 디바이스(전체적으로 110으로 아웃라인된)는 2개 유형의 전극의 각각의 인터섹션에 배치된다. 도 1의 넘버링된 엘리먼트에 대해 100 만큼 상이하게 넘버링된 도 6의 엘리먼트들은, 반드시 동일할 필요는 없지만, 도 1의 넘버링된 엘리먼트들과 유사한 구조와 기능을 구비할 수 있다. 저항 디바이스(110)는 메모리 디바이스(126)의 개별적으로 어드레싱가능한 메모리 셀을 포함한다. 각각의 메모리 셀(110)에서 a-Si 구조를 포함하는 SOG 또는 기타 절연층(116)이 상부의 전극(112) 세트와 하부의 전극(118) 세트 사이에 배치된다. 절연층(116)은 기판의 상부층(124)을 향해 하방으로 뻗어있을 수 있고, 그에 의해 인접한 전극(118)들을 서로 절연시키거나 또는 상기 층(116) 아래의 별개의 절연층(121)이 본 목적을 위해 사용될 수 있다. 또한, 컬럼에서의 인접한 셀 사이에서 p-Si 전극(118)을 뻗어있게 하는 것이 아니라, 그것들은 각각의 셀 위치에 한정될 수 있거나, Pt 또는 기타 적절한 금속 전극이 각각의 컬럼 내에서 p-Si 전극을 인터커넥트 하도록 사용될 수 있다. 기타 변형은 당업자에게 명확하게 될 것이다. 디바이스(110)에 대한 셀 크기(127)는 약 0.003㎛2이다. 다른 예시에서, 셀 크기(127)는 0.003㎛2미만 또는 0.01㎛2이하이다.
각각의 메모리 셀(110)은 단일 a-Si 구조를 포함할 수 있고, 상술한 바와 같이, a-Si 구조는 단일 비트의 디지털 스토리지를 구현하기 위해 사용되는 조정가능한 저항을 가지거나, 또는 각각 상이한 저장된 수에 대응하는 3 개 이상의 저항 중 임의의 것으로 설정된 조정가능한 저항을 구비할 수 있다. 이러한 방식으로, 각각의 메모리 셀은 멀티-레벨 수의 스토리지를 가능하게 한다. 이러한 목적을 위해, 메모리 디바이스(126)는 도 5에서와 같이 임의의 선택된 메모리 셀(110)에서 멀티-레벨 데이터를 기록하는 것을 허용하는 제어 회로를 포함할 수 있다.
비트 또는 멀티-레벨 수의 스토리지에 사용되는 것이 아니라, a-Si 구조는 그것을 상술한 ON과 OFF 상태 사이를 스위칭하는 방법을 통해 동작될 수 있다. 이는 a-Si 구조 전체에 전압을 인가함으로 달성될 수 있고, 여기서 인가된 전압은 OFF 상태에서 ON 상태로 스위칭하는 a-Si 디바이스의 미리정해진 확률을 달성하기 위해 선택된 크기와 듀레이션을 가진다. 성공적인 스위칭의 미리정해진 확률은 예를 들면 95%이거나, a-Si 디바이스의 특정한 애플리케이션에 바람직하거나 요구되는 기타 확률이 될 수 있다.
상술한 바와 같이, a-Si 디바이스의 성공적인 동작은 진폭 뿐 아니라 바이어스의 듀레이션 시간에 따른다. 스위칭 제어 요구조건은 또한 디지털 스위칭(예를 들면 단일-비트 메모리로서) 또는 아날로그 동작(예를 들면 인터커넥트로서)이 필요한지 여부에 따른다. 상술한 푸아송 프로세스에 대해, 도 3c는 시간 t 동안 정확하게 하나의 스위칭 이벤트가 발생하는 확률을 플로팅하는 반면, 도 3d는 시간 t 동안 적어도 하나의 스위칭 이벤트가 발생하는 확률을 플로팅한다. 이것들은 외부 직렬 저항을 가지지 않은 경우에 대응하고, 단일 스위칭 률
Figure pct00020
는 순차적인 필라멘트 형성 프로세스에 적용한다. 그런다음, 디바이스는 충분히 긴 프로그래밍 펄스(예를 들면 95% 성공률이
Figure pct00021
에 대해 달성되는)에 대한 탁월한 디지털 스위칭으로 작용하는 것이 명료하게된다. 한편, 멀티-레벨 수의 스토리지 또는 스위치의 아날로그 동작에 대해, 펄스 폭이 최적화되어야 한다. 예를 들면, t pulse 는 제 1 스위칭만 발생하는 가장 높은 확률에 대해
Figure pct00022
에서 중심이 될 필요가 있다. 그럼에도 불구하고, 최대 성공률은 도 3c에 도시된 바와 같이 단지 ~38% 정도뿐이다. 그러나, 멀티-비트 동작에 대한 성공률은 외부 직렬 저항을 추가함으로써 현저하게 개선될 수 있으며, 이는 후속하는 스위칭률을 급격하게 감소시킨다. 도 3e는 2개의 상이한 비율이 사용되는 간략화된 2개 단계의 필라멘트 형성 프로세스에서 제 1 스위칭 만이 발생하는 확률을 플로팅한다:
Figure pct00023
여기서, 디바이스 전체에 대한 전압이 4V(제 1 스위칭 이벤트 이전에, 그리고 R>>Rs)에서 2V(제 1 스위칭 이벤트 후에, 그리고 R=Rs)로 변할 때, 제 1 스위칭 이벤트 후에 전압 디바이더 효과의 결과로서, 각각 스위칭 률에 대응하여,
Figure pct00024
이고,
Figure pct00025
이 된다. 99% 보다 더 큰 매우 높은 성공률이 스위칭을 제 1 이벤트에만 한정시키기 위해
Figure pct00026
(4V 바이어스에서 약 13ms 시간 마진)에 대해 달성될 수 있다. 추가로, 유사한 표시된 특성이, 그것들 중 다수가 예를 들면 이온 확산 및 산화환원 프로세스와 같은 일종의 활성화 에너지 프로세스를 포함하기 때문에, 다른 저항 스위칭 디바이스로부터 예측된다.
장벽의 활성화 에너지는 수학식 1로부터의 대기 시간에 종속한 온도로부터 추출될 수 있다. 도 4a는 ON 상태에서 원래 프로그래밍된 디바이스에 대해 100℃ 내지 150℃의 온도, 제로 바이어스에서의 시간 종속적인 저항 변화를 도시한다. 도 1c를 다시 참조하면, OFF 상태로의 갑작스런 변이는 도 4b에 도시된 대기시간 시간 t 대 1/kBT의 아레에누우스 형(Arrhenius type) 플롯으로 적합한 피팅을 함으로써 증명되는 바와 같이, 바닥 전극에 가장 인접한 트랩핑 위치로부터 탑 전극을 향한 Ag+ 입자의 열적으로 활성화된 호핑에 의한 Ag 필라멘트의 복구(retrieval)에 대응한다. ON/OFF 변이에 대한 활성화 에너지는 본 디바이스에 대해 아레에누우스 플롯의 기울기로부터 0.87eV가 되는 것으로 추출될 수 있고, 실온에서의 체류 시간은 외삽법(extrapolation)으로부터 6년이 되는 것으로 추정될 수 있다.
도 6에 도시된 것과 같이 메모리 어레이로 통합될 때, 또는 특정한 애플리케이션에 필수적이거나 바람직할 때, a-Si 디바이스는 p-n 정합의 형태로 진성 다이오드(intrinsic diode)로 구축될 수 있다. 이는 제조하는 동안 p형 폴리-Si 전극과 제 2 금속(플래티늄) 전극 사이에 n형 층을 더 포함하는 것에 의해 통합될 수 있다. 이의 예시가 도 7에 도시되면, 이는 Pt 전극 아래에 추가된 n형 층을 제외하고는 도 1의 a-Si 저항 디바이스(10)와 동일하다. 크로스바 형의 메모리 어레이에서 사용될 때, 이러한 구조는, 자신의 다이오드를 통해 하나의 셀로부터 흐르는 포워드 통전 전류가 인접한 셀의 (현재 역 바이어싱된)다이오드에 의해 차단되기 때문에, 인접한 디바이스 사이의 누화를 방지하는 데에 사용될 수 있다.
도 8은 종래 CMOS 제조 기술을 이용하여 형성될 수 있는 빌트 인 다이오드를 포함하는 단일 셀 a-Si 저항 디바이스(210)의 또다른 실시예를 도시한다. 도 1의 넘버링된 엘리먼트에 비해 200만큼 차이나는 도 8의 넘버링된 엘리먼트들은, 필수적으로 동일할 필요는 없지만, 도 1의 넘버링된 엘리먼트들과 유사한 구조 및 기능을 가질 수 있다. 디바이스(210)는 N형 결정 실리콘 기판(222)을 이용하여 구축될 수 있다. P형 실리콘 영역(218)은 이온 주입법 또는 확산 방법과 같은 종래 CMOS 프로세스에 의해 형성된 폴리-Si 층이 될 수 있다. P형 실리콘 영역(218) 및 Ag 단자(212)는 상술한 바와 같이 인가된 바이어스에 따라 자신의 저항을 변경할 수 있는 a-Si 필러(214)에 접촉한다. 절연층(216)은 SOG(스핀-온-글래스) 또는 CVD(화학기상증착법) 방법에 의해 형성될 수 있다. 제 2 금속 전극(220)은 기판층(222)과 접촉하여 형성될 수 있고, 예를 들면 적절한 전기 접점을 가지는 TiN/Al 금속 스택이 될 수 있다. 이온 주입법에 의해 형성될 수 있는, 고 도핑된 N형 영역(226)은 N-Sub(222)와 전극(220) 사이의 적절한 전기 접점을 더 보장한다. P형 층(218)이 N형 실리콘 기판(222) 상에 구축되기 때문에, 그것들은 함께 다이오드를 형성한다. 따라서, 전극(212 및 220)이 외부 접점에 대해 사용될 때, 전체 구조는 직렬 연결된 PN 다이오드를 가진 a-Si 저항 디바이스를 포함한다. 도 9는 도 8의 구조와 유사한 구조(310)를 가지며, 주된 차이점은 p형 기판(318)이 될 수 있는 유형의 시작 기판이다. 이 경우, N형 영역(222)이 그런다음 기판(218) 상에 형성되고(이온 주입법 또는 확산법에 의해), 이는 다시 a-Si 저항 디바이스에 직렬 연결된 PN 다이오드를 제공한다.
도 10은 a-Si 구조를 다수의 상이한 저항으로 프로그래밍하여 디바이스에 멀티 비트 또는 기타 멀티-레벨 수의 스토리지를 허용하도록 하는 데에 사용되는 일부 제어 회로를 포함하는 a-Si 저항 디바이스(400)의 하나의 예시적인 구현을 도시한다. 이러한 구조(400)는 종래 CMOS 제조 프로세스에 의해 구축될 수 있다. 상기 구조는 게이트 바이어스 제어 레지스터로서 기능할 수 있는 a-Si 저항 디바이스(402)(PN 다이오드를 가진)와 FET(404)를 조합한다. a-Si 디바이스(402)는 은 또는 기타 적절한 금속이 될 수 있는 탑 전극의 아래에 절연층(416)에 내장될 a-Si 나노필러(414)를 포함한다. FET(404)는 게이트 산화물 층(432) 상에 형성된 게이트(430)를 포함한다. 게이트(430)에서 인가된 바이어스에 따라, 2개의 N형 영역(423, 425) 사이의 저항이 제어되어 가변 레지스터를 생성할 수 있다. N형 영역(425)은 고 도핑된 N형 영역(427)을 통해 제 2 금속 전극(420)으로 연결된다. 상기 구조(400)는 P형 실리콘 기판(418) 상에서 제조될 수 있다. 또다른 P형 영역(421)은 디바이스 성능을 제어하기 위한 P-Sub(418)와는 상이한 저항값을 가진다. 폴리-Si 인터커넥션(450)은 2개의 N형 영역(422, 423)을 연결함으로써 a-Si 저항 디바이스(402)와 N형 FET(404)를 브릿지한다. STI(소자 분리:Shallow trench isolation)(440)가 P-Sub(418)를 통한 직접적인 누설 전류를 억제할 수 있는 표준 CMOS 제조 기술이다. 액티브 기판(바디)의 두께가 얇으면(<1um), 디바이스 구조(400)는 도 11에 도시된 바와 같이 간략화 될 수 있다. 이는 필수적으로 도 10의 디바이스(400)로부터 엘리먼트(440, 450, 및 423)를 제거하는 것을 포함한다. 기판(518)은 P형 실리콘이 될 수 있다. N형 영역(522)은 PN 다이오드와 또한 FET의 일부에 대해 N 부분으로서 기능할 수 있어서, 컴팩트한 디바이스 크기를 가져올 수 있다.
상술한 바와 같이 빌트인 다이오드를 생성하기 위해 추가된 n형 층을 사용하는 것을 별도로 하고는, 본문에 개시된 기본 a-Si 저항 디바이스는 그 자체로 진성 다이오드 특성을 보여줄 수 있다. 도 12 및 13은 이러한 다이오드 특성의 예를 도시한다. 본 도면에 도시된 바와 같이, 메모리 디바이스가 자신의 ON 상태에 있을 때, 전류는 오직 포지티브 바이어스에서 디바이스를 통해 흐를 수 있고 네거티브 바이어스에서는 흐르지 않는다. 이러한 진성 다이오드 특성은 또한 전류 흐름을 조정하고 크로스바 어레이에서의 누화를 방지하기 위해 사용될 수 있다. 진성 다이오드 특성은 a-Si 증착 조건을 제어하고 및/또는 프로그래밍 전류를 제어함으로써 획득될 수 있다. 특정한 동작 원리에 한정되는 것을 원하지 않으면, 이러한 진성 특성의 가능한 원인은 인터페이스에서의 빌트-인 전기장 및/또는 PECVD a-Si/폴리-Si 사이의 얕은 트랩(shallow trap) 포텐셜이라고 믿어진다. 본질적으로 후퇴된(retracted) Ag 모바일 이온은 일반적인 프로그래밍 바이어스보다 매우 작은 바이어스로 근접한 인터페이스로 다시 주입되고, 유사하게 작은 포지티브 판독 전압으로 디바이스 상태를 판독할 때, On 상태가 여전히 획득될 수 있다. 이러한 프로세스는 Ag 모바일 이온이 충분한 장벽 에너지로 또다른 안정된 위치로 후퇴되는 삭제 프로세스와 상이하다.
상기는 본 발명의 하나 이상의 바람직한 예시적인 실시예의 설명이라는 것이 이해될 것이다. 본 발명은 본문에 개시된 특정한 실시예(들)에 한정되지 않고, 하기의 청구범위에 의해서만 한정된다. 추가로, 상기 설명에 포함된 내용은 용어 또는 어구가 상기에서 명확하게 정의되는 것을 제외하고는, 특정한 실시예에 연관되며, 본 발명의 범위 또는 청구범위에서 사용되는 정의에 대한 한정으로서 간주되지 않는다. 개시된 실시예(들)에 대한 다양한 기타 실시예 및 다양한 변경 및 변형이 당업자에게 명확할 것이다. 이러한 모든 기타 실시예, 변경, 및 변형은 첨부된 청구범위의 범위내에 놓이도록 의도된다.
본 명세서와 청구범위에서 사용된 바와 같은, "for example", "for instance", "such as", 및 "like" 등의 용어와, "comprising", "having", "including"의 동사 및 그의 기타 동사형은, 하나 이상의 컴포넌트 또는 기타 아이템의 리스트와 함께 사용될 때, 상기 리스트가 다른 것, 추가적인 컴포넌트 또는 아이템을 배제하는 것으로 간주되지 않는 것을 의미하는, 개방된 의미로서 각각 이해된다. 다른 용어들은 그것들이 상이한 해석을 필요로 하는 문맥에서 사용되지 않는다면 자신의 가장 광의의 적절한 의미를 이용하는 것으로 이해된다.

Claims (30)

  1. 제 1 전극;
    p형 실리콘 제 2 전극; 및
    비결정형 실리콘 나노 구조물로서, 상기 나노 구조물이 상기 전극들을 통해 상기 나노 구조물에 인가되는 전압에 반응하여 조정가능한 저항을 가지도록, 상기 전극들 사이에서 전기적으로 연결되는 비결정형 실리콘 나노 구조물;
    을 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  2. 제 1 항에 있어서, 상기 비결정형 실리콘 나노 구조물은 비정질 실리콘 나노 구조물을 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  3. 제 1 항에 있어서, 상기 실리콘 제 2 전극은 p형 도핑된 폴리-실리콘 전극을 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  4. 제 1 항에 있어서, 상기 실리콘 나노 구조물은 대향하는 단부면을 가진 필러를 구비하고, 각각의 전극이 상기 단부면 중 상이한 하나의 면과 접촉하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  5. 제 1 항에 있어서, 상기 실리콘 구조물은 3개 공간 디멘션 모두가 나노 스케일인 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  6. 제 1 항에 있어서, 상기 디멘션 각각은 100nm 미만인 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  7. 제 1 항에 있어서, 상기 실리콘 나노 구조물과 직렬로 전기 연결된 하나 이상의 저항 컴포넌트를 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  8. 제 7 항에 있어서, 상기 저항 컴포넌트는 제어 레지스터를 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  9. 제 1 항에 있어서, 상기 실리콘 나노 구조물에 연결된 직렬 저항의 크기를 선택적으로 변화시키도록 동작가능한 회로와 함께 상기 하나 이상의 저항 컴포넌트를 포함하는 제어 회로를 더 구비하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  10. 제 1 항에 있어서, 2개 이상의 저항 값 사이에서 상기 실리콘 나노 구조물의 저항을 조정하도록 동작가능한 제어 회로를 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  11. 제 10 항에 있어서, 상기 제어 회로는 상기 실리콘 나노 구조물과 직렬로 연결된 제어 저항을 제공하고, 상기 제어 회로는 연관된 저항 값으로 제어 저항을 설정함으로써 임의의 저항값으로 실리콘 나노 구조물의 저항을 조정하도록 조정가능한 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  12. 제 1 항에 있어서, 상기 저항 디바이스가 상기 실리콘 나노 구조물과 직렬인 다이오드를 포함하도록 상기 p형 제 2 전극과 접촉하는 n형 도핑된 실리콘 층을 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  13. 제 1 항에 있어서, 상기 제 1 전극은, 상기 전극 전체에 전압이 인가될 때, 상기 실리콘 나노 구조물 내에 필라멘트를 형성하는 금속 이온을 공급하는 금속 전극인 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  14. 제 13 항에 있어서, 상기 제 1 전극은 은을 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  15. 제 13 항에 있어서, 상기 실리콘 나노 구조물에 인접한 위치에 상기 p형 실리콘 전극과 접촉하는 제 2 금속 전극을 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  16. 제 15 항에 있어서, 상기 제 2 금속 전극은 100nm 이내로 상기 실리콘 나노 구조물로부터 공간을 두고 이격되는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  17. 제 1항에 따른 저항 디바이스를 구비하는 적어도 하나의 메모리 셀을 포함하는 것을 특징으로 하는 디지털 비휘발성 메모리 디바이스.
  18. 제 17 항에 있어서, 상기 저항 디바이스의 실리콘 나노 구조물은 조정가능한 저항을 가진 상기 메모리 셀에서의 유일한 실리콘 나노 구조물이고, 상기 조정가능한 저항은 그 각각이 상이한 저장된 수에 대응하는 3개 이상의 저항에 설정될 수 있어서, 상기 메모리 셀이 멀티-레벨 수의 스토리지가 될 수 있게 하는 것을 특징으로 하는 디지털 비휘발성 메모리 디바이스.
  19. 제 18 항에 있어서, 상기 메모리 셀에 저장된 수에 기초하여 조정가능한 저항값을 설정하는 제어 회로를 더 포함하는 것을 특징으로 하는 디지털 비휘발성 메모리 디바이스.
  20. 제 19 항에 있어서, 상기 제어 회로는 상기 실리콘 나노 구조물과 직렬인 제어 저항을 포함하는 것을 특징으로 하는 디지털 비휘발성 메모리 디바이스.
  21. 제 1 항에 따른 저항 디바이스를 구비하는 전기 인터커넥트를 포함하는 것을 특징으로 하는 전자 회로.
  22. 제 1 금속 전극;
    p형 폴리-실리콘 전극; 및
    상기 전극들 사이에 적어도 부분적으로 배치되는 절연층;
    상기 절연층에 내장되고 상기 전극 중 상이한 하나에 각각 연결된 대향하는 단부면을 구비하는 비정질 실리콘 구조물로서, 상기 제 1 전극은 상기 전극들 전체에 전압이 인가될때, 상기 실리콘 구조물 내에 필라멘트를 형성하는 금속 이온을 제공하는 금속을 구비하여, 상기 실리콘 구조물이 상기 인가된 전압에 기초하여 조정될 수 있는 저항을 나타내도록 하는 비정질 실리콘 구조물; 및
    상기 실리콘 구조물로부터 100nm 이내의 위치에 상기 폴리-실리콘 전극과 접촉하는 제 2 금속 전극;을 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  23. 제 22 항에 있어서, 상기 절연층은 스핀 온 글래스(spin on glass) 층을 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스.
  24. 최초 저항 값으로부터 최종 저항 값으로 비휘발성 솔리드 스테이트 저항 디바이스의 저항을 조정하는 방법으로서,
    상기 최종 저항값에 기초하여 선택된 저항을 가진 제 2 저항 소자와 직렬로 상기 비휘발성 솔리드 스테이트 저항 디바이스를 전기적으로 연결시키는 단계; 및
    상기 직렬 연결 저항 디바이스 전체에 전압을 인가하는 단계;
    를 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스의 저항을 조정하는 방법.
  25. 제 24 항에 있어서, 상기 전압을 인가하는 단계는 상기 인가된 전압의 크기, 상기 인가된 전압의 듀레이션, 또는 그 모두에 대해 적어도 부분적으로 기초하여 상기 최종 저항값을 설정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스의 저항을 조정하는 방법.
  26. 제 24 항에 있어서, 상기 전압을 인가하는 단계는 상기 직렬 연결 저항 디바이스 전체에 대해 선택된 크기 및 듀레이션의 전압을 인가함으로써 상기 최종 저항값을 설정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스의 저항을 조정하는 방법.
  27. 제 24 항에 있어서, 상기 최종 저항값은 복수의 선택가능한 저항값 중 하나이고, 저항 디바이스를 전기적으로 연결시키는 단계는 상기 선택가능한 저항값 중에 선택된 값에 기초하여 비휘발성 솔리드 스테이트 저항 디바이스와 직렬로 하나 이상의 제어 레지스터를 선택적으로 삽입 또는 분로시킴으로써 제 2 저항 디바이스를 전기적으로 형성시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 디바이스의 저항을 조정하는 방법.
  28. 제 24 항에 있어서, 반대 극성의 리셋 전압을 상기 비휘발성 솔리드 스테이트 저항 디바이스에 인가함으로써 상기 비휘발성 솔리드 스테이트 저항 소자를 최초 저항값으로 리셋하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 저항 소자의 저항을 조정하는 방법.
  29. 비결정형 실리콘 나노 구조물 전체에 전압을 인가하는 단계를 포함하는, OFF 상태에서 ON 상태로 비휘발성 솔리드 스테이트 스위칭 디바이스를 조정하는 방법으로서, 상기 인가된 전압은 OFF 상태에서 ON 상태로 상기 실리콘 나노 구조물이 스위칭 하는 미리 정해진 확률을 달성하기 위해 선택된 크기 및 듀레이션을 가지는 것을 특징으로 하는 비휘발성 솔리드 스테이트 스위칭 디바이스를 조정하는 방법.
  30. 제 29 항에 있어서, 상기 전압을 인가하는 단계는 인가된 전압에 반응하여 비결정형 실리콘 나노 구조물내에 도전성 필라멘트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 솔리드 스테이트 스위칭 디바이스를 조정하는 방법.
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