JP4297136B2 - 記憶装置 - Google Patents
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Description
このとき、例えば2ビットのデータが記録できるという場合には、メモリセルを構成する記憶素子が4つの状態の保持が可能であることを意味する。
そして、この電圧パルスを印加する回数を変更することにより、記憶素子の抵抗値を異ならせて、多値記録を実現している。
また、消去の際に印加する電圧が、全ての経路に対応するように設定されていない場合には、消去を失敗することも考えられる。
従って、このような消去特性の不一致を解消することが望まれる。
そして、本発明の記憶装置では、書き込みの際に回路素子又は記憶素子に印加される電圧又は電流を制御することにより、書き込み後の記憶素子の抵抗値が異なる複数のレベルに設定され、記憶素子は、抵抗値が低い状態の複数(N種類;N≧2)のレベル及び消去後の抵抗値が高い状態に、それぞれ異なる情報が割り当てられ、各メモリセルの記憶素子に対してそれぞれ3値以上の情報を記憶することが可能であることから、記憶素子に対して、低抵抗の複数(N種類の)のレベルと高抵抗の状態との合計(N+1)種類の状態に、情報の記録後の抵抗値を制御することが可能になる。これにより、(N+1)値以上、即ち3値以上の情報を記憶素子に記憶することが可能である。
このように、3値以上と、通常の2値(データ“0”及び“1”)を記憶する記憶素子よりも多い、いわゆる多値記録を行うことが可能になる。
従って、短い時間で多値記録を行うことが可能である。
これにより、消去後の抵抗値をほぼ一定として、この抵抗値のばらつきを大幅に低減することが可能になるため、消去動作を安定して行うことができると共に、情報の読み出しの際の読み出しエラーの発生を抑制することができる。
従って、記憶素子への情報の記録や、記憶素子に記録された情報の読み出しを安定して行うことができる。
また、メモリセルの選択用の能動素子等の回路素子や配線の電位制御回路、可変抵抗素子又はスイッチング素子等によって、簡素な構成により多値記録を行うことが可能である。
従って、本発明により、多値記録を高速で行うことが可能であり、比較的簡単な構成の駆動回路で多値記録を可能にする記憶装置を実現することができる。
そして、記憶素子がオーミック特性へと変化し(ST3)、電流が電圧に比例して流れる状態となる。
その後、電圧を0Vに戻してもその抵抗値(低い抵抗値)を保持し続ける。
その後、電圧を0Vに戻してもその抵抗値(高い抵抗値)を保持し続ける(ST5)。
そして、メモリセルCを構成する抵抗変化型記憶素子A及びMISトランジスタTの両端にそれぞれ端子電圧V1,V2が印加されることにより、両端子間に電位差V(=|V2−V1|)を生じる。
これは、MISトランジスタTのオン抵抗値が高いと、端子間に印加した電位差がほとんどMISトランジスタTにかかるため、電力がロスしてしまい、印加した電圧を効率良く記憶素子Aの抵抗の変化に使用することができないからである。
トランジスタT(T00〜Tmn)のゲートは、ワード線W(W0〜Wm)に接続されている。抵抗変化型記憶素子Aの他端は、ビット線B(B0〜Bn)に接続されている。また、トランジスタTの他端(ソース)は、ソース線S(S0〜Sm)に接続されている。
さらに、ビット線B(B0〜Bn)は、その電圧制御回路であるビットデコーダBD(BD0〜BDn)に接続されている。ワード線W(W0〜Wm)は、その電圧制御回路であるロウデコーダRD(RD0〜RDm)に接続されている。ソース線S(S0〜Sm)は、その電圧制御回路であるソースデコーダSD(SD0〜SDm)に接続されている。
情報の記録を行うべきメモリセルCに対応するワード線Wに対して、ロウデコーダRDによりゲート電圧VGSを印加して、MISトランジスタTのゲートをオンにする。そして、そのメモリセルCに対応するビット線B及びソース線Sに対して、ビットデコーダBD及びソースデコーダSDにより、図2に示した端子電圧V1,V2を印加する。これにより、メモリセルC内の抵抗変化型記憶素子A及びMISトランジスタTに、電圧Vを印加することができる。
これにより、抵抗変化型記憶素子Aへ情報の記録(以下、この場合を書き込みとする)を行うことができる。
また、抵抗変化型記憶素子Aの抵抗値が低抵抗の状態であるときに、MISトランジスタTのゲートをオンにすると共に、メモリセルC内の抵抗変化型記憶素子A及びMISトランジスタTに、書き込み時とは逆極性の電圧Vを印加すると、抵抗変化型記憶素子Aの両端にかかる電圧が、前述した抵抗変化型記憶素子Aの消去閾値電圧よりも大きくなっていれば、抵抗変化型記憶素子Aの抵抗値が低抵抗の状態から増大して、高抵抗の状態へと遷移する。
これにより、抵抗変化型記憶素子Aへ情報の記録(以下、この場合を消去とする)を行うことができる。
従って、例えば同一行のメモリセルC群のうち一部のメモリセルCにだけ情報の記録を行う場合には、情報の記録を行わない他のメモリセルCについては、ビット線Bの電位を、ソース線Sの電位と同じ、又はソース線Sとの電位差が抵抗変化型記憶素子Aの閾値電圧(書き込み閾値電圧或いは消去閾値電圧)よりも充分小さくなるように設定して、記録が行われないようにする。
メモリセルCの両端に印加した電圧Vは、記憶素子AとMISトランジスタTとに分圧される。
このとき、前述したようにMISトランジスタTのオン抵抗値が記憶素子Aの高い抵抗値よりも充分低い構成であれば、記憶素子Aの抵抗値が高抵抗である状態では、印加した電圧のほとんどが記憶素子Aの両端に加わる。即ち、記憶素子Aの両端に加わる電圧VAについて、ほぼVA=Vとなる。
これは、記憶素子Aの抵抗値R1の低下により記憶素子Aの両端の電圧VAが減少していくと、記憶素子Aに流れる電流Iと記憶素子Aの両端の電圧VAとの関係が、記憶素子AのI−V特性に近づいていき、この記憶素子AのI−V特性に達したときにそれ以上は変化できなくなるからである。即ち、記憶素子AのI−V特性に達した後に、記憶素子Aの抵抗値R1をさらに減少させるためには、今度は記憶素子Aの両端の電圧VAを増やす必要があるが、この電圧VAを増やすと記憶素子Aに流れる電流Iも増加し、記憶素子Aに直列接続されたMISトランジスタTにも同じ電流Iが流れるため、電流Iの増加に対応してMISトランジスタTの両端にかかる電圧(V−VA)も増加する。しかし、メモリセルCへの印加電圧Vが一定であり、各素子A,Tの両端にかかる電圧(VA,V−VA)はこの印加電圧Vを分圧しているので、両方を共に増やすことは不可能である。
このため、記憶素子AのI−V特性に達した状態で、記憶素子Aの抵抗値R1の低下が止まり、各素子A,Tの両端にかかる電圧(VA,V−VA)がそれぞれ一定値となる。
この動作点における各素子A,Tの両端の電圧及びメモリセルCを流れる電流は、記憶素子AのI−V特性とMISトランジスタTのI−V特性とにより求めることができる。具体的には、例えば0側を起点として抵抗変化型記憶素子AのI−V特性(電圧−電流変化)を描き、例えばV側を起点としてMISトランジスタTのI−V特性(電圧−電流変化)を描き、これらのI−V特性(電圧−電流変化)の線の交点が動作点となる。なお、逆に0側を起点としてMISトランジスタTのI−V特性(電圧−電流変化)を描き、V側を起点として抵抗変化型記憶素子AのI−V特性(電圧−電流変化)を描いても、同様に動作点を求めることができる。
記憶素子Aの両端にかかる電圧VAが記憶素子Aの消去閾値電圧よりも大きければ、情報の記録(消去)が開始され、記憶素子Aの抵抗値が増大していく。記憶素子Aの抵抗値の増大に伴って記憶素子Aの分圧即ち記憶素子Aの両端にかかる電圧VAも増大するため、記憶素子Aの抵抗値の増大がさらに進行していく。記憶素子Aの抵抗値がある程度大きく(高抵抗に)なると、それ以上は抵抗値の増大が進行しなくなるため、ここで情報の記録動作(消去動作)が停止することになる。
この状態における各素子A,Tの両端の電圧及びメモリセルCを流れる電流も、上述の動作点と同様に、記憶素子AのI−V特性とMISトランジスタTのI−V特性とにより求めることができる。
本実施の形態の記憶装置では、さらにこれを応用して、3値や4値(2ビット)以上の多値記録を行うものである。
以下、本実施の形態における多値記録について説明する。
そこで、メモリセルCのMISトランジスタTのゲート電圧VGSを変更することにより、MISトランジスタTのI−V特性を変化させて、これにより動作点の位置を変えることが可能になる。
そして、MISトランジスタTのゲート電圧VGSを、VG1,VG2,VG3と変えることにより、動作点もそれぞれP1,P2,P3と異なる点になり、動作点における記憶素子Aの抵抗値も異なることになる。
そのために、読み出し時において、MISトランジスタTのゲートに、比較的高い電圧、例えば電源電圧VDDを印加する。これにより、MISトランジスタTのオン抵抗が小さくなるため、読み出し用の電流を流したときに記憶素子Aの両端にかかる電圧VAが小さくなり、記憶素子Aの抵抗値を低下させてしまうことがない。
この他に、例えば、読み出し時において、メモリセルCの両端への印加電圧をその情報の記録に対応する動作点の書き込み時のメモリセルCの両端への印加電圧よりも小さくすることも考えられるが、上述のようにゲート電圧に電源電圧を印加する方法が電圧を制御しやすい点で優れている。
従って、比較的小さい印加電圧Vで消去を行うことが可能になるため、消去に必要となるメモリセルCへの印加電圧Vを低減して、配線や素子にかかる負担を低減することができる。
図5では、メモリセルCの両端に印加する電圧Vを、2.0V,1.0V,0.65Vと変更することにより、動作点をP1,P2,P3と異ならせている。
このようにしても、多値記録を行うことが可能である。この構成は、例えばメモリセルCの両端に印加する印加電圧Vを大きく(幅広く)変化させることが難しい場合に好適である。
そこで、一旦逆極性の電圧を印加して低抵抗の状態(オーミック特性)から高抵抗の状態へ遷移させ、その後に改めて所望の抵抗値に遷移させる。この場合には、2段階の遷移が必要になるが、それでもパルスの回数によって抵抗値を規定する構成の記憶装置と比較すると、充分に短い時間で情報の記録を行うことができる。
そこで、本実施の形態では、各経路の消去特性の不一致を解消するために、メモリセルを構成している抵抗変化型記憶素子に対するオーバーライトが可能であることに着目して、消去レベルに変化させる際に、常に最も抵抗値の低い書き込みレベルを経由させる。
即ち、抵抗値の高低が、書き込みレベル1(動作点P1)<書き込みレベル2(動作点P2)<書き込みレベル3(動作点P3)<消去レベル、の関係にあるとき、消去レベルに変化させる際に、常に書き込みレベル1(動作点P1)を経由させる。
例えば、書き込みレベル2(動作点P2)→消去レベルとする際には、書き込みレベル2(動作点P2)→書き込みレベル1(動作点P1)→消去レベルとする。
これにより、短い時間で多値記録を行うことが可能である。
即ち、本実施の形態の記憶装置では、簡素な構成により、多値記録を行うことが可能である。
このため、このロウデコーダRDにワード線Wの電位制御を行う回路を接続するか、ロウデコーダRD内にワード線Wの電位制御を行う回路を内蔵することにより、簡素な構成でメモリセルCのMISトランジスタTのゲート電圧VGSを制御することができる。
そして、前述したように、メモリセルCのMISトランジスタTのゲート電圧VGSを変更することによって、MISトランジスタTのI−V特性及びオン抵抗を変化させて、これにより動作点を変更することができることから、多値記録を行うことができる。
即ち、本実施の形態の記憶装置では、簡素な構成により、メモリセルCのMISトランジスタTのゲート電圧VGSを制御して、多値記録を行うことが可能である。
そして、ビットデコーダBD0は、通常可変抵抗素子R0又はスイッチング素子を内部に備えているため、新たな構成を追加しなくても簡易な構成で、メモリセルCの両端に印加する電圧Vを変更することができる。
なお、行方向のメモリセルCに共通に接続されたソース線Sから特定のソース線Sを選択するソースデコーダSDに対して、ソース線Sの電位制御を行う回路を設けたり、ソースデコーダSD内の可変抵抗素子又はスイッチング素子の抵抗値を制御したりしても、同様にメモリセルCの両端に印加する電圧Vを制御することが可能である。
なお、図6A及び図6Bの各電気回路図では、図面を簡略化にするために、1つのメモリセルについて示しているが、他の行や他の列のメモリセルも同様に構成される。
これにより、消去の動作や情報の読み出し動作を安定して行うことができるので、安定して動作する信頼性の高い記憶装置100を実現することができる。
図2に回路構成を示すメモリセルCを多数有して成る記憶装置を、実際に作製し、書き込み・消去を繰り返し行った。
トランジスタTのゲート電圧VGSを一定の値として、書き込み・消去を106(100万)回繰り返した後において、多数ある各メモリセルCの記憶素子について書き込み後の抵抗値と消去後の抵抗値とを測定した。この測定を、書き込み時のトランジスタTのゲート電圧VGSを0.7V,0.9V,1.5Vの3通りで変えて、それぞれ行った。VGS=0.7Vのときの書き込みレベルを「書き込みレベル3」、VGS=0.9Vのときの書き込みレベルを「書き込みレベル2」、VGS=1.5Vのときの書き込みレベルを「書き込みレベル1」として、3つの書き込みレベルを設定した。各レベルの抵抗値の関係は、書き込みレベル1<書き込みレベル2<書き込みレベル3<消去レベルである。なお、消去時のトランジスタTのゲート電圧VGSは、いずれの場合も電源電圧と同じ1.8Vとした。
記憶素子の書き込み後の抵抗値の分布と消去後の抵抗値の分布を、それぞれ図7と図8に示す。図7及び図8において、横軸は書き込み及び消去のそれぞれの抵抗値、縦軸は累積確率分布[%]である。折れ線が縦に立っているほど、抵抗値のばらつきが小さいことを表している。
3つの線のうち、実線は、繰り返し書き込み・消去の各回で、書き込みレベル3と消去レベルとに変化させた場合を示している。点線は、書き込みレベル2と消去レベルとに変化させた場合を示している。破線は、書き込みレベル1と消去レベルとに変化させた場合を示している。このうち、破線は、最も抵抗値の低い書き込みレベル1から消去を行った場合である。他の2つの線は、最低書き込みレベル(書き込みレベル1)を経由しない場合に相当する。
図8からわかるように、最も低い書き込みレベル1から消去した場合が、消去レベルのバラツキが小さい。ばらつきが約二桁も改善されている。
即ち、多値記録を行う場合においても、例えば、書き込みレベル2から直接消去レベルに変化させるのではなく、一旦最も低い書き込みレベル1までオーバーライトを行った後に消去を行うのが、最も良いことがわかる。
記憶素子に直列に接続する回路素子として、例えばバイポーラトランジスタを用いることも可能である。その場合も、バイポーラトランジスタのベース電流又はメモリセルの両端への印加電圧を変更することにより、多値記録を行うことが可能である。
さらに、記憶素子に直列に接続する回路素子として、例えばダイオード等の能動素子や抵抗素子を使用することも可能である。
これらダイオードや抵抗素子を使用した場合には、メモリセルの両端に印加する電圧を変更することによって、多値記録を行うことが可能になる。
なお、トランジスタやダイオード等の能動素子を記憶素子に直列に接続する回路素子として用いた場合には、メモリセルの選択を能動素子で行うことが可能になる。
Claims (5)
- 電気抵抗の状態により情報を記憶・保持する記憶素子と、前記記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、
前記記憶素子は、2つの電極の間に記憶層が挟まれてなり、前記記憶層にはCu,Ag,Znのうち少なくともいずれか1つの金属元素を含有しており、
前記記憶素子の抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を書き込みと定義し、前記記憶素子の抵抗値が低い状態から抵抗値が高い状態へ変化させる動作を消去と定義したとき、
前記書き込みの動作と、前記消去の動作とでは、前記記憶素子に印加される電圧の方向が逆であり、
前記書き込みの際に、前記回路素子又は前記記憶素子に印加される電圧又は電流を制御することにより、前記書き込み後の前記記憶素子の抵抗値が、異なる複数のレベルに設定され、
前記記憶素子は、抵抗値が低い状態の前記複数のレベル及び前記消去後の抵抗値が高い状態に、それぞれ異なる情報が割り当てられ、各前記メモリセルの前記記憶素子に対して、それぞれ3値以上の情報を記憶することが可能であり、
抵抗値が低い状態の前記複数のレベルのうち、最も抵抗値の低いレベル以外のレベルから消去する際には、前記最も抵抗値の低いレベルへ変化させる過程が行われてから、前記抵抗値が高い状態に変化させる過程が行われる
記憶装置。 - 前記回路素子がMISトランジスタから成り、前記MISトランジスタにより各前記メモリセルの前記記憶素子へのアクセスが制御されると共に、前記書き込みの際に、前記MISトランジスタのゲートに印加されるゲート電圧が制御されることにより、前記書き込み後の前記記憶素子の抵抗値が、前記異なる複数のレベルに設定される請求項1に記載の記憶装置。
- 前記回路素子がMISトランジスタから成り、前記MISトランジスタにより各前記メモリセルの前記記憶素子へのアクセスが制御されると共に、前記書き込みの際に、前記MISトランジスタのソース・ドレイン又は前記記憶素子に印加される電圧又は電流が制御されることにより、前記書き込み後の前記記憶素子の抵抗値が、前記異なる複数のレベルに設定される請求項1に記載の記憶装置。
- 前記書き込みの際に、前記MISトランジスタのゲートに印加されるゲート電圧を変えることにより、前記書き込み後の前記記憶素子の抵抗値が前記異なる複数のレベルに設定される請求項2に記載の記憶装置。
- 前記書き込みの際に、前記記憶素子に印加される電圧を変えることにより、前記書き込み後の前記記憶素子の抵抗値が前記異なる複数のレベルに設定される請求項3に記載の記憶装置。
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