KR20110070094A - Liquid crystal display device - Google Patents

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Abstract

PURPOSE: A liquid crystal display device is provided to increase the charging speed of a data line and a pixel by supplying image data from an upper and lower data driving IC to the either side of the data lines. CONSTITUTION: In a liquid crystal display device, a display panel(PN) shows an image. A plurality of gate drive integrated circuits(GD1~GDm) successively outputs scan pulses. Scan pulses drive gate lines. A plurality of upper data driver ICs(UDD1~UDDn) supply pixel voltages to the each side of the data lines. A plurality of lower data driver ICs(BDD1~BDDn) supply pixel voltages to the each side of the data lines. A first timing controller(TC1) generates an upper data control signal. A second timing controller(TC2) generates a lower data control signal.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 액정표시장치에 관한 것으로, 특히 화소의 충전속도를 향상시킬 수 있는 액정표시장치에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device capable of improving the charging speed of a pixel.

표시장치가 대형화됨에 따라 이 표시장치의 게이트 라인들 및 데이터 라인들의 길이도 상대적으로 증가하게 된다. 데이터 라인의 길이가 길어질 수록 이 데이터 라인의 저항 및 커패시터의 용량이 증가하기 때문에 데이터 드라이버의 출력단자로부터 멀리 위치한 데이터 라인 부분은 다른 부분에 비하여 상대적으로 왜곡이 큰 화소 전압을 공급받기 때문에 이 데이터 라인 부분에 접속된 화소의 충전율이 떨어질 수밖에 없다. 이로 인해 화질이 저하되는 문제점이 발생하였다.As the display device becomes larger, the lengths of the gate lines and the data lines of the display device also increase. As the length of the data line increases, the resistance of the data line and the capacitance of the capacitor increase, so that the portion of the data line located far from the output terminal of the data driver is supplied with a relatively high distortion pixel voltage compared to the other portion. The charge rate of the pixel connected to the portion is bound to fall. As a result, a problem of deterioration of image quality has occurred.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 데이터 라인들의 일측에 상부 데이터 드라이브 집적회로들로부터의 화상 데이터들을 공급하고, 이 데이터 라인들의 타측에 하부 데이터 드라이브 집적회로들로부터의 화상 데이터들을 공급함으로써 데이터 라인 및 화소의 충전속도를 높여 화질을 향상시킬 수 있는 액정표시장치를 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and supplies image data from upper data drive integrated circuits to one side of the data lines, and image data from lower data drive integrated circuits to the other side of the data lines. It is an object of the present invention to provide a liquid crystal display device which can improve the image quality by increasing the charging speed of data lines and pixels by supplying them.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 화상을 표시하기 위한 표시패널; 상기 표시패널의 게이트 라인들을 구동하기 스캔펄스들을 차례로 출력하는 다수의 게이트 드라이브 집적회로들; 상기 표시패널의 데이터 라인들의 각 일측에 화소 전압들을 공급하는 다수의 상부 데이터 드라이브 집적회로들; 상기 데이터 라인들의 각 타측에 화소 전압들을 공급하는 다수의 하부 데이터 드라이브 집적회로들; 상기 상부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 상부 데이터 제어신호를 생성하여 상기 상부 데이터 드라이브 집적회로들로 공급하는 제 1 타이밍 콘트롤러; 및, 상기 하부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 하부 데이터 제어신호를 생성하여 상기 하부 데이터 드라이브 집적회로들로 공급하는 제 2 타이밍 콘트롤러를 포함함을 특징으로 한다.According to an aspect of the present invention, a liquid crystal display device includes: a display panel for displaying an image; A plurality of gate drive integrated circuits sequentially outputting scan pulses to drive gate lines of the display panel; A plurality of upper data drive integrated circuits supplying pixel voltages to each side of data lines of the display panel; A plurality of lower data drive integrated circuits supplying pixel voltages to each other side of the data lines; A first timing controller configured to generate an upper data control signal for controlling operations of the upper data drive integrated circuits and to supply the upper data control signal to the upper data drive integrated circuits; And a second timing controller configured to generate a lower data control signal for controlling operations of the lower data drive integrated circuits and to supply the lower data control signal to the lower data drive integrated circuits.

상기 제 1 타이밍 콘트롤러는 시스템으로부터의 화상 데이터들을 재정렬하고 이들을 타이밍에 맞추어 상기 상부 데이터 드라이브 집적회로들로 공급하며; 상기 상부 데이터 드라이브 집적회로들은 상기 제 1 타이밍 콘트롤러로부터의 화상 데이터들에 근거하여 상기 화소 전압들을 생성하며; 상기 제 2 타이밍 콘트롤러는 상기 시스템으로부터의 화상 데이터들을 재정렬하고 이들을 타이밍에 맞추어 상기 하부 데이터 드라이브 집적회로들로 공급하며; 그리고, 상기 하부 데이터 드라이브 집적회로들은 상기 제 2 타이밍 콘트롤러로부터의 화상 데이터들에 근거하여 상기 화소 전압들을 생성함을 특징으로 한다.The first timing controller rearranges image data from the system and supplies them to the upper data drive integrated circuits in timing; The upper data drive integrated circuits generate the pixel voltages based on image data from the first timing controller; The second timing controller rearranges the image data from the system and supplies them to the lower data drive integrated circuits in timing; The lower data drive integrated circuits generate the pixel voltages based on the image data from the second timing controller.

상기 제 1 타이밍 콘트롤러는 상기 표시패널의 일측 가장자리에 위치한 상부 데이터 드라이브 집적회로부터 상기 표시패널의 타측 가장자리에 위치한 상부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급하며; 그리고, 상기 제 2 타이밍 콘트롤러는 상기 표시패널의 타측 가장자리에 위치한 하부 데이터 드라이브 집적회로부터 상기 표시패널의 일측 가장자리에 위치한 하부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급함을 특징으로 한다.The first timing controller sequentially supplies image data from an upper data drive integrated circuit located at one edge of the display panel to an upper data drive integrated circuit located at the other edge of the display panel; The second timing controller sequentially supplies image data from a lower data drive integrated circuit disposed at the other edge of the display panel to a lower data drive integrated circuit positioned at one edge of the display panel.

상기 제 1 및 제 2 타이밍 콘트롤러는 외부로부터의 모드제어신호에 따라 각각 마스터 모드 및 슬레이브 모드 중 어느 하나의 모드로 동작 가능하며; 상기 제 1 타이밍 콘트롤러는 마스터 모드로 구동시, 상기 화상 데이터들 및 상부 데이터 제어신호외에 상기 게이트 드라이브 집적회로들의 동작을 제어하기 위한 게이트 제어신호를 더 생성하여 상기 게이트 드라이브 집적회로들로 출력하며; 상기 제 2 타이밍 콘트롤러는 마스터 모드로 구동시, 상기 화상 데이터들 및 하부 데이터 제어신호외에 상기 게이트 드라이브 집적회로들의 동작을 제어하기 위한 게이트 제어신호를 더 생성하여 상기 게이트 드라이브 집적회로들로 출력하며; 상기 제 1 타이밍 콘트롤러는 슬레이브 모드로 구동시, 상기 화상 데이터 및 상부 데이터 제어신호를 상기 상부 데이터 드라이브 집적회로들로 출력하며; 그리고, 상기 제 2 타이밍 콘트롤러는 슬레이브 모드로 구동시, 상기 화상 데이터 및 하부 데이터 제어신호를 상기 하부 데이터 드라이브 집적회로들로 출력함을 특징으로 한다.The first and second timing controllers are operable in any one of a master mode and a slave mode according to a mode control signal from an external device, respectively; The first timing controller, when driven in a master mode, generates a gate control signal for controlling the operation of the gate drive integrated circuits in addition to the image data and the upper data control signal, and outputs the gate control signal to the gate drive integrated circuits; The second timing controller, when driven in a master mode, generates a gate control signal for controlling the operation of the gate drive integrated circuits in addition to the image data and the lower data control signal, and outputs the gate control signal to the gate drive integrated circuits; The first timing controller outputs the image data and upper data control signals to the upper data drive integrated circuits when driven in slave mode; The second timing controller may output the image data and the lower data control signal to the lower data drive integrated circuits when the second timing controller is driven in the slave mode.

상기 제 1 및 제 2 타이밍 콘트롤러는 서로 상반된 모드로 구동됨을 특징으로 한다.The first and second timing controllers may be driven in modes opposite to each other.

상기 제 1 타이밍 콘트롤러와 제 2 타이밍 콘트롤러 사이에 접속된 적어도 하나의 통신 라인을 더 포함하며; 마스터 모드의 타이밍 콘트롤러는 상기 통신 라인을 통해 슬레이브 모드의 타이밍 콘트롤러의 일부 동작을 제어함을 특징으로 한다.At least one communication line connected between the first timing controller and a second timing controller; The timing controller in the master mode is configured to control some operations of the timing controller in the slave mode through the communication line.

마스터 모드의 타이밍 콘트롤러는 자신의 화소 전압들을 데이터 라인들로 출력하는 출력 타이밍을 제어함과 아울러, 상기 통신 라인을 통해 슬레이브 모드의 타이밍 콘트롤러의 화소 전압들을 상기 데이터 라인들로 출력하는 출력 타이밍을 제어함을 특징으로 한다.The timing controller of the master mode controls the output timing of outputting its pixel voltages to the data lines, and also controls the output timing of outputting the pixel voltages of the timing controller of the slave mode to the data lines through the communication line. It is characterized by.

상기 제 1 및 제 2 타이밍 콘트롤러로부터의 화상 데이터들을 보정하기 위해 각종 보정 데이터들이 저장된 메모리를 더 포함하며; 마스터 모드의 타이밍 콘트롤러가 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간과 슬레이브 모드의 타이밍 콘트롤러 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간이 서로 다르며; 상기 마스터 모드의 타이밍 콘트롤러가 자신이 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간을 제어함과 아울러, 상기 통신 라인을 통해 상기 슬레이브 모드의 타이밍 콘트롤러의 읽기 시간을 제어함을 특징으로 한다.A memory in which various correction data are stored for correcting image data from the first and second timing controllers; A read time in which the timing controller in the master mode reads correction data from the memory is different from a read time in which the timing controller in the slave mode reads correction data from the memory; The timing controller of the master mode controls the read time of reading the correction data from the memory, and the read time of the timing controller of the slave mode through the communication line.

상기 제 1 및 제 2 타이밍 콘트롤러로부터의 화상 데이터들을 보정하기 위해 각종 보정 데이터들이 저장된 메모리를 더 포함하며; 그리고, 마스터 모드의 타이밍 콘트롤러가 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간과 슬레이브 모드의 타이밍 콘트롤러 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간이 서로 다름을 특징으로 한다.A memory in which various correction data are stored for correcting image data from the first and second timing controllers; The read time for reading the correction data from the memory by the timing controller in the master mode and the read time for reading the correction data from the memory in the slave mode are different from each other.

본 발명에 따른 액정표시장치에는 다음과 같은 효과가 있다.The liquid crystal display according to the present invention has the following effects.

첫째, 데이터 라인들을 양측에 동일한 화소 전압들을 공급함으로써 데이터 라인들 및 이에 접속된 화소들의 충전속도를 향상시킬 수 있다.First, the charging speed of the data lines and the pixels connected thereto may be improved by supplying the same pixel voltages to both sides of the data lines.

둘째, 제 1 타이밍 콘트롤러와 제 2 타이밍 콘트롤러를 마스터 모드와 슬레이브 모드 중 어느 하나로 구동시킴으로써 상부 데이터 드라이브 집적회로들과 하부 데이터 드라이브 집적회로들을 원활하게 구동시킬 수 있다.Second, by driving the first timing controller and the second timing controller in one of a master mode and a slave mode, it is possible to smoothly drive the upper data drive integrated circuits and the lower data drive integrated circuits.

셋째, 제 1 타이밍 콘트롤러와 제 2 타이밍 콘트롤러가 통신 라인을 통해 서로간의 출력 타이밍을 동기시킬 수 있다.Third, the first timing controller and the second timing controller may synchronize output timings with each other through a communication line.

넷째, 제 1 타이밍 콘트롤러와 제 2 타이밍 콘트롤러의 읽기시간을 서로 다르게 설정함으로써 하나의 메모리만을 사용하여 두 개의 타이밍 콘트롤러가 각각 필요한 데이터를 취할 수 있도록 할 수 있다. Fourth, by setting the read times of the first timing controller and the second timing controller differently, the two timing controllers can take necessary data using only one memory.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면이다.1 is a view showing a liquid crystal display device according to an embodiment of the present invention.

본 발명의 실시예에 따른 액정표시장치는, 도 1에 도시된 바와 같이, 서로 교차하는 다수의 게이트 라인(GL)들 및 다수의 데이터 라인(DL)들에 의해 정의된 다수의 화소들을 갖는 표시패널(PN)과, 게이트 라인(GL)들을 순차적으로 구동하기 위한 스캔펄스들을 차례로 출력하는 다수의 게이트 드라이브 집적회로들(GD1 내지 GDm)과, 표시패널(PN)의 데이터 라인(DL)들의 각 일측에 화소 전압들을 공급하는 다수의 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)과, 데이터 라인(DL)들의 각 타측에 화소 전압들을 공급하는 다수의 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)과, 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)의 동작을 제어하기 위한 상부 데이터 제어신호를 생성하여 상기 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 공급하는 제 1 타이밍 콘트롤러(TC1)와, 그리고 상기 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)의 동작을 제어하기 위한 하부 데이터 제어신호를 생성하여 상기 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급하는 제 2 타이밍 콘트롤러(TC2)를 포함한다.In the liquid crystal display according to the exemplary embodiment of the present invention, as illustrated in FIG. 1, a display having a plurality of pixels defined by a plurality of gate lines GL and a plurality of data lines DL, which cross each other. A plurality of gate drive integrated circuits GD1 to GDm sequentially outputting the panel PN, scan pulses for sequentially driving the gate lines GL, and each of the data lines DL of the display panel PN. A plurality of upper data drive integrated circuits UDD1 to UDDn supplying pixel voltages to one side, and a plurality of lower data drive integrated circuits BDD1 to BDDn supplying pixel voltages to each other side of the data lines DL; First timing for generating an upper data control signal for controlling operations of the upper data drive integrated circuits UDD1 to UDDn and supplying the upper data control signal to the upper data drive integrated circuits UDD1 to UDDn. Second timing for generating a lower data control signal for controlling the operation of the controller TC1 and the lower data drive integrated circuits BDD1 to BDDn and supplying the lower data drive integrated circuits BDD1 to BDDn. It includes a controller TC2.

도 2는 도 1의 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 구성된 상부 데이터 드라이버(DD)의 상세 구성도로서, 이 데이터 드라이버(DD)는 쉬프트 레지스터 어레이(101), 래치 어레이, MUX 어레이, 디지털/아날로그 변환기 어레이(이하, DAC 어레이) 및 버퍼 어레이를 포함한다.FIG. 2 is a detailed configuration diagram of the upper data driver DD formed of the upper data drive integrated circuits UDD1 to UDDn of FIG. 1, and the data driver DD may include a shift register array 101, a latch array, and a MUX array. Digital to analog converter arrays (hereinafter referred to as DAC arrays) and buffer arrays.

쉬프트 레지스터 어레이(101)는 제 1 타이밍 콘트롤러(TC1)로부터의 소스스타트펄스를 소스쉬프트클럭에 따라 순차적으로 쉬프트시켜 샘플링 클럭을 발생한다.The shift register array 101 sequentially shifts the source start pulses from the first timing controller TC1 according to the source shift clock to generate a sampling clock.

래치 어레이(102)는 쉬프트 레지스터 어레이(101)로부터의 샘플링클럭에 응답하여 제 1 타이밍 콘트롤러(TC1)(18)로부터 입력되는 화상 데이터들을 샘플링한 후에 샘플링된 1 수평라인분의 화상 데이터들을 래치한다. 그리고 래치 어레이(102)는 제 1 타이밍 콘트롤러(TC1)(18)로부터의 소스출력인에이블신호(SOE)에 응답하여 래치된 1 수평라인분의 화상 데이터들을 동시에 출력한다.The latch array 102 latches the image data for one horizontal line sampled after sampling the image data input from the first timing controller TC1 18 in response to the sampling clock from the shift register array 101. . The latch array 102 simultaneously outputs one horizontal line of image data latched in response to the source output enable signal SOE from the first timing controller TC1.

MUX 어레이(103)는 래치 어레이(102)로부터 공급되는 화상 데이터들을 수평 기간 단위로 그대로 출력하거나 출력라인을 하나씩 오른쪽으로 쉬프트시켜 출력하게 된다. 래치 어레이(102)로부터의 화상 데이터들이 기수 수평기간의 데이터인 경우에, MUX 어레이(103)는 래치 어레이(102)로부터 입력되는 1 수평라인분의 화상 데이터들을 그대로 출력하게 된다. 이와 달리, 래치 어레이(102)로부터의 화상 데이터들이 우수 수평기간의 데이터이면, MUX 어레이(103)는 래치 어레이(102)로부터 입력되는 1 수평라인분의 화상 데이터들을 우측의 출력라인으로 하나씩 쉬프트시켜 출력하게 된다.The MUX array 103 outputs image data supplied from the latch array 102 in a horizontal period unit as it is or by shifting output lines to the right one by one. In the case where the image data from the latch array 102 is the data of the odd horizontal period, the MUX array 103 outputs the image data of one horizontal line input from the latch array 102 as it is. On the other hand, if the image data from the latch array 102 is data of even horizontal period, the MUX array 103 shifts one horizontal line of image data input from the latch array 102 one by one to the right output line. Will print.

DAC 어레이(104)는 MUX 어레이(103)로부터 입력되는 화상 데이터들을 아날로그 값으로 디코딩하고, 디코딩된 아날로그값을 제 1 타이밍 콘트롤러(TC1)(18)로부터의 극성제어신호(POL)에 응답하여 정극성 감마보상전압(GH)이나 부극성 감마보상전압(GL)을 선택하게 된다. 다시 말하여, DAC 어레이(104)는 MUX 어레이 (103)로부터의 디지털 데이터를 정극성 감마보상전압(GH)이나 부극성 감마보상전압(GL)으로 변환한 다음, MUX 어레이(103)에 의해 출력라인이 쉬프트된 디지털 데이터를 부극성 감마보상전압(GL)이나 정극성 감마보상전압(GH)으로 변환하게 된다.The DAC array 104 decodes the image data input from the MUX array 103 into an analog value, and decodes the decoded analog value in response to the polarity control signal POL from the first timing controller TC1 18. The polarity gamma compensation voltage GH or the negative gamma compensation voltage GL is selected. In other words, the DAC array 104 converts the digital data from the MUX array 103 into the positive gamma compensation voltage GH or the negative gamma compensation voltage GL, and then outputs it by the MUX array 103. The shifted digital data is converted into a negative gamma compensation voltage GL or a positive gamma compensation voltage GH.

MUX 어레이(103)와 DAC 어레이(104)에 의해 매 수평기간마다 출력라인이 쉬프트되고 극성이 반전되는 데이터는 버퍼 어레이(105)를 통하여 각 데이터라인들(DL1 내지 DLi)에 공급된다.The output line is shifted every horizontal period by the MUX array 103 and the DAC array 104 and the data whose polarity is inverted is supplied to the respective data lines DL1 to DLi through the buffer array 105.

한편, 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 구성된 하부 데이터 드라이버(DD) 역시 상술된 상부 데이터 드라이버(DD)와 동일한 구성을 갖는다. 단, 이 하부 데이터 드라이버(DD)는 제 1 타이밍 콘트롤러(TC1) 대신에 제 2 타이밍 콘트롤러(TC2)로부터의 제어를 받는다. Meanwhile, the lower data driver DD formed of the lower data drive integrated circuits BDD1 to BDDn also has the same configuration as the upper data driver DD described above. However, the lower data driver DD is controlled by the second timing controller TC2 instead of the first timing controller TC1.

다수의 게이트 드라이브 집적회로들(GD1 내지 GDm)로 구성된 게이트 드라이버(GD)는 타이밍 콘트롤러로부터의 게이트스타트펄스(GSP), 게이트쉬프트클럭(GSC) 및 게이트출력인에이블(GOE)을 이용하여 게이트 라인(GL)들에 순차적으로 스캔펄스를 공급한다.The gate driver GD, which is composed of a plurality of gate drive integrated circuits GD1 to GDm, uses a gate start pulse GSP, a gate shift clock GSC, and a gate output enable GOE from a timing controller. The scan pulses are sequentially supplied to the GLs.

제 1 타이밍 콘트롤러(TC1)는 시스템(SYS)으로부터의 화상 데이터들을 재정렬하고 이들을 타이밍에 맞추어 상기 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 공급하며, 상기 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)은 상기 제 1 타이밍 콘트롤러(TC1)로부터의 화상 데이터들에 근거하여 상기 화소 전압들을 생성한다. 또한, 제 1 타이밍 콘트롤러(TC1)는 각각 시스템(SYS)으로부터 자신에게 입력되는 수평동기신호(Hsync), 수직동기신호(Vsync), 및 클럭신호(CLK)를 이용하여 상부 데이터 제어신호와 게이트 제어신호를 생성한다. The first timing controller TC1 rearranges the image data from the system SYS and supplies them to the upper data drive integrated circuits UDD1 to UDDn in time, and supplies the upper data drive integrated circuits UDD1 to UDDn. ) Generates the pixel voltages based on image data from the first timing controller TC1. In addition, the first timing controller TC1 controls the upper data control signal and the gate using the horizontal synchronization signal Hsync, the vertical synchronization signal Vsync, and the clock signal CLK, which are input to the system SYS. Generate a signal.

상부 데이터 제어신호는 도트클럭, 소스스타트펄스, 소스쉬프트클럭, 소스인에이블 및 극성반전신호(POL) 등을 포함한다. 그리고, 게이트 제어신호는 게이트 스타트 펄스(GSP), 게이트쉬프트클럭(GSC), 게이트출력인에이블(GOE) 등을 포함한다.The upper data control signal includes a dot clock, a source start pulse, a source shift clock, a source enable and a polarity inversion signal POL. The gate control signal includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable GOE, and the like.

제 2 타이밍 콘트롤러(TC2)는 상기 시스템(SYS)으로부터의 화상 데이터들을 재정렬하고 이들을 타이밍에 맞추어 상기 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급하며, 상기 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)은 상기 제 2 타이밍 콘트롤러(TC2)로부터의 화상 데이터들에 근거하여 상기 화소 전 압들을 생성한다. 또한, 제 2 타이밍 콘트롤러(TC2)는 각각 시스템(SYS)으로부터 자신에게 입력되는 수평동기신호(Hsync), 수직동기신호(Vsync), 및 클럭신호(CLK)를 이용하여 하부 데이터 제어신호와 게이트 제어신호를 생성한다. The second timing controller TC2 rearranges the image data from the system SYS and supplies them to the lower data drive integrated circuits BDD1 to BDDn in time, and supplies the lower data drive integrated circuits BDD1 to. BDDn generates the pixel voltages based on the image data from the second timing controller TC2. In addition, the second timing controller TC2 controls the lower data control signal and the gate by using the horizontal synchronization signal Hsync, the vertical synchronization signal Vsync, and the clock signal CLK, which are input to the system SYS. Generate a signal.

하부 데이터 제어신호는 도트클럭, 소스스타트펄스, 소스쉬프트클럭, 소스인에이블 및 극성반전신호(POL) 등을 포함한다. 그리고, 게이트 제어신호는 게이트 스타트 펄스(GSP), 게이트쉬프트클럭(GSC), 게이트출력인에이블(GOE) 등을 포함한다.The lower data control signal includes a dot clock, a source start pulse, a source shift clock, a source enable and a polarity inversion signal POL. The gate control signal includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable GOE, and the like.

제 1 타이밍 콘트롤러(TC1)는 상기 표시패널(PN)의 일측 가장자리에 위치한 상부 데이터 드라이브 집적회로부터 상기 표시패널(PN)의 타측 가장자리에 위치한 상부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급한다. 반면, 제 2 타이밍 콘트롤러(TC2)는 상기 표시패널(PN)의 타측 가장자리에 위치한 하부 데이터 드라이브 집적회로부터 상기 표시패널(PN)의 일측 가장자리에 위치한 하부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급한다. 예를 들어, 제 1 타이밍 콘트롤러(TC1)는 제 1 상부 데이터 드라이브 집적회로부터 제 n 상부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급하며, 제 2 타이밍 콘트롤러(TC2)는 제 1 하부 데이터 들라이브 집적회로부터 제 n 하부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급한다. 이때, 제 1 타이밍 콘트롤러(TC1)와 제 2 타이밍 콘트롤러(TC2)는 서로 반대의 순서로 화상 데이터들을 출력한다. 즉, 제 1 타이밍 콘트롤러(TC1)는 제 1 상부 드라이브 집적회로에 해당하는 화상 데이터부터 제 n 상부 데이터 드라이브 집적회로에 해당하는 화상 데이터 까지 순차적으로 출력하며, 제 2 타이밍 콘트롤러(TC2)는 제 1 하부 드라이브 집적회로에 해당하는 화상 데이터부터 제 n 하부 데이터 드라이브 집적회로에 해당하는 화상 데이터까지 순차적으로 출력한다. 다른 실시예로서, 제 2 타이밍 콘트롤러(TC2)가 제 n 하부 데이터 드라이브 집적회로부터 제 1 하부 데이터 드라이브 집적회로까지 역순으로 구동하도록 하고, 이 제 2 타이밍 콘트롤러(TC2)가 제 1 타이밍 콘트롤러(TC1)와 동일한 순서로 화상 데이터들을 출력하도록 변경할 수도 있다. The first timing controller TC1 sequentially supplies image data from an upper data drive integrated circuit positioned at one edge of the display panel PN to an upper data drive integrated circuit positioned at the other edge of the display panel PN. On the other hand, the second timing controller TC2 sequentially supplies image data from the lower data drive integrated circuit positioned at the other edge of the display panel PN to the lower data drive integrated circuit positioned at one edge of the display panel PN. do. For example, the first timing controller TC1 sequentially supplies image data from the first upper data drive integrated circuit to the nth upper data drive integrated circuit, and the second timing controller TC2 drives the first lower data drive. The image data is sequentially supplied from the integrated circuit to the nth lower data drive integrated circuit. In this case, the first timing controller TC1 and the second timing controller TC2 output image data in the opposite order. That is, the first timing controller TC1 sequentially outputs image data corresponding to the first upper drive integrated circuit to image data corresponding to the nth upper data drive integrated circuit, and the second timing controller TC2 outputs the first timing controller TC1. The image data corresponding to the lower drive integrated circuit to the image data corresponding to the nth lower data drive integrated circuit are sequentially output. In another embodiment, the second timing controller TC2 is driven in the reverse order from the nth lower data drive integrated circuit to the first lower data drive integrated circuit, and the second timing controller TC2 drives the first timing controller TC1. May be changed to output image data in the same order.

제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 외부로부터의 모드제어신호에 따라 각각 마스터 모드(master mode) 및 슬레이브 모드(slave mode) 중 어느 하나의 모드로 동작한다.  The first and second timing controllers TC1 and TC2 operate in one of a master mode and a slave mode, respectively, according to a mode control signal from the outside.

구체적으로, 제 1 타이밍 콘트롤러(TC1)는 마스터 모드로 구동시, 상기 화상 데이터들 및 상부 데이터 제어신호외에 상기 게이트 드라이브 집적회로들(GD1 내지 GDm)의 동작을 제어하기 위한 게이트 제어신호를 더 생성하여 상기 게이트 드라이브 집적회로들(GD1 내지 GDm)로 출력한다. 반면, 제 1 타이밍 콘트롤러(TC1)는 슬레이브 모드로 구동시, 상기 화상 데이터 및 상부 데이터 제어신호를 상기 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 출력한다.In detail, the first timing controller TC1 further generates a gate control signal for controlling operations of the gate drive integrated circuits GD1 to GDm in addition to the image data and the upper data control signal when driven in the master mode. And output to the gate drive integrated circuits GD1 to GDm. On the other hand, when the first timing controller TC1 is driven in the slave mode, the first timing controller TC1 outputs the image data and the upper data control signal to the upper data drive integrated circuits UDD1 to UDDn.

마찬가지로 제 2 타이밍 콘트롤러(TC2)는 마스터 모드로 구동시, 상기 화상 데이터들 및 하부 데이터 제어신호외에 상기 게이트 드라이브 집적회로들(GD1 내지 GDm)의 동작을 제어하기 위한 게이트 제어신호를 더 생성하여 상기 게이트 드라이브 집적회로들(GD1 내지 GDm)로 출력한다. 반면, 제 2 타이밍 콘트롤러(TC2)는 슬레이브 모드로 구동시, 상기 화상 데이터 및 하부 데이터 제어신호를 상기 하부 데 이터 드라이브 집적회로들(BDD1 내지 BDDn)로 출력함을 특징으로 한다.Similarly, when the second timing controller TC2 is driven in the master mode, the second timing controller TC2 generates a gate control signal for controlling the operation of the gate drive integrated circuits GD1 to GDm in addition to the image data and the lower data control signal. Outputs to the gate drive integrated circuits GD1 to GDm. On the other hand, when the second timing controller TC2 is driven in the slave mode, the second timing controller TC2 outputs the image data and the lower data control signal to the lower data drive integrated circuits BDD1 to BDDn.

다시 말하여, 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 마스터 모드로 구동시, 화상 데이터들, 데이터 제어신호 및 게이트 제어신호를 출력한다. 그러나, 슬레이브 모드로 구동시, 게이트 제어신호를 제외한 나머지 신호들, 즉 화상 데이터들 및 데이터 제어신호들을 출력한다. In other words, the first and second timing controllers TC1 and TC2 output image data, a data control signal and a gate control signal when driven in the master mode. However, when driving in the slave mode, the signals other than the gate control signal, that is, the image data and the data control signals are output.

이때, 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 서로 상반된 모드로 구동된다. 즉, 제 1 타이밍 콘트롤러(TC1)가 마스터 모드로 구동시, 제 2 타이밍 콘트롤러(TC2)는 슬레이브 모드로 구동되며, 반대로 제 1 타이밍 콘트롤러(TC1)가 슬레이브 모드로 구동시 제 2 타이밍 콘트롤러(TC2)는 마스터 모드로 구동된다.In this case, the first and second timing controllers TC1 and TC2 are driven in mutually opposite modes. That is, when the first timing controller TC1 is driven in the master mode, the second timing controller TC2 is driven in the slave mode, and conversely, when the first timing controller TC1 is driven in the slave mode, the second timing controller TC2 is driven. ) Is driven in master mode.

제 1 타이밍 콘트롤러(TC1)와 제 2 타이밍 콘트롤러(TC2) 사이에는 적어도 하나의 통신 라인(CML)이 접속되어 있다. 이 통신 라인(CML)을 통해 제 1 타이밍 콘트롤러(TC1)와 제 2 타이밍 콘트롤러(TC2)가 서로 통신함으로써 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)간의 출력이 동기될 수 있다. At least one communication line CML is connected between the first timing controller TC1 and the second timing controller TC2. Since the first timing controller TC1 and the second timing controller TC2 communicate with each other through the communication line CML, the output between the first and second timing controllers TC1 and TC2 may be synchronized.

즉, 마스터 모드의 타이밍 콘트롤러는 통신 라인(CML)을 통해 슬레이브 모드의 타이밍 콘트롤러의 일부 동작을 제어할 수 있다. 예를 들어, 마스터 모드의 타이밍 콘트롤러는 자신의 화소 전압들을 데이터 라인(DL)들로 출력하는 출력 타이밍을 제어함과 아울러, 상기 통신 라인(CML)을 통해 슬레이브 모드의 타이밍 콘트롤러의 화소 전압들을 상기 데이터 라인(DL)들로 출력하는 출력 타이밍을 제어한다. 이를 위해, 마스터 모드의 타이밍 콘트롤러는 슬레이브 모드의 타이밍 콘트롤러를 제어하여 이 두 타이밍 콘트롤러가 동시에 소스아웃풋인에이블을 상부 및 하부 데 이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급하도록 한다.That is, the timing controller of the master mode may control some operations of the timing controller of the slave mode through the communication line CML. For example, the timing controller in the master mode controls the output timing of outputting its pixel voltages to the data lines DL, and the pixel voltages of the timing controller in the slave mode are controlled through the communication line CML. Controls the output timing output to the data lines DL. To this end, the timing controller in the master mode controls the timing controller in the slave mode so that both timing controllers simultaneously supply the source output enable to the upper and lower data drive integrated circuits BDD1 to BDDn.

도 1은 제 1 타이밍 콘트롤러(TC1)가 마스터 모드로 구동되고, 제 2 타이밍 콘트롤러(TC2)가 슬레이브 모드로 구동되는 하나의 예를 나타낸 것으로, 반대로 제 1 타이밍 콘트롤러(TC1)가 슬레이브 모드로 구동되고, 제 1 타이밍 콘트롤러(TC2)가 마스터 모드로 구동될 수도 있다, FIG. 1 illustrates an example in which the first timing controller TC1 is driven in the master mode and the second timing controller TC2 is driven in the slave mode. In contrast, the first timing controller TC1 is driven in the slave mode. The first timing controller TC2 may be driven in the master mode.

또한, 본 발명의 실시예에 따른 액정표시장치는 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)로부터의 화상 데이터들을 보정하기 위한 각종 보정 데이터들이 저장된 메모리(MR)를 더 포함할 수 있다. 이때, 마스터 모드의 타이밍 콘트롤러가 상기 메모리(MR)로부터의 보정 데이터를 읽어들이는 읽기 시간과 슬레이브 모드의 타이밍 콘트롤러 상기 메모리(MR)로부터의 보정 데이터를 읽어들이는 읽기 시간이 서로 다르다.In addition, the liquid crystal display according to the exemplary embodiment may further include a memory MR in which various correction data for correcting image data from the first and second timing controllers TC1 and TC2 are stored. At this time, a read time for reading the correction data from the memory MR by the timing controller in the master mode is different from a read time for reading the correction data from the memory MR in the slave mode.

메모리(MR)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)이 사용될 수 있다.As the memory MR, an electrically erasable programmable read-only memory (EEPROM) may be used.

도 3은 타이밍 콘트롤러에 공급되는 읽기제어신호의 타이밍도를 나타낸 도면이다.3 is a timing diagram of a read control signal supplied to a timing controller.

도 3에 도시된 바와 같이, 타이밍 콘트롤러가 마스터 모드로 구동시, t1 기간 이후에 활성화되는 제 1 읽기제어신호(RS1)에 응답하여 t1 기간 이후부터 메모리(MR)로부터 보정 데이터를 읽어들인다. 반면, 이 타이밍 콘트롤러가 슬레이브 모드로 구성시, t2 기간 이후에 활성화되는 제 2 읽기제어신호(RS2)에 응답하여 t2 기간 이후부터 메모리(MR)로부터 보정 데이터를 읽어들인다. 예를 들어, 제 1 타이 밍 콘트롤러(TC1)가 마스터 모드로 구동되고, 제 2 타이밍 콘트롤러(TC2)가 슬레이브 모드로 구동시 제 1 타이밍 콘트롤러(TC1)는 외부로부터 공급되는 제 1 읽기제어신호(RS1)에 응답하여 t1 기간 이후의 읽기기간동안 I2C통신 방식으로 메모리(MR)와 통신한다. 반면, 제 2 타이밍 콘트롤러(TC2)는 외부로부터 공급되는 제 2 읽기제어신호(RS2)에 응답하여 t2 기간 이후의 읽기기간동안 I2C통신 방식으로 메모리(MR)와 통신한다. 이때, 제 1 타이밍 콘트롤러(TC1)의 읽기기간과 제 2 타이밍 콘트롤러(TC2)의 읽기기간은 중첩되지 않는다. SCL은 소스클럭신호이고 SDA는 소스데이터신호이다. 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 소스클럭신호에 따라 메모리(MR)로부터 보정 데이터에 해당하는 소스데이터신호를 읽어들인다.As shown in FIG. 3, when the timing controller is driven in the master mode, correction data is read from the memory MR after the t1 period in response to the first read control signal RS1 activated after the t1 period. On the other hand, when the timing controller is configured in the slave mode, correction data is read from the memory MR after the t2 period in response to the second read control signal RS2 activated after the t2 period. For example, when the first timing controller TC1 is driven in the master mode and the second timing controller TC2 is driven in the slave mode, the first timing controller TC1 is supplied with a first read control signal (externally supplied). In response to RS1), the memory device communicates with the memory MR in an I 2 C communication method for a read period after the t1 period. On the other hand, the second timing controller TC2 communicates with the memory MR in an I 2 C communication method during the read period after the t2 period in response to the second read control signal RS2 supplied from the outside. At this time, the read period of the first timing controller TC1 and the read period of the second timing controller TC2 do not overlap. SCL is a source clock signal and SDA is a source data signal. The first and second timing controllers TC1 and TC2 read the source data signal corresponding to the correction data from the memory MR according to the source clock signal.

다른 방식으로, 마스터 모드의 타이밍 콘트롤러가 자신이 상기 메모리(MR)로부터의 보정 데이터를 읽어들이는 읽기 시간을 제어함과 아울러, 상기 통신 라인(CML)을 통해 상기 슬레이브 모드의 타이밍 콘트롤러의 읽기 시간을 제어할 수도 있다.Alternatively, the timing controller in the master mode controls the read time at which the master controller reads the correction data from the memory MR, and the read time of the timing controller in the slave mode via the communication line CML. You can also control.

한편, 도 3의 도번 reset은 리셋 신호로서, 이 리셋 신호(reset)가 로우에서 하이로 그 논리가 변화하는 순간 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)가 메모리(MR)를 읽기 위한 준비 상태가 된다.3 is a reset signal, and the first and second timing controllers TC1 and TC2 are ready to read the memory MR when the logic of the reset signal resets from low to high. It becomes a state.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면1 is a view showing a liquid crystal display device according to an embodiment of the present invention.

도 2는 도 1의 상부 데이터 드라이브 집적회로들로 구성된 상부 데이터 드라이버의 상세 구성도FIG. 2 is a detailed configuration diagram of an upper data driver including the upper data drive integrated circuits of FIG. 1.

도 3은 타이밍 콘트롤러에 공급되는 읽기제어신호의 타이밍도를 나타낸 도면3 is a timing diagram of a read control signal supplied to a timing controller.

Claims (9)

화상을 표시하기 위한 표시패널;A display panel for displaying an image; 상기 표시패널의 게이트 라인들을 구동하기 스캔펄스들을 차례로 출력하는 다수의 게이트 드라이브 집적회로들;A plurality of gate drive integrated circuits sequentially outputting scan pulses to drive gate lines of the display panel; 상기 표시패널의 데이터 라인들의 각 일측에 화소 전압들을 공급하는 다수의 상부 데이터 드라이브 집적회로들;A plurality of upper data drive integrated circuits supplying pixel voltages to each side of data lines of the display panel; 상기 데이터 라인들의 각 타측에 화소 전압들을 공급하는 다수의 하부 데이터 드라이브 집적회로들;A plurality of lower data drive integrated circuits supplying pixel voltages to each other side of the data lines; 상기 상부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 상부 데이터 제어신호를 생성하여 상기 상부 데이터 드라이브 집적회로들로 공급하는 제 1 타이밍 콘트롤러; 및,A first timing controller configured to generate an upper data control signal for controlling operations of the upper data drive integrated circuits and to supply the upper data control signal to the upper data drive integrated circuits; And, 상기 하부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 하부 데이터 제어신호를 생성하여 상기 하부 데이터 드라이브 집적회로들로 공급하는 제 2 타이밍 콘트롤러를 포함함을 특징으로 하는 액정표시장치. And a second timing controller configured to generate a lower data control signal for controlling operations of the lower data drive integrated circuits and to supply the lower data control signal to the lower data drive integrated circuits. 제 1 항에 있어서,The method of claim 1, 상기 제 1 타이밍 콘트롤러는 시스템으로부터의 화상 데이터들을 재정렬하고 이들을 타이밍에 맞추어 상기 상부 데이터 드라이브 집적회로들로 공급하며;The first timing controller rearranges image data from the system and supplies them to the upper data drive integrated circuits in timing; 상기 상부 데이터 드라이브 집적회로들은 상기 제 1 타이밍 콘트롤러로부터 의 화상 데이터들에 근거하여 상기 화소 전압들을 생성하며;The upper data drive integrated circuits generate the pixel voltages based on image data from the first timing controller; 상기 제 2 타이밍 콘트롤러는 상기 시스템으로부터의 화상 데이터들을 재정렬하고 이들을 타이밍에 맞추어 상기 하부 데이터 드라이브 집적회로들로 공급하며; 그리고,The second timing controller rearranges the image data from the system and supplies them to the lower data drive integrated circuits in timing; And, 상기 하부 데이터 드라이브 집적회로들은 상기 제 2 타이밍 콘트롤러로부터의 화상 데이터들에 근거하여 상기 화소 전압들을 생성함을 특징으로 하는 액정표시장치.And the lower data drive integrated circuits generate the pixel voltages based on image data from the second timing controller. 제 2 항에 있어서,The method of claim 2, 상기 제 1 타이밍 콘트롤러는 상기 표시패널의 일측 가장자리에 위치한 상부 데이터 드라이브 집적회로부터 상기 표시패널의 타측 가장자리에 위치한 상부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급하며; 그리고,The first timing controller sequentially supplies image data from an upper data drive integrated circuit located at one edge of the display panel to an upper data drive integrated circuit located at the other edge of the display panel; And, 상기 제 2 타이밍 콘트롤러는 상기 표시패널의 타측 가장자리에 위치한 하부 데이터 드라이브 집적회로부터 상기 표시패널의 일측 가장자리에 위치한 하부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급함을 특징으로 하는 액정표시장치.And the second timing controller sequentially supplies image data from a lower data drive integrated circuit disposed at the other edge of the display panel to a lower data drive integrated circuit positioned at one edge of the display panel. 제 2 항에 있어서,The method of claim 2, 상기 제 1 및 제 2 타이밍 콘트롤러는 외부로부터의 모드제어신호에 따라 각각 마스터 모드 및 슬레이브 모드 중 어느 하나의 모드로 동작 가능하며;The first and second timing controllers are operable in any one of a master mode and a slave mode according to a mode control signal from an external device, respectively; 상기 제 1 타이밍 콘트롤러는 마스터 모드로 구동시, 상기 화상 데이터들 및 상부 데이터 제어신호외에 상기 게이트 드라이브 집적회로들의 동작을 제어하기 위한 게이트 제어신호를 더 생성하여 상기 게이트 드라이브 집적회로들로 출력하며;The first timing controller, when driven in a master mode, generates a gate control signal for controlling the operation of the gate drive integrated circuits in addition to the image data and the upper data control signal, and outputs the gate control signal to the gate drive integrated circuits; 상기 제 2 타이밍 콘트롤러는 마스터 모드로 구동시, 상기 화상 데이터들 및 하부 데이터 제어신호외에 상기 게이트 드라이브 집적회로들의 동작을 제어하기 위한 게이트 제어신호를 더 생성하여 상기 게이트 드라이브 집적회로들로 출력하며;The second timing controller, when driven in a master mode, generates a gate control signal for controlling the operation of the gate drive integrated circuits in addition to the image data and the lower data control signal, and outputs the gate control signal to the gate drive integrated circuits; 상기 제 1 타이밍 콘트롤러는 슬레이브 모드로 구동시, 상기 화상 데이터 및 상부 데이터 제어신호를 상기 상부 데이터 드라이브 집적회로들로 출력하며; 그리고,The first timing controller outputs the image data and upper data control signals to the upper data drive integrated circuits when driven in slave mode; And, 상기 제 2 타이밍 콘트롤러는 슬레이브 모드로 구동시, 상기 화상 데이터 및 하부 데이터 제어신호를 상기 하부 데이터 드라이브 집적회로들로 출력함을 특징으로 하는 액정표시장치. And the second timing controller outputs the image data and the lower data control signal to the lower data drive integrated circuits when the second timing controller is driven in the slave mode. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 및 제 2 타이밍 콘트롤러는 서로 상반된 모드로 구동됨을 특징으로 하는 액정표시장치.And the first and second timing controllers are driven in mutually opposite modes. 제 5 항에 있어서,The method of claim 5, 상기 제 1 타이밍 콘트롤러와 제 2 타이밍 콘트롤러 사이에 접속된 적어도 하나의 통신 라인을 더 포함하며;At least one communication line connected between the first timing controller and a second timing controller; 마스터 모드의 타이밍 콘트롤러는 상기 통신 라인을 통해 슬레이브 모드의 타이밍 콘트롤러의 일부 동작을 제어함을 특징으로 하는 액정표시장치.And a timing controller of the master mode controls some operations of the timing controller of the slave mode through the communication line. 제 6 항에 있어서,The method of claim 6, 마스터 모드의 타이밍 콘트롤러는 자신의 화소 전압들을 데이터 라인들로 출력하는 출력 타이밍을 제어함과 아울러, 상기 통신 라인을 통해 슬레이브 모드의 타이밍 콘트롤러의 화소 전압들을 상기 데이터 라인들로 출력하는 출력 타이밍을 제어함을 특징으로 하는 액정표시장치. The timing controller of the master mode controls the output timing of outputting its pixel voltages to the data lines, and also controls the output timing of outputting the pixel voltages of the timing controller of the slave mode to the data lines through the communication line. Liquid crystal display device characterized in that. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 및 제 2 타이밍 콘트롤러로부터의 화상 데이터들을 보정하기 위해 각종 보정 데이터들이 저장된 메모리를 더 포함하며;A memory in which various correction data are stored for correcting image data from the first and second timing controllers; 마스터 모드의 타이밍 콘트롤러가 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간과 슬레이브 모드의 타이밍 콘트롤러 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간이 서로 다르며;A read time in which the timing controller in the master mode reads correction data from the memory is different from a read time in which the timing controller in the slave mode reads correction data from the memory; 상기 마스터 모드의 타이밍 콘트롤러가 자신이 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간을 제어함과 아울러, 상기 통신 라인을 통해 상기 슬레이브 모드의 타이밍 콘트롤러의 읽기 시간을 제어함을 특징으로 하는 액정표시장치.Wherein the timing controller of the master mode controls a read time for reading correction data from the memory by itself, and controls a read time of the timing controller of the slave mode through the communication line. Device. 제 5 항에 있어서,The method of claim 5, 상기 제 1 및 제 2 타이밍 콘트롤러로부터의 화상 데이터들을 보정하기 위해 각종 보정 데이터들이 저장된 메모리를 더 포함하며; 그리고,A memory in which various correction data are stored for correcting image data from the first and second timing controllers; And, 마스터 모드의 타이밍 콘트롤러가 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간과 슬레이브 모드의 타이밍 콘트롤러 상기 메모리로부터의 보정 데이터를 읽어들이는 읽기 시간이 서로 다름을 특징으로 하는 액정표시장치.And a read time at which a timing controller in a master mode reads correction data from the memory and a read time at which a timing controller in a slave mode reads correction data from the memory.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9626931B2 (en) 2015-01-06 2017-04-18 Samsung Display Co., Ltd. Display device
KR20170079235A (en) * 2015-12-30 2017-07-10 엘지디스플레이 주식회사 Apparauts and Driving Method of Timing Controller and Display Device using the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101329970B1 (en) * 2010-12-13 2013-11-13 엘지디스플레이 주식회사 Liquid crystal display device
TWI434258B (en) * 2011-12-09 2014-04-11 Au Optronics Corp Data driving apparatus, corresponding operation method and corresponding display
KR20130112570A (en) * 2012-04-04 2013-10-14 삼성디스플레이 주식회사 Display apparatus
CN102982777B (en) * 2012-12-07 2015-10-07 京东方科技集团股份有限公司 The gate driver circuit of display device
CN102968974A (en) * 2012-12-10 2013-03-13 深圳市华星光电技术有限公司 Liquid crystal display and display driving method thereof
KR102243267B1 (en) 2013-11-26 2021-04-23 삼성디스플레이 주식회사 Display apparatus
CN103927962B (en) * 2013-12-31 2017-02-08 厦门天马微电子有限公司 Driving circuit and method of display device
KR102154190B1 (en) * 2014-05-08 2020-09-09 삼성전자 주식회사 Driver integrated circuit comprised of multi-chip and driving method thereof
KR102217609B1 (en) * 2014-07-15 2021-02-22 삼성디스플레이 주식회사 Method of driving display panel and display apparatus for performing the same
KR102304807B1 (en) * 2014-08-18 2021-09-23 엘지디스플레이 주식회사 Liquid crystal display device
KR102260328B1 (en) * 2014-11-03 2021-06-04 삼성디스플레이 주식회사 Driving circuit and display apparatus having them
KR102261510B1 (en) * 2014-11-04 2021-06-08 삼성디스플레이 주식회사 Display apparatus and method of operating display apparatus
KR20160129185A (en) * 2015-04-29 2016-11-09 삼성디스플레이 주식회사 Organic light emitting diode display
CN105118431A (en) * 2015-08-31 2015-12-02 上海和辉光电有限公司 Pixel drive circuit and driving method thereof, and display apparatus
US10127892B2 (en) * 2016-11-11 2018-11-13 A.U. Vista, Inc. Display device using overlapped data lines near center to dim Mura defect
CN107393460B (en) * 2017-08-08 2020-03-27 惠科股份有限公司 Driving method and driving device of display device
TWI701578B (en) * 2018-06-29 2020-08-11 瑞鼎科技股份有限公司 Display apparatus and inter-chip bus thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07129122A (en) * 1993-10-28 1995-05-19 Sharp Corp Display driving device and data transmitting method thereof
TW344043B (en) * 1994-10-21 1998-11-01 Hitachi Ltd Liquid crystal display device with reduced frame portion surrounding display area
US6909411B1 (en) * 1999-07-23 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Display device and method for operating the same
JP3741199B2 (en) * 2000-09-13 2006-02-01 セイコーエプソン株式会社 ELECTRO-OPTICAL DEVICE, ITS DRIVING METHOD, AND ELECTRONIC DEVICE
KR100733879B1 (en) * 2000-12-30 2007-07-02 엘지.필립스 엘시디 주식회사 Liquid Crystal Display
KR100767370B1 (en) * 2001-08-24 2007-10-17 삼성전자주식회사 Liquid crystal display, and method for driving thereof
JP3866577B2 (en) * 2002-01-18 2007-01-10 シャープ株式会社 Display drive device
KR100925453B1 (en) * 2002-08-02 2009-11-06 삼성전자주식회사 A Liquid Crystal Display and A Driving Method Thereof
JP2005004120A (en) * 2003-06-16 2005-01-06 Advanced Display Inc Display device and display control circuit
TWI240110B (en) * 2004-07-15 2005-09-21 Au Optronics Corp A liquid crystal display and method thereof
JP4063800B2 (en) * 2004-08-02 2008-03-19 沖電気工業株式会社 Display panel drive device
KR100606973B1 (en) * 2004-08-04 2006-08-01 엘지.필립스 엘시디 주식회사 A driving circuit of a liquid crystal display device and a method for driving the same
KR20070048514A (en) * 2005-11-04 2007-05-09 삼성전자주식회사 Liquid crystal display and method for driving there of
KR101266721B1 (en) * 2005-12-29 2013-06-04 엘지디스플레이 주식회사 Liquid Crystal Display Device and Driving Method thereof
CN101226290A (en) * 2007-01-15 2008-07-23 联詠科技股份有限公司 Display panel and display device using the same as well as drive method of control signal
TWI334590B (en) * 2007-02-27 2010-12-11 Au Optronics Corp Liquid crystal display panel module
CN101281337B (en) * 2008-05-27 2010-06-30 友达光电股份有限公司 Crystal display device and related drive method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9626931B2 (en) 2015-01-06 2017-04-18 Samsung Display Co., Ltd. Display device
KR20170079235A (en) * 2015-12-30 2017-07-10 엘지디스플레이 주식회사 Apparauts and Driving Method of Timing Controller and Display Device using the same

Also Published As

Publication number Publication date
US8743107B2 (en) 2014-06-03
KR101319350B1 (en) 2013-10-16
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FR2954568A1 (en) 2011-06-24

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