KR20170079235A - Apparauts and Driving Method of Timing Controller and Display Device using the same - Google Patents

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Abstract

본 발명은 입력 영상을 표시하거나 무신호 모드에서 타이밍 컨트롤러의 내부에 저장된 영상을 표시할 때 복수의 타이밍 컨트롤러 간 구동 타이밍을 동기시킴으로써 표시 불량을 방지하는 멀티 칩 타이밍 컨트롤러에 관한 것으로서, 본 발명에 의한 멀티 칩 타이밍 컨트롤러는, 마스터 타이밍 컨트롤러와, 적어도 하나의 슬레이브 타이밍 컨트롤러를 포함하고, 마스터 타이밍 컨트롤러는 상기 입력 DE를 지연하여 제 1 출력 DE를 생성하여 입력되는 영상 데이터가 상기 제 1 출력 DE에 동기되도록 출력하고, 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후에 출력되는 상기 제 1 출력 DE를 상기 슬레이브 타이밍 컨트롤러로 출력하며, 상기 슬레이브 타이밍 컨트롤러는 상기 입력 DE의 입력이 완료된 시점 이후로는 상기 제 1 출력 DE에 영상 데이터를 동기시켜 출력함으로써, 본 발명에 의한 멀티 칩 타이밍 컨트롤러는 각 프레임의 종료가 임박한 시점에서 각 타이밍 컨트롤러의 영상 데이터 출력 타이밍을 동기시킨다.The present invention relates to a multi-chip timing controller for preventing display failure by synchronizing driving timings between a plurality of timing controllers when displaying an input image or displaying an image stored in a timing controller in a no signal mode, The multi-chip timing controller includes a master timing controller and at least one slave timing controller, wherein the master timing controller delays the input DE to generate a first output DE, and the input video data is synchronized And outputs the first output DE to the slave timing controller after a time point at which the input of the input DE is completed in one frame. The slave timing controller, after the completion of the input of the input DE, Synchronizing the image data to the first output DE The multi-chip timing controller according to the present invention synchronizes the video data output timing of each timing controller when the end of each frame is imminent.

Description

타이밍 컨트롤러 및 그 구동 방법과, 그를 이용한 표시 장치{Apparauts and Driving Method of Timing Controller and Display Device using the same }[0001] The present invention relates to a timing controller, a driving method thereof, and a display device using the same,

본 발명은 타이밍 컨트롤러 및 그의 구동 방법과, 그를 이용한 표시 장치에 관한 것으로, 특히 멀티 칩 타이밍 컨트롤러에 있어서, 입력 영상을 표시하거나 무신호 모드에서 타이밍 컨트롤러의 내부에 저장된 영상을 표시할 때 복수의 타이밍 컨트롤러 간 구동 타이밍을 동기시킴으로써 표시 불량을 방지하는 멀티 칩 타이밍 컨트롤러에 관한 것이다.More particularly, the present invention relates to a timing controller, a driving method thereof, and a display device using the timing controller. More particularly, the present invention relates to a timing controller that displays an input image, Chip timing controller for preventing display failure by synchronizing driving timings between controllers.

최근의 표시 장치는 대형화, 대면적화되어가는 추세에 있으며, 또한 고해상도의 동영상 또는 3차원 입체영상 등을 표시할 것이 요구된다.2. Description of the Related Art [0002] Recent display devices are becoming larger and larger, and it is required to display moving images or three-dimensional stereoscopic images at high resolution.

일반적으로, 고해상도의 동영상 또는 3차원 입체영상을 구현하기 위해서는 고속 프레임 구동 방식이 사용된다. 고속 프레임 구동 방식은, 기존 60Hz, 또는 120Hz의 구동 주파수를 가지는 타이밍 컨트롤러를 2개 이상 사용하는 멀티 칩 구조의 타이밍 컨트롤러 시스템을 사용한다. 이와 같은 멀티 칩 구조의 타이밍 컨트롤러를 사용하는 경우, 복수의 타이밍 컨트롤러 간의 동기가 맞지 않는 경우 표시 패널에 표시되는 영상이 비정상으로 표시되거나, 워터폴(Waterfall) 불량이 발생하거나, 충전율 불량에 따른 시인적인 불량을 야기할 수 있다.In general, a high-speed frame driving method is used to realize a high-resolution moving picture or a three-dimensional stereoscopic image. In the high-speed frame driving method, a multi-chip structure timing controller system using two or more timing controllers having a driving frequency of 60 Hz or 120 Hz is used. When such a timing controller of a multi-chip structure is used, when the synchronization between the plurality of timing controllers is not matched, an image displayed on the display panel is abnormally displayed, waterfall failure occurs, Which can lead to a failure.

본 발명은 상기 과제를 해결하기 위하여 안출된 것으로, 입력 영상을 표시하거나 무신호 모드에서 타이밍 컨트롤러의 내부에 저장된 영상을 표시할 때 복수의 타이밍 컨트롤러 간 구동 타이밍을 동기시킴으로써 표시 불량을 방지하는 멀티 칩 타이밍 컨트롤러 및 그를 이용한 구동 방법과, 상기 멀티 칩 타이밍 컨트롤러를 이용한 표시 장치를 제공하는 것을 해결하고자 하는 과제로 한다.SUMMARY OF THE INVENTION The present invention has been conceived in order to solve the problems described above, and it is an object of the present invention to provide a multi-chip display device capable of displaying an input image or displaying an image stored in a timing controller in a non- A timing controller, a driving method using the timing controller, and a display device using the multi-chip timing controller.

상기 과제를 해결하기 위하여, 본 발명에 의한 멀티 칩 타이밍 컨트롤러는, 마스터 타이밍 컨트롤러와, 적어도 하나의 슬레이브 타이밍 컨트롤러를 포함하고, 마스터 타이밍 컨트롤러는 상기 입력 DE를 지연하여 제 1 출력 DE를 생성하여 입력되는 영상 데이터가 상기 제 1 출력 DE에 동기되도록 출력하고, 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후에 출력되는 상기 제 1 출력 DE를 상기 슬레이브 타이밍 컨트롤러로 출력하며, 상기 슬레이브 타이밍 컨트롤러는 상기 입력 DE의 입력이 완료된 시점 이후로는 상기 제 1 출력 DE에 영상 데이터를 동기시켜 출력함으로써, 본 발명에 의한 멀티 칩 타이밍 컨트롤러는 각 프레임의 종료가 임박한 시점에서 각 타이밍 컨트롤러의 영상 데이터 출력 타이밍을 동기시킨다.In order to solve the above problems, a multi-chip timing controller according to the present invention includes a master timing controller and at least one slave timing controller, wherein the master timing controller generates a first output DE by delaying the input DE, And outputs the first output DE to the slave timing controller after the completion of the input of the input DE in one frame, and the slave timing controller outputs the first output DE to the slave timing controller The multi-chip timing controller according to the present invention outputs the video data output timing of each timing controller at the time when the end of each frame is imminent by outputting the video data synchronously to the first output DE after the input of the input DE is completed Synchronize.

또한 입력 DE의 입력이 없는 무신호 모드에서, 상기 마스터 타이밍 컨트롤러는 제 1 내부 DE를 생성하여, 각 슬레이브 타이밍 컨트롤러와 공유하고, 상기 마스터 및 슬레이브 타이밍 컨트롤러는 각각에 저장된 내부 영상 데이터를 상기 제 1 내부 DE에 동기시켜 출력한다.In the no signal mode in which there is no input of the input DE, the master timing controller generates a first internal DE and shares it with each slave timing controller, and the master and slave timing controllers transmit the internal image data stored in each of them to the first Synchronized with internal DE.

이 때 내부 DE는 l 수평기간(l은 1 이상의 자연수) 이상의 수평 블랭크 구간을 가지며, 각 타이밍 컨트롤러는 상기 수평 블랭크 구간의 길이에 따라 프레임 초기화, 영상 패턴 변경, 순차적으로 출력되는 영상 패턴 중 첫 패턴 출력 또는 무신호 모드의 종료 등의 동작을 수행한다.In this case, the internal DE has a horizontal blank period longer than the l horizontal period (l is a natural number equal to or greater than 1), and each timing controller initializes the frame according to the length of the horizontal blank interval, changes the image pattern, Output, or the end of the non-signal mode.

본 발명에 의한 타이밍 컨트롤러는, 마스터 구동하는 제 1 타이밍 컨트롤러에 입력되는 입력 DE를 슬레이브 타이밍 컨트롤러들과 공유하고, 한 프레임 내의 입력 DE 입력이 끝난 시점부터는 상기 제 1 타이밍 컨트롤러에서 생성된 제 1 출력 DE를 공유하여, 상기 제 1 출력 DE에 각 슬레이브 타이밍 컨트롤러들의 영상 데이터를 동기시켜 출력함으로써, 각 프레임마다 상기 복수의 타이밍 컨트롤러들을 동기시킨다.The timing controller according to the present invention shares the input DE inputted to the first timing controller which is driven by the master with the slave timing controllers, and when the input DE input within one frame is finished, the first output generated by the first timing controller DE, and synchronously outputs the video data of the respective slave timing controllers to the first output DE, thereby synchronizing the plurality of timing controllers with each frame.

따라서 본 발명에 의한 멀티 칩 타이밍 컨트롤러는 복수의 타이밍 컨트롤러들을 효율적으로 동기시킴으로써, 모든 타이밍 컨트롤러들의 구동 타이밍을 일치시키고, 타이밍 컨트롤러의 동작이 일치되지 않음으로써 발생하는 표시 불량을 방지한다.Therefore, the multi-chip timing controller according to the present invention efficiently synchronizes the plurality of timing controllers, thereby matching the driving timings of all the timing controllers, and preventing the display failure caused by the inconsistency of the operation of the timing controller.

또한 본 발명에 의한 멀티 칩 타이밍 컨트롤러는, 복수개의 타이밍 컨트롤러를 이용하여 영상을 표시하면서도, 무신호 구동시에 여러 패턴이 순차적으로 표시되는 내부 영상 데이터의 표시 타이밍을 완전히 일치시킬 수 있다.Further, the multi-chip timing controller according to the present invention can display the images using a plurality of timing controllers, and can completely match the display timings of the internal image data sequentially displayed with the various patterns at the time of the no signal operation.

도 1은 본 발명에 의한 멀티 칩 타이밍 컨트롤러를 설명하기 위한 표시 장치의 블록도이다.
도 2a는 표시 패널이 유기 발광 표시 장치인 경우의 상기 화소 구조를 도시한 등가 회로도이고, 도 2b는 표시 패널이 액정 표시 장치일 때 화소 구조를 도시한 등가 회로도이다.
도 3은 마스터 및 슬레이브 타이밍 컨트롤러들 간의 데이터 인에이블 신호의 동기화를 설명하기 위한 블록도이다.
도 4는 제 1 데이터 처리부와 제 2 데이터 처리부를 상세히 설명하기 위한 블록도이다.
도 5의 (a)는 종래의 멀티 칩 타이밍 컨트롤러의 각각의 타이밍 컨트롤러에서 출력되는 출력 DE를 도시한 것이고, (b)는 본 발명에 의한 멀티 칩 타이밍 컨트롤러에서 출력되는 출력 DE를 도시한 것이다.
도 6은 마스터 타이밍 컨트롤러에 구비되는 제 1 내부 데이터 처리부와, 슬레이브 타이밍 컨트롤러에 구비되는 제 2 내부 데이터 처리부를 상세히 설명하기 위한 블록도이다. 1 is a block diagram of a display device for explaining a multi-chip timing controller according to the present invention.
FIG. 2A is an equivalent circuit diagram showing the pixel structure when the display panel is an organic light emitting display device, and FIG. 2B is an equivalent circuit diagram showing a pixel structure when the display panel is a liquid crystal display device.
3 is a block diagram for explaining the synchronization of the data enable signal between the master and slave timing controllers.
4 is a block diagram for explaining the first data processing unit and the second data processing unit in detail.
FIG. 5A shows the output DE outputted from each timing controller of the conventional multi-chip timing controller, and FIG. 5B shows the output DE outputted from the multi-chip timing controller according to the present invention.
6 is a block diagram for explaining a first internal data processing unit provided in the master timing controller and a second internal data processing unit provided in the slave timing controller in detail.

이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과 상이할 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description, a detailed description of known technologies or configurations related to the present invention will be omitted when it is determined that the gist of the present invention may be unnecessarily obscured. The component names used in the following description are selected in consideration of easiness of specification, and may be different from the parts names of actual products.

도 1은 본 발명에 의한 멀티 칩 타이밍 컨트롤러를 설명하기 위한 표시 장치의 블록도이다.1 is a block diagram of a display device for explaining a multi-chip timing controller according to the present invention.

도 1을 참조하면, 본 발명에 의한 멀티 칩 타이밍 컨트롤러를 포함하는 표시 장치는, 표시 패널(1)과, 복수개의 소스 드라이버 IC(3a~3d)를 포함하는 데이터 ㄷ드라이버(3)와, 복수개의 타이밍 컨트롤러들(4a~4d)을 포함하는 멀티 칩 타이밍 컨트롤러(4)를 포함한다. 본 실시예에서는, 타이밍 컨트롤러들과 소스 드라이버 IC들이 동일한 개수를 가진 것으로 설명하였으나, 이에 한정하는 것이 아니다. 즉, 하나의 타이밍 컨트롤러와 다수의 소스 드라이버 IC들이 연결될 수 있다. 이하의 실시예에서는 동일한 개수의 타이밍 컨트롤러와 소스 드라이버 IC를 가지고 설명한다.1, a display device including a multi-chip timing controller according to the present invention includes a display panel 1, a data driver 3 including a plurality of source driver ICs 3a to 3d, Chip timing controller 4 including a plurality of timing controllers 4a to 4d. In the present embodiment, the timing controllers and the source driver ICs are described as having the same number, but the present invention is not limited thereto. That is, one timing controller and a plurality of source driver ICs can be connected. In the following embodiments, the same number of timing controllers and source driver ICs will be described.

표시 패널(1)은 복수개의 게이트 라인 및 데이터 라인 교차하여 형성되는 영역에 위치하는 복수개의 화소들을 포함한다.The display panel 1 includes a plurality of pixels located in a region formed by intersecting a plurality of gate lines and data lines.

도 2a는 표시 패널(1)이 유기 발광 표시 장치인 경우의 상기 화소 구조를 도시한 등가 회로도이고, 도 2b는 표시 패널(1)이 액정 표시 장치일 때 화소 구조를 도시한 등가 회로도이다.2A is an equivalent circuit diagram showing the pixel structure when the display panel 1 is an organic light emitting display device and FIG. 2B is an equivalent circuit diagram showing a pixel structure when the display panel 1 is a liquid crystal display device.

상기 표시 패널(1)이 유기 발광 표시 장치인 경우, 각 화소에는 양극 및 음극 사이의 유기 발광층으로 구성된 유기 발광 소자(OLED)와, 유기 발광 소자(OLED)를 독립적으로 구동하는 화소 회로가 구비된다.When the display panel 1 is an organic light emitting display, each pixel is provided with an organic light emitting diode (OLED) composed of an organic light emitting layer between the anode and the cathode, and a pixel circuit for independently driving the organic light emitting diode OLED .

상기 화소 회로는 적어도 하나의 스위칭 트랜지스터(TR1, TR3), 적어도 하나의 캐패시터(Cst), 및 구동 트랜지스터(TR2)를 포함한다. 상기 복수의 스위칭 트랜지스터(TR1, TR3)는 게이트 드라이버(미도시)에서 매 수평 기간 단위로 발생되는 스캔 신호에 응답하여 데이터 신호를 캐패시터(Cst)에 충전한다. 그리고, 구동 트랜지스터(TR2)는 캐패시터(Cst)에 충전된 데이터 전압에 따라 정전압(VDD)을 유기 발광 소자에 공급하여 유기 발광 자(OLED)를 구동한다. The pixel circuit includes at least one switching transistor TR1, TR3, at least one capacitor Cst, and a driving transistor TR2. The plurality of switching transistors TR1 and TR3 charge a data signal in a capacitor Cst in response to a scan signal generated in units of horizontal periods in a gate driver (not shown). The driving transistor TR2 supplies the constant voltage V DD to the organic light emitting element in accordance with the data voltage charged in the capacitor Cst to drive the organic light emitting element OLED.

상기 표시 패널(1)이 액정 표시 장치인 경우, 각 화소에는 박막 트랜지스터(TFT; Thin Film Transistor) 및 박막 트랜지스터와 접속된 액정 커패시터(Clc)가 구비된다. 액정 커패시터(Clc)는 박막 트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극(Vcom)으로 구성된다. 상기 박막 트랜지스터는 각각의 게이트 라인(GL)로부터의 스캔펄스에 응답하여 각각의 데이터 라인(DL)으로부터의 영상신호를 화소전극에 공급한다. When the display panel 1 is a liquid crystal display device, each pixel is provided with a thin film transistor (TFT) and a liquid crystal capacitor Clc connected to the thin film transistor. The liquid crystal capacitor Clc is composed of a pixel electrode connected to the thin film transistor, and a common electrode Vcom arranged between the pixel electrode and the liquid crystal. The thin film transistor supplies a video signal from each data line DL to the pixel electrode in response to a scan pulse from each gate line GL.

표시 패널(1)은 N개의 표시 블록들(IA1~IAN)로 나누어진다. 상기 표시 블록의 수는 타이밍 컨트롤러(4a~4d)의 수와 대응한다. 각각의 타이밍 컨트롤러들(4a~4d)은 외부로부터 N개의 표시 블록들에 대응하는 N개의 그룹 영상 데이터를 수신하고, 상기 N개의 타이밍 컨트롤러들(4a~4d)간에 동기를 맞춰 N개의 그룹 영상 데이터를 출력한다.The display panel 1 is divided into N display blocks IA1 to IAN. The number of display blocks corresponds to the number of timing controllers 4a to 4d. Each of the timing controllers 4a to 4d receives N group image data corresponding to N display blocks from the outside and synchronizes the N timing controllers 4a to 4d to generate N group image data .

예를 들면, 타이밍 컨트롤러(4a~4d)는 제 1 표시 블록(IA1)에 대응하는 제 1 그룹 영상 데이터를 수신하고, 제 2 타이밍 컨트롤러(4b)는 제 2 표시 블록(IA2)에 대응하는 제 2 그룹 영상 데이터를 수신하고, 같은 방식으로 제 N 타이밍 컨트롤러(4d)는 제 N 표시 블록에 대응하는 제 N 그룹 영상 데이터를 수신한다.For example, the timing controllers 4a to 4d receive the first group image data corresponding to the first display block IA1, and the second timing controller 4b receives the first group image data corresponding to the second display block IA2 2 group video data, and the Nth timing controller 4d receives the Nth group video data corresponding to the Nth display block in the same manner.

상기 N 개의 타이밍 컨트롤러들(4a~4d)은 동기화를 위해 마스터 타이밍 컨트롤러와 슬레이브 타이밍 컨트롤러로 구분된다. 예를 들면, 제 1 타이밍 컨트롤러(4a)는 마스터로 동작하고, 나머지 제 2 ~ N 타이밍 컨트롤러(4b~4d)는 슬레이브로 동작한다. 상기 타이밍 컨트롤러들(4a~4d)의 상세한 설명은 후술한다. The N timing controllers 4a to 4d are classified into a master timing controller and a slave timing controller for synchronization. For example, the first timing controller 4a operates as a master and the remaining second to N timing controllers 4b to 4d operate as slaves. Details of the timing controllers 4a to 4d will be described later.

데이터 드라이버(3)는 N 개의 타이밍 컨트롤러들(4a~4d)에 대응하여 N 개의 소스 드라이버 IC들(3a~3d)을 포함한다. N 개의 소스 드라이버 IC들(3a~3d)은 N개의 타이밍 컨트롤러들(4a~4d)로부터 제공된 N개의 그룹 영상 데이터들을 아날로그의 데이터 전압으로 변환하여 표시 패널(1)의 N개의 표시 블록들(IA1~IAN)에 제공한다.The data driver 3 includes N source driver ICs 3a to 3d corresponding to the N timing controllers 4a to 4d. The N source driver ICs 3a to 3d convert the N group image data provided from the N timing controllers 4a to 4d into analog data voltages to generate N display blocks IA1 To the IAN.

제 1 소스 드라이버 IC(3a)는 제 1 표시 블록(IA1)에 대응하는 m×n의 화소들에 데이터 전압들을 제공하고, 제 2 소스 드라이버 IC(3b)는 제 2 표시 블록(IA2)에 대응하는 m×n의 화소들에 데이터 전압들을 제공하고, 같은 방식으로 제 N 소스 드라이버 IC(3d)는 제 N 표시 블록(IAN)에 대응하는m×n의 화소들에 데이터 전압들을 제공한다.The first source driver IC 3a provides the data voltages to the mxn pixels corresponding to the first display block IA1 and the second source driver IC 3b supplies the data voltages to the mxn pixels corresponding to the second display block IA2 And the Nth source driver IC 3d provides the data voltages to the mxn pixels corresponding to the Nth display block IAN in the same manner.

결과적으로, 표시 패널(1)에는 Nm×Nn의 해상도의 프레임 영상이 표시되며, 상기 프레임 주파수는 60Hz, 120Hz, 240Hz등일 수 있다. 여기서, N 개의 타이밍 컨트롤러들(4a~4d)은 각각 복수개의 소스 드라이버 IC들과 대응될 수 있다.As a result, a frame image having a resolution of Nm × Nn is displayed on the display panel 1, and the frame frequency may be 60 Hz, 120 Hz, 240 Hz, and the like. Here, the N timing controllers 4a to 4d may correspond to a plurality of source driver ICs, respectively.

도 3은 마스터 및 슬레이브 타이밍 컨트롤러들 간의 데이터 인에이블 신호의 동기화를 설명하기 위한 블록도이다. 도 3에서는 4개의 타이밍 컨트롤러를 포함하는 멀티 칩 구조의 타이밍 컨트롤러를 예시로 설명하나, 반드시 이에 한정되는 것은 아니다. 본 발명의 멀티 칩 구조의 타이밍 컨트롤러는 2개 이상의 타이밍 컨트롤러를 포함하며, 4 이상의 타이밍 컨트롤러를 포함하여도 무방하다.3 is a block diagram for explaining the synchronization of the data enable signal between the master and slave timing controllers. In Fig. 3, a timing controller having a multi-chip structure including four timing controllers is illustrated by way of example, but is not limited thereto. The timing controller of the multi-chip structure of the present invention includes two or more timing controllers, and may include four or more timing controllers.

도 3은 제 1 타이밍 컨트롤러(4a)가 마스터로 구동하고, 제 2 내지 4 타이밍 컨트롤러(4b, 4c, 4d)가 슬레이브로 구동하는 실시예가 도시되어 있다. 각 타이밍 컨트롤러(4a~4d)의 구조는 동일할 수 있으며, 설정에 따라서 상기 제 2 내비 4 타이밍 컨트롤러(4b~4d)중 어느 하나가 마스터로 구동하고 나머지 타이밍 컨트롤러들이 슬레이브로 구동하는 것도 가능하다.3 shows an embodiment in which the first timing controller 4a is driven as a master and the second to fourth timing controllers 4b, 4c and 4d are driven as slaves. The structure of each of the timing controllers 4a to 4d may be the same and it is also possible that one of the second to fourth timing controllers 4b to 4d is driven as a master and the remaining timing controllers are driven as slaves .

마스터 타이밍 컨트롤러로 설정된 제 1 타이밍 컨트롤러(4a)는 제 1 데이터처리부(41a)와, 제 1 내부 데이터 처리부(42a)와, 제 1 데이터 선택부(43a)와, 제 1 출력부(44a)를 포함한다.The first timing controller 4a set as the master timing controller includes a first data processing section 41a, a first internal data processing section 42a, a first data selecting section 43a, and a first output section 44a .

또한 슬레이브로 타이밍 컨트롤러로 설정된 제 2 내지 제 4 타이밍 컨트롤러(4b~4d) 각각은, 제 2 데이터 처리부(41b~41d)와, 제 2 내부 데이터 처리부(42b~42d)와, 제 2 데이터 선택부(43b~43d)와 제 2 출력부(44b~44d)를 포함한다.Each of the second to fourth timing controllers 4b to 4d set as the slave-to-timing controller includes second data processing units 41b to 41d, second internal data processing units 42b to 42d, (43b to 43d) and second output sections (44b to 44d).

제 1 데이터 처리부(41a)는 외부로부터 입력되는 입력 DE(input DE)를 슬레이브 타이밍 컨트롤러(4b~4d)에 전달한다. 또한 제 1 데이터 처리부(41a)는 외부에서 입력되는 제 1 표시 블록을 표시하기 위한 영상 데이터를 정렬, 보정하여 출력한다. 이 때 제 1 데이터 처리부(41a)는 상기 입력 DE(input DE)를 k 수평라인(k는 1 이상의 자연수)에 데이터를 공급하는 기간만큼 지연시켜 제 1 출력 DE를 생성하고, 상기 보정된 영상 데이터를 제 1 출력 DE에 동기되도록 출력한다.The first data processing unit 41a transfers an input DE (input DE) input from the outside to the slave timing controllers 4b to 4d. The first data processing unit 41a aligns, corrects and outputs image data for displaying the first display block inputted from the outside. At this time, the first data processing unit 41a generates the first output DE by delaying the input DE (input DE) by a period for supplying data to k horizontal lines (k is a natural number of 1 or more) To be synchronized with the first output DE.

예를 들어, k=6 인 경우, 제 1 출력 DE는 입력 DE(input DE)에 비해 6 수평라인에 데이터를 공급하는 기간만큼 지연되어, 7번째 입력 DE가 입력되는 구간에서 첫 번째 제 1 출력 DE 가 생성된다.For example, when k = 6, the first output DE is delayed by a period of supplying data to the 6 horizontal lines compared to the input DE (input DE), and the first first output DE is generated.

또한, 제 1 데이터 처리부(41a)는 한 프레임에서 입력 DE(input DE)의 입력이 완료된 시점 이후에 출력되는 제 1 출력 DE를 슬레이브 타이밍 컨트롤러들(4b~4d)로 출력한다.In addition, the first data processing unit 41a outputs the first output DE outputted after the completion of the input of the input DE (input DE) to the slave timing controllers 4b to 4d in one frame.

제 2 데이터 처리부(41b~41d)는 상기 제 1 데이터 처리부(41a)로부터 입력 DE를 입력받는다. 또한 제 2 데이터 처리부(41b-41d)는 외부로부터 입력되는 제 2 표시 블록을 표시하기 위한 영상 데이터를 정렬, 보정하여 출력한다. 이 때 제 2 데이터 처리부(41a)는 상기 제 1 데이터 처리부(41a)로부터 입력되는 입력 DE를 k 수평라인에 데이터를 공급하는 기간만큼 지연시켜 제 2 출력 DE를 생성하고, 상기 보정된 영상 데이터를 상기 제 2 출력 DE에 동기되도록 출력한다.The second data processing units 41b to 41d receive the input DE from the first data processing unit 41a. The second data processing units 41b-41d align and correct the image data for displaying the second display block inputted from the outside, and output the corrected image data. At this time, the second data processing unit 41a generates the second output DE by delaying the input DE input from the first data processing unit 41a by a period of supplying data to the k-th horizontal line, So as to be synchronized with the second output DE.

한편, 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후에는, 상기 제 1 데이터 처리부(41a)로부터 제 1 출력 DE를 입력받고, 상기 제 1 출력받은 시점 이후 제 2 데이터 처리부(41b~41d)는 보정된 영상 데이터를 상기 제 1 출력 DE에 동기시켜 출력한다.On the other hand, after the completion of the input of the input DE in one frame, the first data DE from the first data processing unit 41a and the second data processing units 41b to 41d after the first output And outputs the corrected image data in synchronization with the first output DE.

상기 제 1 데이터 처리부(41a)에서 출력된 영상 데이터 및 제 1 출력 DE는 제 1 데이터 선택부(43a) 및 제 1 출력부(44a)를 거쳐 소스 드라이버 IC(3a~3d) 중 어느 하나에 공급된다. 또한 상기 제 2 데이터 처리부(41b~41d)에서 출력된 영상 데이터 및 제 1 또는 제 2 출력 DE는 제 2 데이터 선택부(43b~43d) 및 제 2 출력부(44b~44d)를 거쳐 소스 드라이버 IC(3a~3d)중 다른 어느 하나에 공급된다.The video data and the first output DE outputted from the first data processing unit 41a are supplied to any one of the source driver ICs 3a to 3d through the first data selecting unit 43a and the first output unit 44a do. The video data and the first or second output DE outputted from the second data processing units 41b to 41d are supplied to the source driver ICs 41a to 41d via the second data selecting units 43b to 43d and the second output units 44b to 44d, (3a to 3d).

도 4는 제 1 데이터 처리부(41a)와 제 2 데이터 처리부(41b)를 상세히 설명하기 위한 블록도이다. 각각의 슬레이브 타이밍 컨트롤러의 구조는 동일하므로, 도 4에서는 하나의 마스터 타이밍 컨트롤러 및 하나의 슬레이브 타이밍 컨트롤러의 블록도만을 예로 들어 설명한다.4 is a block diagram for explaining the first data processing unit 41a and the second data processing unit 41b in detail. Since the structure of each slave timing controller is the same, only a block diagram of one master timing controller and one slave timing controller will be described as an example in FIG.

제 1 데이터 처리부(41a)는 제 1 멀티플렉서(411a)와, 제 1 데이터 정렬부(412a)와, 제 1 데이터 보정부(413a)와, 제 1 DE 분리부(414a)와, 제 2 멀티플렉서(415a)와, 제 1 OR 게이트(416a)를 포함한다.The first data processing unit 41a includes a first multiplexer 411a, a first data alignment unit 412a, a first data correction unit 413a, a first DE separation unit 414a, a second multiplexer 415a, and a first OR gate 416a.

제 2 데이터 처리부(41b)는 제 3 멀티플렉서(411b)와, 제 2 데이터 정렬부(412b)와, 제 2 데이터 보정부(413b)와, 제 2 DE 분리부(414b)와,제 4 멀티플렉서(415b)와, 제 2 OR 게이트(416b)를 포함한다.The second data processing unit 41b includes a third multiplexer 411b, a second data aligning unit 412b, a second data correcting unit 413b, a second DE demultiplexing unit 414b, a fourth multiplexer 415b, and a second OR gate 416b.

제 1 멀티플렉서는 일측은 그라운드와 접속되고, 다른 일측을 통해서 입력 DE(input DE)를 입력받고, 마스터 구동 설정에 의해 입력 DE를 제 1 데이터 정렬부(412a)로 출력한다.The first multiplexer is connected to the ground at one side, receives the input DE (input DE) through the other side, and outputs the input DE to the first data arrangement unit 412a by the master driving setup.

제 1 데이터 정렬부(412a)는 상기 입력 DE(input DE)와, 영상 데이터(data1)를 입력받고, 상기 영상 데이터를 정렬하여 입력 DE(input DE)와 함께 제 1 데이터 보정부(413a)로 출력함과 아울러, 상기 입력 DE(input DE)를 제 2 데이터 처리부(41b)의 제 3 멀티플렉서(411b)로 출력한다.The first data arrangement unit 412a receives the input DE and the image data data1 and arranges the image data and outputs the input image data DE together with the input DE to the first data correction unit 413a And outputs the input DE (input DE) to the third multiplexer 411b of the second data processing unit 41b in addition to the output box.

제 1 데이터 보정부(413a)는 제 1 데이터 정렬부(412a)로부터의 영상 데이터(data1)를 보정한다. 이 때 영상 데이터(data1)는 보정 등의 데이터 처리에 의해 k 수평라인(k는 1 이상의 자연수)에 데이터를 공급하는 기간만큼 지연된다. 제 1 데이터 보정부(413a)는 상기 제 1 데이터 정렬부(412a)로부터 입력되는 입력 DE(input DE)를 이용하여 상기 k 수평라인에 데이터를 공급하는 기간만큼 지연된 제 1 출력 DE를 생성한다. 그 다음, 제 1 데이터 보정부(413a)는 상기 보정된 영상 데이터(Sdata)를 제 1 출력 DE에 동기되도록 제 1 DE 분리부(414a)로 출력한다.The first data correction unit 413a corrects the video data (data1) from the first data arrangement unit 412a. At this time, the video data (data1) is delayed by a period of supplying data to k horizontal lines (k is a natural number of 1 or more) by data processing such as correction. The first data correction unit 413a generates a first output DE delayed by a period of supplying data to the k horizontal line by using the input DE (input DE) input from the first data arrangement unit 412a. Then, the first data correcting unit 413a outputs the corrected image data (Sdata) to the first DE separating unit 414a in synchronization with the first output DE.

제 1 DE 분리부(414a)는 상기 제 1 출력 DE를 제 1 OR 게이트(416a)로 출력한다. 또한, 제 1 DE 분리부(414a)는 제 1 출력 DE 중에서 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후에 출력되는 제 1 출력 DE(VDE)를 분리하고, 분리된 제 1 출력 DE(VDE)를 제 2 멀티플렉서(415a)와, 제 2 데이터 처리부(41b)의 제 4 멀티플렉서(415b)로 출력한다.The first DE separator 414a outputs the first output DE to the first OR gate 416a. In addition, the first DE separator 414a separates the first output DE (VDE) outputted after the input of the input DE at one frame out of the first output DE, and outputs the separated first output DE (VDE To the second multiplexer 415a and the fourth multiplexer 415b of the second data processing unit 41b.

한편 제 1 DE 분리부(414a)는 보정된 영상 데이터(Sdata1)를 제 1 데이터 선택부(43a)로 출력한다. 제 1 데이터 선택부(43a)는 상기 분리되기 전의 제 1 출력 DE 또는 상기 제 1 DE 분리부(414a)로부터의 분리된 제 1 출력 DE(VDE)에 상기 보정된 영상 데이터(Sdata1)를 동기시켜 제 2 출력부(44b)로 출력한다. Meanwhile, the first DE separator 414a outputs the corrected image data Sdata1 to the first data selector 43a. The first data selection unit 43a synchronizes the corrected image data Sdata1 with the first output DE before the separation or the separated first output DE (VDE) from the first DE separation unit 414a And outputs it to the second output unit 44b.

제 1 출력부(44a)는 상기 제 1 출력 DE 및 분리된 제 1 출력 DE(VDE) 및 상기 보정된 영상 데이터(Sdata1)를 소스 드라이버 IC로 출력한다.The first output unit 44a outputs the first output DE and the separated first output DE (VDE) and the corrected image data (Sdata1) to the source driver IC.

제 2 멀티플렉서(415a)의 입력단 일측으로는 상기 분리된 제 1 출력 DE(VDE)가 입력되고, 다른 일측은 그라운드와 접속된다. 제 2 멀티플렉서(415a)는 마스터 구동 설정에 의해 상기 분리된 제 1 출력 DE(VDE)를 출력한다.The separated first output DE (VDE) is input to one input side of the second multiplexer 415a, and the other side is connected to the ground. The second multiplexer 415a outputs the separated first output DE (VDE) by the master drive setting.

여기서 제 1 출력 DE는 입력 DE(input DE)보다 k 수평라인에 데이터를 공급하는 기간만큼 지연되었으며, 입력 DE(input DE)를 입력받아 제 1 출력 DE를 생성하므로, 입력 DE의 입력이 종료된 이후에 분리되어 출력되는 제 1 출력 DE(VDE)는 k 수평라인에 데이터를 공급하는 기간에 대응되는 파형을 갖는다. Here, the first output DE is delayed by a period of supplying data to the k horizontal line rather than the input DE (input DE), and receives the input DE (input DE) to generate the first output DE. The first output DE (VDE), which is separately output after that, has a waveform corresponding to a period of supplying data to the k horizontal line.

예를 들어, k=6이고, 3840×2160의 해상도를 갖는 표시 패널을 구동한다면, 2160번째 입력 DE(input DE)의 입력이 종료된 시점에서, 제 1 출력 DE는 2154번째 수평라인분까지 출력이 완료되었으며, 그 이후, 상기 분리된 제 1 출력 DE(VDE)는 2155번째~2160번째, 즉 6개의 수평라인에 데이터를 공급하는 기간에 대응되는 파형을 갖는다.For example, when k = 6 and driving a display panel having a resolution of 3840 x 2160, at the time when the input of the 2160th input DE (input DE) ends, the first output DE is output to the 2154th horizontal line And the separated first output DE (VDE) has a waveform corresponding to the period from the 2155th to the 2160th, i.e., the period for supplying data to the 6 horizontal lines.

제 1 OR 게이트(416a)의 입력단 일측은 상기 제 2 멀티플렉서(415a)와 접속되고, 다른 일측은 제 1 DE 분리부(414a)와 접속된다. 상기 입력 DE(input DE)가 입력되는 동안에는 제 1 DE 분리부(414a)로부터 제 1 출력 DE가 입력되므로, 제 1 OR 게이트(416a)는 상기 제 1 DE 분리부(414a)로부터의 제 1 출력 DE를 출력한다.One end of the input terminal of the first OR gate 416a is connected to the second multiplexer 415a, and the other end of the first OR gate 416a is connected to the first DE separator 414a. Since the first output DE is input from the first DE separator 414a while the input DE is input, the first OR gate 416a receives the first output DE from the first DE separator 414a, DE is output.

한편, 한 프레임 내에서 입력 DE(input DE)의 입력이 끝난 다음에는, 상기 제 2 멀티플렉서(415a)로부터 출력되는 분리된 제 1 출력 DE(VDE)가 입력되므로, 제 1 OR게이트(416a)는 상기 분리된 제 1 출력 DE(VDE)를 출력한다.On the other hand, after the input of the input DE (DE) in one frame is completed, the separated first output DE (VDE) outputted from the second multiplexer 415a is inputted, so that the first OR gate 416a And outputs the separated first output DE (VDE).

제 2 데이터 처리부(41b)의 제 3 멀티플렉서(411b)는 일측 입력단에 제 1 데이터 정렬부(412a)로부터 입력 DE(input DE)를 입력받고, 타측 입력단에 외부로부터 입력 DE(input DE)를 입력받으며, 슬레이브 구동 설정에 의해 제 1 데이터 정렬부(412a)로부터의 입력 DE(input DE)를 출력한다. The third multiplexer 411b of the second data processing unit 41b receives the input DE (input DE) from the first data arrangement unit 412a at one input end and inputs the input DE (input DE) at the other input end And outputs an input DE (input DE) from the first data arrangement unit 412a according to the slave drive setting.

제 2 데이터 정렬부(412b)는 상기 제 3 멀티플렉서(411b)로부터 출력된 입력 DE(input DE)를 입력받고, 제 2 데이터 정렬부(412b)는 상기 입력 DE(input DE)와, 영상 데이터(data2)를 입력받고, 상기 영상 데이터(data2)를 정렬하여 입력 DE(input DE)와 함께 제 2 데이터 보정부(413b)로 출력한다.The second data arrangement unit 412b receives the input DE input DE outputted from the third multiplexer 411b and the second data arrangement unit 412b receives the input DE and the image data data2, and outputs the image data data2 to the second data correction unit 413b together with the input DE (input DE).

제 2 데이터 보정부(413b)는 제 2 데이터 정렬부(412b)로부터의 영상 데이터(data2)를 보정한다. 이 때 영상 데이터는 보정 등의 데이터 처리에 의해 k 수평라인(k는 1 이상의 자연수)에 데이터를 공급하는 기간만큼 지연된다. 제 2 데이터 보정부(413b)는 상기 제 2 데이터 정렬부(412b)로부터 입력되는 입력 DE(input DE)를 이용하여 상기 k 수평라인에 데이터를 공급하는 기간만큼 지연된 제 2 출력 DE를 생성한다. 그 다음, 제 2 데이터 보정부(413b)는 상기 보정된 영상 데이터(Sdata2)를 제 2 출력 DE에 동기되도록 제 2 DE 분리부(414b)로 출력한다.The second data correction unit 413b corrects the video data (data2) from the second data arrangement unit 412b. At this time, the image data is delayed by a period of supplying data to k horizontal lines (k is a natural number of 1 or more) by data processing such as correction. The second data correction unit 413b generates a second output DE delayed by a period of supplying data to the k horizontal line by using the input DE (input DE) input from the second data arrangement unit 412b. Then, the second data correcting unit 413b outputs the corrected image data (Sdata2) to the second DE separating unit 414b so as to be synchronized with the second output DE.

제 2 DE 분리부(414b)는 상기 제 2 출력 DE를 제 2 OR 게이트(416b)로 출력한다. 또한, 제 2 DE 분리부(414b)는 제 2 출력 DE 중에서 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후에 출력되는 제 2 출력 DE를 분리하고, 분리된 제 2 출력 DE를 제 4 멀티플렉서(415b)로 출력한다.The second DE separator 414b outputs the second output DE to the second OR gate 416b. The second DE demultiplexing unit 414b demultiplexes the second output DE outputted after the completion of the input of the input DE in one frame of the second output DE and outputs the separated second output DE to the fourth multiplexer 415b.

제 4 멀티플렉서(415b)의 입력단 일측으로는 제 1 DE 분리부(414a)로부터 분리된 제 1 출력 DE(VDE)가 입력되고, 다른 일측은 제 2 DE 분리부(414b)로부터 분리된 제 2 출력 DE가 입력된다. 제 4 멀티플렉서(415b)는 슬레이브 구동 설정에 의해 상기 분리된 제 1 출력 DE(VDE)를 출력한다.A first output DE (VDE) separated from the first DE demultiplexing section 414a is input to one input end of the fourth multiplexer 415b and a second output DE DE is input. The fourth multiplexer 415b outputs the separated first output DE (VDE) by the slave drive setting.

제 2 OR 게이트(416b)의 입력단 일측은 상기 제 4 멀티플렉서(415b)와 접속되고, 다른 일측은 제 2 DE 분리부(414b)와 접속된다. 상기 입력 DE(input DE)가 입력되는 동안에는 제 2 DE 분리부(414b)로부터 제 2 출력 DE가 입력되므로, 제 2 OR 게이트(416b)는 상기 제 2 DE 분리부(414b)로부터의 제 2 출력 DE를 출력한다.One end of the input terminal of the second OR gate 416b is connected to the fourth multiplexer 415b, and the other end of the second OR gate 416b is connected to the second DE separator 414b. Since the second output DE is input from the second DE separator 414b while the input DE is input, the second OR gate 416b receives the second output from the second DE separator 414b, DE is output.

한편, 한 프레임 내에서 입력 DE(input DE)의 입력이 끝난 다음에는, 상기 제 4 멀티플렉서(415b)로부터 출력되는 분리된 제 1 출력 DE(VDE)가 입력되므로, 제 2 OR게이트(416b)는 상기 분리된 제 1 출력 DE(VDE)를 출력한다.After inputting the input DE (DE) in one frame, the separated first output DE (VDE) output from the fourth multiplexer 415b is input, so that the second OR gate 416b And outputs the separated first output DE (VDE).

한편 제 2 DE 분리부(414b)는 보정된 영상 데이터(Sdata2)를 제 2 데이터 선택부(43b)로 출력한다. 제 2 데이터 선택부(43b)는 상기 제 2 출력 DE 또는 상기 제 1 DE 분리부(414a)로부터의 분리된 제 1 출력 DE(VDE)에 상기 보정된 영상 데이터를 동기시켜 제 2 출력부(44b)로 출력한다. Meanwhile, the second DE separator 414b outputs the corrected image data Sdata2 to the second data selector 43b. The second data selecting unit 43b synchronizes the corrected image data with the first output DE (VDE) separated from the second output DE or the first DE separating unit 414a to output the second output unit 44b .

제2 출력부(44b)는 상기 보정된 영상 데이터(Sdata2) 및 상기 제 2 출력 DE 또는 분리된 제 1 출력 DE(VDE)를 소스 드라이버 IC(3a~3d)중 어느 하나로 출력한다.The second output unit 44b outputs the corrected image data Sdata2 and the second output DE or the separated first output DE (VDE) to one of the source driver ICs 3a to 3d.

본 발명에 의한 타이밍 컨트롤러는, 상기와 같이 마스터 구동하는 제 1 타이밍 컨트롤러(4a)에 입력되는 입력 DE(input DE)를 슬레이브 타이밍 컨트롤러들(4b~4d)과 공유하고, 한 프레임 내의 입력 DE(input DE) 입력이 끝난 시점부터는 상기 제 1 타이밍 컨트롤러(4a)에서 생성된 제 1 출력 DE를 공유하여, 상기 제 1 출력 DE에 각 슬레이브 타이밍 컨트롤러들(4b~4d)의 영상 데이터를 동기시켜 출력함으로써, 각 프레임마다 상기 복수의 타이밍 컨트롤러들을 동기시킨다.The timing controller according to the present invention shares the input DE (input DE) input to the first timing controller 4a that performs master driving as described above with the slave timing controllers 4b to 4d and outputs the input DE the first output DE generated by the first timing controller 4a is shared and the video data of the slave timing controllers 4b through 4d are synchronized with the first output DE to output Thereby synchronizing the plurality of timing controllers with each frame.

따라서 본 발명에 의한 멀티 칩 타이밍 컨트롤러는 복수의 타이밍 컨트롤러들을 효율적으로 동기시킴으로써, 모든 타이밍 컨트롤러들의 구동 타이밍을 일치시키고, 타이밍 컨트롤러의 동작이 일치되지 않음으로써 발생하는 표시 불량을 방지한다.Therefore, the multi-chip timing controller according to the present invention efficiently synchronizes the plurality of timing controllers, thereby matching the driving timings of all the timing controllers, and preventing the display failure caused by the inconsistency of the operation of the timing controller.

도 5의 (a)는 종래의 멀티 칩 타이밍 컨트롤러의 각각의 타이밍 컨트롤러에서 출력되는 출력 DE를 도시한 것이고, (b)는 본 발명에 의한 멀티 칩 타이밍 컨트롤러에서 출력되는 출력 DE를 도시한 것이다.FIG. 5A shows the output DE outputted from each timing controller of the conventional multi-chip timing controller, and FIG. 5B shows the output DE outputted from the multi-chip timing controller according to the present invention.

도 5의 (a)와 같이, 종래의 멀티 칩 타이밍 컨트롤러는, 각 타이밍 컨트롤러가, 각각에 입력되는 입력 DE를 이용하여 출력 DE를 생성하므로, 한 프레임이 종료된 후에도 출력 DE를 동기시킬 수 없다. 이와 같이 출력 DE가 동기되지 못한 채로 프레임 구동이 반복되면, 상기 출력 DE의 출력 타이밍의 차이 또한 점차 누적되어 출력 DE의 구동 시점의 차이가 점차 커지고, 결국은 표시 불량을 야기하는 단계에 이르게 된다.As shown in FIG. 5A, the conventional multi-chip timing controller can not synchronize the output DE after one frame ends because each timing controller generates the output DE by using the input DE input to each of the timing controllers . If the frame driving is repeated while the output DE is not synchronized, the difference in the output timing of the output DE also gradually accumulates, so that the difference in the driving timing of the output DE gradually increases, resulting in a step of causing display failure.

반면, 도 5의 (b)와 같이, 본 발명에 의한 멀티 칩 타이밍 컨트롤러는, 한 프레임에서 입력 DE의 입력이 끝난 시점마다 마스터 타이밍 컨트롤러의 출력 DE를 공유하여 각 타이밍 컨트롤러간의 출력 DE를 동기시키므로, 한 프레임마다 출력 DE를 동기시키는 효과를 갖는다. 따라서, 본 발명에 의한 멀티 칩 타이밍 컨트롤러는 출력 DE의 구동 시점의 차이에 따른 표시 불량을 방지하는 효과를 갖는다.On the other hand, as shown in (b) of FIG. 5, the multi-chip timing controller according to the present invention synchronizes the output DE between each timing controller by sharing the output DE of the master timing controller every time input of the input DE ends in one frame , And has an effect of synchronizing the output DE every frame. Therefore, the multi-chip timing controller according to the present invention has an effect of preventing display failure due to the difference in driving point of the output DE.

한편, 본 발명에 의한 멀티 칩 타이밍 컨트롤러(4)는 외부로부터 입력 DE(input DE) 및 영상 데이터의 입력이 없을 때, 무신호 모드로 구동하며, 그를 위하여 내부 데이터 처리부(42a~42d)를 포함한다. 무신호 모드 구동시에는 각 타이밍 컨트롤러는 미리 저장된 내부 영상 데이터를 출력한다.Meanwhile, the multi-chip timing controller 4 according to the present invention is driven in a no signal mode when there is no input DE (input DE) and input of image data from the outside, and includes the internal data processing units 42a to 42d do. During the no signal mode operation, each timing controller outputs pre-stored internal image data.

이 때 무신호 패턴은 순차적으로 전환되는 복수개의 패턴일 수 있다.At this time, the non-signal pattern may be a plurality of patterns sequentially switched.

마스터 타이밍 컨트롤러인 제 1 타이밍 컨트롤러(4a)는 내부 DE(ADE)를 생성하여, 슬레이브 타이밍 컨트롤러인 제 2 내지 제 4 타이밍 컨트롤러(4b~4d)에 출력한다. 각 타이밍 컨트롤러(4a~4d)는 내부 영상 데이터를 상기 내부 DE(ADE)에 동기시켜 출력한다.The first timing controller 4a as the master timing controller generates an internal DE (ADE) and outputs it to the second to fourth timing controllers 4b to 4d as slave timing controllers. Each of the timing controllers 4a to 4d outputs the internal video data in synchronization with the internal DE (ADE).

이 때 내부 DE(ADE)는 적어도 1 수평라인 이상의 블랭크 구간을 가질 수 있으며, 상기 블랭크 구간의 길이에 따라 각 타이밍 컨트롤러는 프레임을 재시작하거나, 내부 영상 데이터의 패턴을 전환하거나, 내부 영상 데이터가 첫 번째 패턴을 표시하도록 전환되거나, 무신호 모드 구동을 종료할 수 있다.In this case, the internal DE (ADE) may have a blank interval of at least one horizontal line. Depending on the length of the blank interval, each timing controller may restart the frame, switch the pattern of the internal video data, Th pattern, or the non-signal mode driving can be terminated.

도 6은 마스터 타이밍 컨트롤러에 구비되는 제 1 내부 데이터 처리부(42a)와, 슬레이브 타이밍 컨트롤러에 구비되는 제 2 내부 데이터 처리부(42b)를 상세히 설명하기 위한 블록도이다. 6 is a block diagram for explaining in detail the first internal data processing unit 42a provided in the master timing controller and the second internal data processing unit 42b provided in the slave timing controller.

각각의 슬레이브 타이밍 컨트롤러의 구조는 동일하므로, 도 4에서는 하나의 마스터 타이밍 컨트롤러 및 하나의 슬레이브 타이밍 컨트롤러에 구비된 내부 데이터 처리부의 블록도만을 예로 들어 설명한다.Since the structure of each slave timing controller is the same, only a block diagram of an internal data processing unit provided in one master timing controller and one slave timing controller will be described as an example in FIG.

도 6에 도시된 제 1 내부 데이터 처리부(42a)는, 제 1 무신호 생성부(421a)와, 제 5 멀티플렉서(422a)와, 제 1 수평 블랭크 카운터(423a)와, 제 1 내부 데이터 생성부(424a)를 포함한다.The first internal data processing unit 42a shown in FIG. 6 includes a first non-signal generating unit 421a, a fifth multiplexer 422a, a first horizontal blank counter 423a, Gt; 424a. ≪ / RTI >

제 2 내부 데이터 처리부(42b)는 제 2 무신호 생성부(421b)와, 제 6 멀티플렉서(422b)와, 제 2 내부 데이터 생성부(424b)를 포함한다.The second internal data processing unit 42b includes a second no signal generator 421b, a sixth multiplexer 422b, and a second internal data generator 424b.

제 1 무신호 생성부(421a)는 외부로부터 입력되는 입력 DE의 입력이 중단되면, 외부에서 입력되는 외부 클럭 또는 상기 외부 클럭을 이용하여 생성한 내부 클럭을 이용하여 제 1 내부 DE를 생성하여 제 5 멀티플렉서(422a)로 출력함과 아울러, 상기 제 1 내부 DE를 제 2 내부 데이터 처리부(421b)의 제 6 멀티플렉서(422b)로 출력한다.When the input of the input DE inputted from the outside is interrupted, the first non-signal generating unit 421a generates a first internal DE by using an external clock inputted from the outside or an internal clock generated by using the external clock, 5 multiplexer 422a and outputs the first internal DE to the sixth multiplexer 422b of the second internal data processing unit 421b.

제 5 멀티플렉서(422a)의 일측 입력단은 그라운드와 접속되고, 타측 입력단은 제 1 무신호 생성부(421a)와 접속된다.제 5 멀티플렉서(422a)는 마스터 구동 설정에 의해 상기 제 1 내부 DE(ADE)를 제 1 수평 블랭크 카운터(423a)로 입력한다.One end of the fifth multiplexer 422a is connected to the ground and the other end of the fifth multiplexer 422a is connected to the first non-signal generating unit 421a. The fifth multiplexer 422a receives the first internal DE To the first horizontal blank counter 423a.

여기서, 제 1 내부 DE(ADE)는 l 수평기간(l은 1 이상의 자연수) 이상의 수평 블랭크 구간을 포함한다. 제 1 수평 블랭크 카운터(423a)는 상기 제 1 내부 DE(ADE)의 수평 블랭크 구간을 카운팅하여, 상기 제 1 내부 DE(ADE)와 함께 상기 제 1 내부 DE(ADE)의 수평 블랭크 구간의 길이 정보를 제 1 내부 데이터 생성부(424a)로 출력한다.Here, the first internal DE (ADE) includes a horizontal blank period longer than a l horizontal period (1 is a natural number of 1 or more). The first horizontal blank counter 423a counts the horizontal blank interval of the first internal DE (ADE) and calculates the length of the horizontal blank interval of the first internal DE (ADE) together with the first internal DE (ADE) To the first internal data generator 424a.

제 1 내부 데이터 생성부(424a)는 상기 제 1 내부 DE(ADE)가 입력되면 미리 저장된 내부 영상 데이터를 상기 제 1 내부 DE(ADE)에 동기되도록 출력한다.When the first internal DE (ADE) is input, the first internal data generator 424a outputs internal image data previously stored in synchronization with the first internal DE (ADE).

여기서 내부 영상 데이터는 순차적으로 전환되는 복수개의 패턴으로 구비될 수 있다.Here, the internal image data may be provided in a plurality of patterns sequentially switched.

이 때 제 1 내부 데이터 생성부(424a)는 제 1 내부 DE(ADE)의 수평 블랭크 구간의 길이 정보를 이용하여 내부 영상 데이터의 표시 타이밍을 제어한다.At this time, the first internal data generator 424a controls the display timing of the internal image data using the length information of the horizontal blank interval of the first internal DE (ADE).

이 때 제 1 내부 데이터 생성부(424a)는 제 1 내부 DE(ADE)의 수평 블랭크 구간의 길이에 따라 상기 내부 영상 데이터가 표시되는 프레임을 재시작하거나, 내부 영상 데이터의 패턴을 전환하거나, 첫 번째 패턴의 내부 영상 데이터를 출력하거나, 무신호 모드 구동의 종료를 인지하고, 내부 영상 데이터의 출력을 중단할 수 있다.At this time, the first internal data generation unit 424a may restart the frame in which the internal video data is displayed, change the pattern of the internal video data, or change the first video data according to the length of the horizontal blank interval of the first internal DE (ADE) It is possible to output the internal video data of the pattern or recognize the end of the non-signal mode driving and stop the output of the internal video data.

예를 들어, 상기 내부 DE(ADE)의 수평 블랭크 구간이 1 수평기간인 경우, 상기 제 1 내부 데이터 생성부(424a)는, 상기 1 수평기간 이후 한 프레임을 재시작할 수 있다. For example, if the horizontal blank interval of the internal DE (ADE) is one horizontal period, the first internal data generator 424a may restart one frame after one horizontal period.

제 1 내부 DE(ADE)의 수평 블랭크 구간이 2 수평기간인 경우, 상기 제 1 내부 데이터 생성부(424a)는 상기 2 수평기간 이후 프레임을 재시작하며, 내부 데이터의 패턴을 미리 정해진 순서의 다음 패턴으로 할 수 있다. When the horizontal blank interval of the first internal DE (ADE) is two horizontal periods, the first internal data generator 424a restarts the frames after the two horizontal periods, and the internal data pattern is shifted to the next pattern .

제 1 내부 DE(ADE)의 수평 블랭크 구간이 3 수평기간인 경우, 상기 제 1 내부 데이터 생성부(424a)는, 상기 3 수평기간 이후 프레임을 재시작하며, 내부 데이터의 패턴을 미리 정해진 첫 순서의 패턴으로 변경할 수 있다.If the horizontal blank interval of the first internal DE (ADE) is three horizontal periods, the first internal data generator 424a restarts the frames after the three horizontal periods, and the pattern of the internal data is set to a predetermined first order You can change it to a pattern.

상기 제 1 내부 DE의 수평 블랭크 구간이 5 수평기간 이상인 경우, 상기 무신호 구동이 종료되어 제 1 내부 데이터 생성부(424a)는 내부 영상 데이터의 출력을 중단할 수 있다.When the horizontal blank interval of the first internal DE is equal to or longer than five horizontal periods, the non-signal driving ends and the first internal data generator 424a can stop outputting the internal video data.

이와 같이, 상기 수평 블랭크 구간의 길이인 l 값에 따라 제 1 내부 데이터 생성부(424a)는 다양하게 내부 영상 데이터의 표시 타이밍을 제어할 수 있다. l값에 대한 제 1 내부 데이터 생성부(424a)의 구동은 상기 예에 한정되지는 않으며, 상기 l값 및 그에 대응하는 제 1 내부 데이터 생성부(424a)의 구동은 그 설계에 따라 다양한 변경이 가능하다.In this manner, the first internal data generator 424a can control display timings of the internal image data in various manners according to the value l, which is the length of the horizontal blank section. the driving of the first internal data generation unit 424a with respect to the l value is not limited to the above example and the l value and the driving of the first internal data generation unit 424a corresponding thereto may be changed in various ways It is possible.

제 1 내부 데이터 생성부(424a)는 상기 내부 영상 데이터를 제 1 데이터 선택부(43a)로 출력한다.The first internal data generator 424a outputs the internal image data to the first data selector 43a.

제 1 데이터 선택부(43a)는 무신호 모드 구동이 아닌 경우에는 제 1 데이터 처리부(41a)로부터 입력되는 보정된 영상 데이터를, 상기 제 1 출력 DE 또는 입력 DE(input DE)입력 이후의 제 1 DE 분리부(414a)에서 분리된 제 1 출력 DE에 동기시켜 출력한다.The first data selector 43a selects the corrected image data input from the first data processor 41a as the first output DE or the first DE after the input DE (input DE) And outputs it in synchronization with the first output DE separated by the DE separating unit 414a.

제 1 데이터 선택부(43a)는 무신호 모드 구동인 경우, 상기 내부 영상 데이터를 제 1 내부 DE(ADE)에 동기시켜 출력한다.The first data selector 43a outputs the internal image data in synchronization with the first internal DE (ADE) when the non-signal mode driving is performed.

제 1 출력부(44a)는 상기 제 1 데이터 선택부(43a)로부터 입력되는 보정된 영상 데이터 및 상기 제 1 출력 DE 또는 입력 DE(input DE)이후의 제 1 DE 분리부(414a)에서 분리된 제 1 출력 DE를 소스 드라이버 IC(3a~3d)중 어느 하나에 출력한다.The first output unit 44a outputs the corrected image data input from the first data selecting unit 43a and the first output data DE separated from the first DE separator 414a after the first output DE or the input DE And outputs the first output DE to one of the source driver ICs 3a to 3d.

제 2 무신호 생성부(44b)는 외부로부터 입력되는 입력 DE의 입력이 중단되면, 외부에서 입력되는 외부 클럭 또는 상기 외부 클럭을 이용하여 생성한 내부 클럭을 이용하여 제 2 내부 DE를 생성하여 제 6 멀티플렉서(422b)로 출력한다.When the input of the input DE input from the outside is interrupted, the second no-signal generating unit 44b generates a second internal DE by using an external clock inputted from the outside or an internal clock generated by using the external clock, 6 multiplexer 422b.

제 6 멀티플렉서(422b)의 일측 입력단은 상기 제 2 무신호 생성부(421b)와 접속되고, 타측 입력단은 제 1 무신호 생성부(421a)와 접속된다. 제 6 멀티플렉서(422b)는 슬레이브 구동 설정에 의해 상기 제 1 무신호 생성부(421a)로부터 입력되는 제 1 내부 DE(ADE)를 제 2 수평 블랭크 카운터(423b)로 출력한다.One input terminal of the sixth multiplexer 422b is connected to the second non-signal generating section 421b and the other input terminal is connected to the first non-signal generating section 421a. The sixth multiplexer 422b outputs the first internal DE (ADE) input from the first no signal generator 421a to the second horizontal blank counter 423b by the slave driving setting.

여기서, 제 1 내부 DE(ADE)는 l 수평기간(l은 1 이상의 자연수) 이상의 수평 블랭크 구간을 포함한다. 제 2 수평 블랭크 카운터(423b)는 상기 제 1 내부 DE(ADE)의 수평 블랭크 구간을 카운팅하여, 상기 제 1 내부 DE(ADE)와 함께 상기 제 1 내부 DE(ADE)의 수평 블랭크 구간의 길이 정보를 제 2 내부 데이터 생성부(424b)로 출력한다.Here, the first internal DE (ADE) includes a horizontal blank period longer than a l horizontal period (1 is a natural number of 1 or more). The second horizontal blank counter 423b counts the horizontal blank interval of the first internal DE (ADE) and stores the length information of the horizontal blank interval of the first internal DE (ADE) together with the first internal DE (ADE) To the second internal data generation unit 424b.

제 2 내부 데이터 생성부(424b)는 상기 제 1 내부 DE(ADE)가 입력되면 미리 저장된 내부 영상 데이터를 상기 제 1 내부 DE(ADE)에 동기되도록 출력한다.When the first internal DE (ADE) is input, the second internal data generator 424b outputs internal image data previously stored in synchronization with the first internal DE (ADE).

여기서 내부 영상 데이터는 순차적으로 전환되는 복수개의 패턴으로 구비될 수 있다.Here, the internal image data may be provided in a plurality of patterns sequentially switched.

이 때 제 2 내부 데이터 생성부(424b)는 제 1 내부 DE(ADE)의 수평 블랭크 구간의 길이 정보를 이용하여 내부 영상 데이터의 표시 타이밍을 제어한다.At this time, the second internal data generator 424b controls the display timing of the internal image data using the length information of the horizontal blank interval of the first internal DE (ADE).

이 때 제 2 내부 데이터 생성부(424b)는 제 1 내부 DE(ADE)의 수평 블랭크 구간의 길이에 따라 상기 내부 영상 데이터가 표시되는 프레임을 재시작하거나, 내부 영상 데이터의 패턴을 전환하거나, 첫 번째 패턴의 내부 영상 데이터를 출력하거나, 무신호 모드 구동의 종료를 인지하고, 내부 영상 데이터의 출력을 중단할 수 있다.At this time, the second internal data generation unit 424b may restart the frame in which the internal video data is displayed, change the pattern of the internal video data, or change the first video data according to the length of the horizontal blank interval of the first internal DE (ADE) It is possible to output the internal video data of the pattern or recognize the end of the non-signal mode driving and stop the output of the internal video data.

예를 들어, 상기 내부 DE(ADE)의 수평 블랭크 구간이 1 수평기간인 경우, 상기 제 2 내부 데이터 생성부(424b)는, 상기 1 수평기간 이후 한 프레임을 재시작할 수 있다. For example, if the horizontal blank interval of the internal DE (ADE) is one horizontal period, the second internal data generator 424b may restart one frame after one horizontal period.

제 1 내부 DE(ADE)의 수평 블랭크 구간이 2 수평기간인 경우, 상기 제 2 내부 데이터 생성부(424b)는 상기 2 수평기간 이후 프레임을 재시작하며, 내부 데이터의 패턴을 미리 정해진 순서의 다음 패턴으로 할 수 있다. When the horizontal blank interval of the first internal DE (ADE) is two horizontal periods, the second internal data generator 424b restarts the frames after the two horizontal periods, and the pattern of the internal data is shifted to the next pattern .

제 1 내부 DE(ADE)의 수평 블랭크 구간이 3 수평기간인 경우, 상기 제 2 내부 데이터 생성부(424b)는, 상기 3 수평기간 이후 프레임을 재시작하며, 내부 데이터의 패턴을 미리 정해진 첫 순서의 패턴으로 변경할 수 있다.If the horizontal blank interval of the first internal DE (ADE) is 3 horizontal periods, the second internal data generator 424b restarts the frames after the 3 horizontal periods, and the pattern of the internal data is set to a predetermined first order You can change it to a pattern.

상기 제 1 내부 DE의 수평 블랭크 구간이 5 수평기간 이상인 경우, 상기 무신호 구동이 종료되어 제 2 내부 데이터 생성부(424b)는 내부 영상 데이터의 출력을 중단할 수 있다.If the horizontal blank interval of the first internal DE is equal to or longer than five horizontal periods, the no-signal driving is terminated and the second internal data generator 424b can stop outputting the internal video data.

이와 같이, 상기 수평 블랭크 구간의 길이인 l 값에 따라 제 2 내부 데이터 생성부(424b)는 다양하게 내부 영상 데이터의 표시 타이밍을 제어할 수 있다. l값에 대한 제 2 내부 데이터 생성부(424b)의 구동은 상기 예에 한정되지는 않으며, 상기 l값 및 그에 대응하는 제 2 내부 데이터 생성부(424b)의 구동은 그 설계에 따라 다양한 변경이 가능하다.In this manner, the second internal data generation unit 424b can control the display timing of the internal image data in various ways according to the value l, which is the length of the horizontal blank interval. The driving of the second internal data generating unit 424b with respect to the l value is not limited to the above example, and the l value and the driving of the second internal data generating unit 424b corresponding thereto may be changed in various ways It is possible.

제2 내부 데이터 생성부(424b)는 상기 내부 영상 데이터를 제 2 데이터 선택부(43b)로 출력한다.The second internal data generator 424b outputs the internal image data to the second data selector 43b.

제 2 데이터 선택부(43b)는 무신호 모드 구동이 아닌 경우에는 제 2 리부(41b로부터 입력되는 보정된 영상 데이터를, 상기 제 2 출력 DE 또는 입력 DE(input DE)입력 이후의 제 1 DE 분리부(414a)로부터 분리된 제 1 출력 DE에 동기시켜 출력한다.The second data selecting unit 43b outputs the corrected image data inputted from the second rewinder 41b to the first DE separation after the second output DE or the input DE (input DE) And outputs it in synchronization with the first output DE separated from the first portion 414a.

제 2 데이터 선택부(42b)는 무신호 모드 구동인 경우, 상기 내부 영상 데이터를 제 1 내부 DE(ADE)에 동기시켜 출력한다.In the non-signal mode driving, the second data selection unit 42b outputs the internal image data in synchronization with the first internal DE (ADE).

제 2 출력부(44b)는 상기 제 2 데이터 선택부(43b)로부터 입력되는 보정된 영상 데이터 및 상기 제 2 출력 DE 또는 입력 DE(input DE)이후의 제 1 DE 분리부(414a)에서 분리된 제 1 출력 DE를 소스 드라이버 IC(3a~3d)중 어느 하나에 출력한다.The second output unit 44b outputs the corrected image data input from the second data selecting unit 43b and the second output unit 41b separated from the first DE separator 414a after the second output DE or input DE And outputs the first output DE to one of the source driver ICs 3a to 3d.

상기와 같은 본 발명에 의한 제 1 및 제 2 내부 데이터 처리부(42a, 42b)를 구비한 멀티 칩 타이밍 컨트롤러는, 무신호 모드 구동시 마스터 타이밍 컨트롤러인 제 1 타이밍 컨트롤러(4a)에서 생성되는 제 1 내부 DE(ADE)를 슬레이브 타이밍 컨트롤러(4a~4d)에 출력하고, 각 타이밍 컨트롤러는 무신호 모드에서 출력되는 내부 영상 데이터를 상기 제 1 내부 DE(ADE)에 동기시켜 출력함으로써, 무신호 모드에서도 모든 타이밍 컨트롤러를 동기시킬 수 있는 효과를 갖는다.The multi-chip timing controller having the first and second internal data processing units 42a and 42b according to the present invention as described above is provided with a first timing controller 4a, which is a master timing controller, Outputs the internal DEs (ADE) to the slave timing controllers (4a to 4d), and each timing controller outputs the internal video data output in the no-signal mode in synchronization with the first internal DE (ADE) All the timing controllers can be synchronized.

그에 더하여, 상기 제 1 내부 DE(ADE)는 l(l은 1 이상의 자연수) 수평기간 이상의 수평 블랭크 구간을 가지며, 본 발명의 멀티 칩 타이밍 컨트롤러에 구비된 각 타이밍 컨트롤러는, 각 수평 블랭크 구간의 길이에 따라 각 타이밍 컨트롤러는 내부 영상 데이터가 출력되는 프레임을 초기화시키거나, 각 타이밍 컨트롤러가 동시에 내부 영상 데이터의 패턴을 전환하여 출력하거나, 순차적으로 표시되는 패턴의 내부 영상 데이터 중 첫 번째 패턴으로 패턴을 전환하여 출력하거나, 무신호 모드의 구동을 종료할 수 있다.In addition, the first internal DE (ADE) has a horizontal blank period longer than 1 (l is a natural number equal to or greater than 1) horizontal period, and each timing controller provided in the multi-chip timing controller of the present invention has a length of each horizontal blank section The respective timing controllers initialize the frame in which the internal video data is output or the timing controllers simultaneously output the pattern of the internal video data and output the pattern in the first pattern of the sequentially displayed internal video data And the driving of the non-signal mode can be terminated.

그에 따라 본 발명에 의한 멀티 칩 타이밍 컨트롤러는, 복수개의 타이밍 컨트롤러를 이용하여 영상을 표시하면서도, 무신호 구동시에 여러 패턴이 순차적으로 표시되는 내부 영상 데이터의 표시 타이밍을 완전히 일치시킬 수 있다.Accordingly, the multi-chip timing controller according to the present invention can display the images using the plurality of timing controllers, and can completely match the display timings of the internal image data sequentially displayed with the various patterns at the time of the no signal operation.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

1: 표시 패널 3: 데이터 드라이버
3a~3d: 소스 드라이버 IC 4: 멀티 칩 타이밍 컨트롤러
4a~4d: 타이밍 컨트롤러 41a~41d: 데이터 처리부
42a~42d: 내부 데이터 처리부 43a~43d: 데이터 선택부
44a~44d: 출력부 412a, 412b: 데이터 정렬부
413a, 413b: 데이터 보정부 414a, 414b: DE 분리부
416a, 416b: OR 게이트 421a, 421b: 무신호 생성부
423a, 423b: 수평 블랭크 카운터 424a, 424b: 내부 데이터 생성부
411a, 411b, 415a, 415b, 422a, 422: 멀티플렉서1: Display panel 3: Data driver
3a to 3d: source driver IC 4: multi-chip timing controller
4a to 4d: timing controllers 41a to 41d:
42a to 42d: internal data processing units 43a to 43d:
44a to 44d: output units 412a and 412b:
413a, 413b: data correction units 414a, 414b: DE separation unit
416a and 416b: OR gates 421a and 421b:
423a, 423b: horizontal blank counter 424a, 424b: internal data generating section
411a, 411b, 415a, 415b, 422a, 422:

Claims (18)

하나의 마스터 타이밍 컨트롤러와, 적어도 하나의 슬레이브 타이밍 컨트롤러를 포함하는 멀티 칩 타이밍 컨트롤러에 있어서,
상기 마스터 타이밍 컨트롤러는,
외부로부터 입력되는 입력 DE를 상기 슬레이브 타이밍 컨트롤러로 전달하고, 상기 입력 DE를 지연하여 제 1 출력 DE를 생성하여 출력하고, 외부에서 입력되어 각종 처리 과정에 의해 k 수평기간만큼 지연되어 출력되는 영상 데이터는 상기 제 1 출력 DE에 동기되도록 출력하고, 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후에 출력되는 상기 제 1 출력 DE를 상기 슬레이브 타이밍 컨트롤러로 출력하는 제 1 데이터 처리부를 포함하고,
상기 슬레이브 타이밍 컨트롤러는,
상기 제 1 데이터 처리부로부터 입력되는 입력 DE를 이용하여, 제 2 출력 DE를 생성하여 상기 제 2 출력 DE와 상기 외부에서 입력되는 영상 데이터가 동기되도록 출력하고, 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후는, 상기 제 1 데이터 처리부로부터 상기 제 1 출력 DE를 입력받아 상기 제 1 출력 DE에 동기되도록 상기 영상 데이터를 출력하는 제 2 데이터 처리부를 포함하는 멀티 칩 타이밍 컨트롤러.1. A multi-chip timing controller including a master timing controller and at least one slave timing controller,
The master timing controller includes:
A first output DE is generated and delayed by delaying the input DE to output the input DE to the slave timing controller, And a first data processor for outputting the first output DE outputted to the slave timing controller after the completion of the input of the input DE in one frame in synchronism with the first output DE,
The slave timing controller includes:
A second output DE is generated by using the input DE input from the first data processing unit, and the second output DE and the externally input image data are synchronized with each other. When the input of the input DE is completed in one frame And a second data processing unit receiving the first output (DE) from the first data processing unit and outputting the image data to be synchronized with the first output (DE). 제 1 항에 있어서,
제 1 데이터 처리부는,
마스터 구동 설정에 의해 외부로부터 입력되는 입력 DE를 출력하는 제 1 멀티플렉서,
상기 입력 DE와 상기 영상 데이터를 입력받아, 상기 영상 데이터를 정렬하여 상기 입력 DE와 동기되도록 출력함과 아울러, 상기 입력 DE를 상기 슬레이브 타이밍 컨트롤러로 출력하는 제 1 데이터 정렬부,
상기 정렬된 영상 데이터를 입력받아, 상기 영상 데이터를 보정하며, 상기 영상 데이터가 보정되어 딜레이되는 기간만큼 상기 입력 DE를 지연시킨 제 1 출력 DE를 생성하여, 상기 출력 DE와 동기되도록 상기 보정된 영상 데이터를 출력하는 제 1 데이터 보정부,
상기 제 1 출력 DE 및 상기 보정된 영상 데이터를 입력받고, 상기 제 1 출력 DE 및 상기 보정된 영상 데이터를 출력함과 아울러, 상기 제 1 출력 DE 중에서 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후에 출력되는 제 1 출력 DE를 상기 슬레이브 타이밍 컨트롤러로 출력하는 DE 분리부를 포함하는 멀티 칩 타이밍 컨트롤러.The method according to claim 1,
The first data processing unit,
A first multiplexer for outputting an input DE input from the outside by a master drive setting,
A first data arrangement unit for receiving the input DE and the image data, outputting the image data in synchronization with the input DE, and outputting the input DE to the slave timing controller,
A first output DE which delays the input DE by a period during which the image data is corrected and delayed by receiving the aligned image data and corrects the image data, A first data corrector for outputting data,
The first output DE and the corrected image data, and outputs the first output DE and the corrected image data, and after the input of the input DE is completed in one frame of the first output DE And outputs a first output (DE) to the slave timing controller. 제 2 항에 있어서,
상기 제 2 데이터 처리부는,
상기 외부로부터 입력되는 입력 DE와, 상기 제 1 데이터 정렬부로부터 입력되는 입력 DE를 입력받고, 슬레이브 구동 설정에 의해 상기 제 1 데이터 정렬부에서 입력받은 입력 DE를 출력하는 제 3 멀티플렉서,
상기 제 3 멀티플렉서로부터 상기 입력 DE를 입력받고, 외부로부터 영상 데이터를 입력받아, 상기 영상 데이터를 정렬하여 상기 입력 DE와 동기되도록 출력하는 제 2 데이터 정렬부,
상기 정렬된 영상 데이터를 입력받아, 상기 영상 데이터를 보정하며, 상기 영상 데이터가 보정되어 딜레이되는 기간만큼 상기 입력 DE를 지연시킨 제 2 출력 DE를 생성하여, 상기 제 2 출력 DE와 동기되도록 상기 보정된 영상 데이터를 출력하는 제 2 데이터 보정부,
상기 제 2 출력 DE 및 상기 보정된 영상 데이터를 입력받고, 상기 제 2 출력 DE 및 상기 보정된 영상 데이터를 출력함과 아울러, 상기 출력 DE 중에서 한 프레임에서 상기 입력 DE의 입력이 완료된 시점 이후에 출력되는 제 2 출력 DE를 분리하여 출력하는 제 2 DE 분리부,
상기 분리된 제 2 출력 DE 및 상기 제 1 DE 분리부로부터의 상기 분리된 제 1 출력 DE를 입력받고, 슬레이브 구동 설정에 의해 상기 분리된 제 1 출력 DE를 출력하는 제 4 멀티플렉서, 및
상기 한 프레임 내의 상기 입력 DE의 입력이 완료되는 시점까지 상기 제 2 출력 DE를 출력하다가, 상기 입력 DE의 입력이 완료되는 시점부터 상기 분리된 제 1 출력 DE를 출력하는 OR 게이트를 포함하는 멀티 칩 타이밍 컨트롤러.3. The method of claim 2,
Wherein the second data processing unit comprises:
A third multiplexer for receiving an input DE input from the outside, an input DE input from the first data arrangement unit and outputting an input DE input from the first data arrangement unit according to a slave drive setting,
A second data arrangement unit for receiving the input DE from the third multiplexer, receiving image data from outside, arranging the image data and outputting the image data to be synchronized with the input DE,
A second output DE which delays the input DE by a period during which the image data is corrected and delayed, receives the aligned image data, corrects the image data, A second data correction unit for outputting the image data,
The second output DE and the corrected image data, and outputs the second output DE and the corrected image data, and outputs the corrected second output DE and the corrected image data after the input of the input DE is completed in one frame of the output DE A second DE separator for separating and outputting the second output DE,
A fourth multiplexer for receiving the separated first output DE from the separated second output DE and the separated first output DE and for outputting the separated first output DE by a slave drive setting,
And an OR gate for outputting the second output DE until the input of the input DE in the one frame is completed and for outputting the separated first output DE from the time when the input of the input DE is completed, Timing controller. 제 1 항에 있어서,
상기 마스터 타이밍 컨트롤러는,
상기 입력 DE 및 영상 데이터의 입력이 중단되었을 때 무신호 모드로 구동하여, 외부로부터 입력되는 외부 클럭, 또는 상기 외부 클럭을 이용하여 생성한 내부 클럭을 이용하여 제 1 내부 DE를 생성하고, 각 타이밍 컨트롤러에 저장된 내부 영상 데이터를 상기 제 1 내부 DE에 동기되도록 출력함과 아울러, 상기 제 1 내부 DE를 상기 슬레이브 타이밍 컨트롤러로 전송하는 제 1 내부 데이터 처리부 및
상기 무신호 모드가 아닌 경우 상기 제 1 출력 DE 및 상기 보정된 영상 데이터를 출력하거나, 상기 무신호 모드인 경우 상기 제 1 내부 DE 및 상기 내부 영상 데이터를 출력하는 제 1 데이터 선택부를 포함하고,
상기 슬레이브 타이밍 컨트롤러는,
상기 무신호 모드에서, 슬레이브 구동 설정에 의해 제 1 내부 DE를 입력받고, 상기 내부 영상 데이터를 상기 제 1 내부 DE에 동기되도록 출력하는 제 2 내부 데이터 처리부 및
상기 무신호 모드가 아닌 경우, 상기 제 1 출력 DE 또는 상기 제 2 출력 DE에 상기 보정된 영상 데이터를 동기시켜 출력하고, 상기 무신호 모드에서 상기 제 1 내부 DE 및 상기 내부 영상 데이터를 출력하는 제 2 데이터 선택부를 포함하는 멀티 칩 타이밍 컨트롤러.The method according to claim 1,
The master timing controller includes:
A first internal DE is generated using an external clock input from the outside or an internal clock generated using the external clock by driving in a no signal mode when input of the input DE and image data is interrupted, A first internal data processing unit for outputting the internal image data stored in the controller to be synchronized with the first internal DE and transmitting the first internal DE to the slave timing controller,
And a first data selector for outputting the first output (DE) and the corrected image data when the mode is not the non-signal mode, and for outputting the first internal DE and the internal image data in the non-signal mode,
The slave timing controller includes:
A second internal data processing unit receiving the first internal DE by the slave driving setting and outputting the internal video data to be synchronized with the first internal DE in the no signal mode,
And outputting the first internal DE and the internal image data in the non-signal mode when the non-signal mode is not selected, 2 data selection unit. 제 4 항에 있어서,
상기 내부 영상 데이터는 순차적으로 출력되는 복수개의 패턴을 가지며,
상기 내부 DE는 l 수평기간(l은 1 이상의 자연수)의 수평 블랭크 구간을 가지며, 상기 블랭크 구간의 길이에 따라 프레임을 재시작하거나, 내부 영상 데이터의 패턴을 전환하거나, 첫 번째 패턴을 가진 내부 영상 데이터를 출력하거나, 상기 무신호 모드 구동의 종료를 인지하는 멀티 칩 타이밍 컨트롤러.5. The method of claim 4,
Wherein the internal image data has a plurality of patterns sequentially output,
The internal DE has a horizontal blank period of 1 horizontal period (1 is a natural number equal to or greater than 1), and restarts the frame according to the length of the blank interval, or switches the pattern of the internal image data, Chip mode controller, and recognizes the end of the non-signal mode driving. 제 5 항에 있어서,
상기 제 1 내부 데이터 처리부는,
상기 입력 DE 및 영상 데이터의 입력이 중단되었을 때 무신호 모드로 구동하여, 외부로부터 입력되는 외부 클럭, 또는 상기 외부 클럭을 이용하여 생성한 내부 클럭을 이용하여 제 1 내부 DE를 생성하여 출력함과 아울러, 상기 제 1 내부 DE를 상기 제 2 내부 데이터 처리부로 출력하는 제 1 무신호 생성부,
상기 제 1 내부 DE를 입력받아, 상기 마스터 구동 설정에 의해 상기 제 1 내부 DE를 출력하는 제 5 멀티플렉서,
상기 제 5 멀티플렉서로부터 상기 제 1 내부 DE를 입력받고, 상기 제 1 내부 DE를 출력함과 아울러, 상기 제 1 내부 DE의 상기 수평 블랭크 구간의 길이를 카운팅하는 제 1 수평 블랭크 카운터,
상기 제 1 내부 DE를 입력받고, 상기 각 타이밍 컨트롤러에 저장된 내부 데이터를 이용하여 무신호 패턴을 생성하여 상기 제 1 내부 DE에 동기되도록 출력함과 아울러, 상기 수평 블랭크 구간의 길이에 따라 한 프레임을 재시작하거나, 상기 무신호 패턴의 패턴을 변경하거나, 상기 무신호 패턴의 표시 주기를 재시작하거나, 상기 무신호 모드 구동을 종료하는 제 1 내부 데이터 생성부를 포함하는 멀티 칩 타이밍 컨트롤러.6. The method of claim 5,
Wherein the first internal data processing unit comprises:
A first internal DE is generated by using an external clock input from the outside or an internal clock generated by using the external clock, A first non-signal generating unit for outputting the first internal DE to the second internal data processing unit,
A fifth multiplexer receiving the first internal DE and outputting the first internal DE according to the master driving setting,
A first horizontal blank counter receiving the first internal DE from the fifth multiplexer and outputting the first internal DE and counting the length of the horizontal blank interval of the first internal DE,
And generates a no signal pattern by using the internal data stored in each of the timing controllers and outputs the generated signal pattern so as to be synchronized with the first internal DE and to output one frame according to the length of the horizontal blank section And a first internal data generation unit for restarting the display of the non-signal pattern, changing the pattern of the non-signal pattern, restarting the display cycle of the non-signal pattern, or ending the non-signal mode driving. 제 6 항에 있어서,
상기 제 2 내부 데이터 처리부는,
상기 입력 DE 및 영상 데이터의 입력이 중단되었을 때 무신호 모드로 구동하여, 외부로부터 입력되는 외부 클럭, 또는 상기 외부 클럭을 이용하여 생성한 내부 클럭을 이용하여 제 2 내부 DE를 생성하여 출력하는 제 2 무신호 생성부,
상기 제 2 내부 DE 및 상기 제 1 내부 DE를 입력받고, 슬레이브 구동 설정에 의해 상기 제 1 내부 DE를 출력하는 제 6 멀티플렉서,
상기 제 6 멀티플렉서로부터 상기 제 1 내부 DE를 입력받고, 상기 제 1 내부 DE를 출력함과 아울러, 상기 제 1 내부 DE의 상기 수평 블랭크 구간의 길이를 카운팅하는 제 2 수평 블랭크 카운터,
상기 제 1 내부 DE를 입력받고, 상기 각 타이밍 컨트롤러에 저장된 내부 데이터를 이용하여 무신호 패턴을 생성하여 상기 제 1 내부 DE에 동기되도록 출력함과 아울러, 상기 수평 블랭크 구간의 길이에 따라 한 프레임을 재시작하거나, 상기 무신호 패턴의 패턴을 변경하거나, 상기 무신호 패턴의 표시 주기를 재시작하거나, 상기 무신호 모드 구동을 종료하는 제 2 내부 데이터 생성부를 포함하는 멀티 칩 타이밍 컨트롤러.The method according to claim 6,
Wherein the second internal data processing unit comprises:
And generates a second internal DE by using an external clock inputted from the outside or an internal clock generated by using the external clock and driving the non-signal mode when the input of the input DE and the image data is stopped, 2 non-signal generating unit,
A sixth multiplexer for receiving the second internal DE and the first internal DE and outputting the first internal DE by a slave drive setting,
A second horizontal blank counter receiving the first internal DE from the sixth multiplexer and outputting the first internal DE and counting the length of the horizontal blank interval of the first internal DE,
And generates a no signal pattern by using the internal data stored in each of the timing controllers and outputs the generated signal pattern so as to be synchronized with the first internal DE and to output one frame according to the length of the horizontal blank section A second internal data generation section for restarting the display, changing the pattern of the non-signal pattern, restarting the display period of the non-signal pattern, or terminating the non-signal mode driving. 제 6 항에 있어서,
상기 제 1 내부 DE의 수평 블랭크 구간이 1 수평기간인 경우, 상기 제 1 내부 데이터 생성부는, 상기 1 수평기간 이후 한 프레임을 재시작하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 2 수평기간인 경우, 상기 제 1 내부 데이터 생성부는 상기 2 수평기간 이후 내부 데이터의 패턴을 미리 정해진 다음 순서의 패턴으로 변경하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 3 수평기간인 경우, 상기 제 1 내부 데이터 생성부는, 상기 3 수평기가 이후 내부 데이터의 패턴을 미리 정해진 첫 순서의 패턴으로 변경하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 5 수평기간 이상인 경우, 상기 무신호 구동이 종료되는 멀티 칩 타이밍 컨트롤러.The method according to claim 6,
If the horizontal blank interval of the first internal DE is one horizontal period, the first internal data generator restarts one frame after the one horizontal period,
If the horizontal blank interval of the first inner DE is two horizontal periods, the first inner data generator changes the patterns of the inner data after the two horizontal periods into a predetermined next-
If the horizontal blank interval of the first inner DE is three horizontal periods, the first inner data generator changes the inner data pattern to a predetermined first order pattern thereafter,
Wherein the non-signal driving is ended when the horizontal blank interval of the first internal DE is equal to or longer than five horizontal periods. 제 7 항에 있어서,
상기 제 1 내부 DE의 수평 블랭크 구간이 1 수평기간인 경우, 상기 제 2 내부 데이터 생성부는, 상기 1 수평기간 이후 한 프레임을 재시작하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 2 수평기간인 경우, 상기 제 2 내부 데이터 생성부는 상기 2 수평기간 이후 내부 데이터의 패턴을 미리 정해진 다음 순서의 패턴으로 변경하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 3 수평기간인 경우, 상기 제 2 내부 데이터 생성부는, 상기 3 수평기가 이후 내부 데이터의 패턴을 미리 정해진 첫 순서의 패턴으로 변경하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 5 수평기간 이상인 경우, 상기 무신호 구동이 종료되는 멀티 칩 타이밍 컨트롤러.8. The method of claim 7,
If the horizontal blank interval of the first internal DE is one horizontal period, the second internal data generation unit restarts one frame after the one horizontal period,
If the horizontal blank interval of the first inner DE is two horizontal periods, the second inner data generator changes patterns of the inner data after the two horizontal periods into a predetermined next-
When the horizontal blank interval of the first internal DE is three horizontal periods, the second internal data generator changes the internal data pattern to a predetermined first order pattern thereafter,
Wherein the non-signal driving is ended when the horizontal blank interval of the first internal DE is equal to or longer than five horizontal periods. 하나의 마스터 타이밍 컨트롤러와, 적어도 하나의 슬레이브 타이밍 컨트롤러를 포함하는 멀티 칩 타이밍 컨트롤러에 있어서,
상기 마스터 타이밍 컨트롤러는,
외부로부터 입력되는 입력 DE 및 영상 데이터의 입력이 중단되었을 때 무신호 모드로 구동하여, 외부로부터 입력되는 외부 클럭, 또는 상기 외부 클럭을 이용하여 생성한 내부 클럭을 이용하여 제 1 내부 DE를 생성하고, 각 타이밍 컨트롤러에 저장된 내부 영상 데이터를 상기 제 1 내부 DE에 동기되도록 출력함과 아울러, 상기 제 1 내부 DE를 상기 슬레이브 타이밍 컨트롤러로 전송하는 제 1 내부 데이터 처리부를 포함하고,
상기 슬레이브 타이밍 컨트롤러는,
상기 무신호 모드에서, 슬레이브 구동 설정에 의해 제 1 내부 DE를 입력받고, 상기 내부 영상 데이터를 상기 제 1 내부 DE에 동기되도록 출력하는 제 2 내부 데이터 처리부를 포함하는 멀티 칩 타이밍 컨트롤러.1. A multi-chip timing controller including a master timing controller and at least one slave timing controller,
The master timing controller includes:
A first internal DE is generated using an external clock input from the outside or an internal clock generated using the external clock by driving in a no signal mode when the input of the external input DE and the input of the image data is interrupted And a first internal data processing unit for outputting the internal image data stored in each of the timing controllers to be synchronized with the first internal DE and for transmitting the first internal DE to the slave timing controller,
The slave timing controller includes:
And a second internal data processing unit receiving the first internal DE by the slave drive setting and outputting the internal video data to be synchronized with the first internal DE in the no signal mode. 제 10 항에 있어서,
상기 내부 영상 데이터는 순차적으로 출력되는 복수개의 패턴을 가지며,
상기 내부 DE는 l 수평기간(l은 1 이상의 자연수)의 수평 블랭크 구간을 가지며, 상기 블랭크 구간의 길이에 따라 프레임을 재시작하거나, 내부 영상 데이터의 패턴을 전환하거나, 첫 번째 패턴을 가진 내부 영상 데이터를 출력하거나, 상기 무신호 모드 구동의 종료를 인지하는 멀티 칩 타이밍 컨트롤러.11. The method of claim 10,
Wherein the internal image data has a plurality of patterns sequentially output,
The internal DE has a horizontal blank period of 1 horizontal period (1 is a natural number equal to or greater than 1), and restarts the frame according to the length of the blank interval, or switches the pattern of the internal image data, Chip mode controller, and recognizes the end of the non-signal mode driving. 마스터 타이밍 컨트롤러 및 적어도 하나의 슬레이브 타이밍 컨트롤러를 포함하는 멀티 칩 타이밍 컨트롤러에 있어서,
각 타이밍 컨트롤러가 외부로부터 입력 DE 및 영상 데이터를 입력받는 단계,
상기 입력 DE를 상기 슬레이브 타이밍 컨트롤러로 공급하는 단계,
상기 마스터 타이밍 컨트롤러로 입력된 영상 데이터를 정렬하고 보정하며, 상기 입력 DE를 k(k는 1 이상의 자연수) 수평라인에 데이터를 공급하는 기간만큼 지연시킨 제 1 출력 DE를 생성하는 단계,
상기 제 1 출력 DE와 상기 보정된 영상 데이터를 동기시켜 출력함과 아울러, 한 프레임에서 상기 입력 DE의 입력이 끝난 다음 출력되는 상기 제 1 출력 DE를 분리하여 상기 슬레이브 타이밍 컨트롤러로 출력하는 단계,
상기 슬레이브 타이밍 컨트롤러로 입력되는 영상 데이터를 정렬하고 보정하며, 상기 마스터 타이밍 컨트롤러로부터의 입력 DE를 이용하여 제 2 출력 DE를 생성하는 단계,
상기 제 2 출력 DE와 상기 슬레이브 타이밍 컨트롤러로 입력되는 영상 데이터를 동기시켜 출력한 다음, 한 프레임에서 상기 입력 DE의 입력이 끝난 다음에는, 상기 분리된 제 1 출력 DE에 상기 슬레이브 타이밍 컨트롤러로 입력되는 영상 데이터를 동기시켜 출력하는 단계를 포함하는 멀티 칩 타이밍 컨트롤러의 구동 방법.A multi-chip timing controller including a master timing controller and at least one slave timing controller,
Each timing controller receiving input DE and image data from the outside,
Supplying the input DE to the slave timing controller,
Arranging and correcting the image data input to the master timing controller and generating a first output DE in which the input DE is delayed by a period for supplying data to k (k is a natural number equal to or greater than 1) horizontal lines,
Outputting the first output (DE) in synchronization with the corrected image data, separating the first output (DE) after input of the input (DE) in one frame and outputting the separated first output (DE) to the slave timing controller
Aligning and correcting the image data input to the slave timing controller and generating a second output DE using the input DE from the master timing controller,
The second output DE and the video data input to the slave timing controller are outputted in synchronism with each other, and after the input of the input DE is completed in one frame, the separated first output DE is inputted to the slave timing controller And outputting the video data in synchronism with each other. 제 12 항에 있어서,
상기 입력 DE의 입력이 중단된 경우 무신호 모드로 구동하며, 상기 무신호 모드에서 외부로부터 입력된 외부 클럭 또는 상기 외부 클럭을 통해 마스터 타이밍 컨트롤러에서 생성된 내부 클럭을 이용하여 제 1 내부 DE를 생성하여 출력하는 단계,
상기 제 1 내부 DE에 응답하여, 미리 저장된 순차적인 패턴을 갖는 내부 영상 데이터를 상기 제 1 내부 DE와 동기되도록 출력하는 단계,
상기 슬레이브 타이밍 컨트롤러에서 상기 제 1 내부 DE를 입력받고, 슬레이브 타이밍 컨트롤러에 미리 저장된 상기 영상 데이터를 상기 제 1 내부 DE와 동기되도록 출력하는 단계를 포함하는 멀티 칩 타이밍 컨트롤러의 구동 방법.13. The method of claim 12,
And generates a first internal DE by using an external clock input from the outside or an internal clock generated by the master timing controller through the external clock in the no signal mode when the input of the input DE is interrupted And outputting,
Outputting internal image data having a previously stored sequential pattern in synchronization with the first internal DE in response to the first internal DE,
And receiving the first internal DE from the slave timing controller and outputting the image data stored in advance in the slave timing controller to be synchronized with the first internal DE. 제 13 항에 있어서,
상기 내부 DE는 l 수평기간(l은 1 이상의 자연수)의 수평 블랭크 구간을 가지며, 상기 블랭크 구간의 길이에 따라 프레임을 재시작하거나, 내부 영상 데이터의 패턴을 전환하거나, 첫 번째 패턴을 가진 내부 영상 데이터를 출력하거나, 상기 무신호 모드 구동의 종료를 인지하는 멀티 칩 타이밍 컨트롤러의 구동 방법.14. The method of claim 13,
The internal DE has a horizontal blank period of 1 horizontal period (1 is a natural number equal to or greater than 1), and restarts the frame according to the length of the blank interval, or switches the pattern of the internal image data, Chip mode controller, or recognizes the end of the non-signal mode driving. 제 14 항에 있어서,
상기 제 1 내부 DE의 수평 블랭크 구간이 1 수평기간인 경우, 상기 1 수평기간 이후 한 프레임을 재시작하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 2 수평기간인 경우, 상기 2 수평기간 이후 내부 데이터의 패턴을 미리 정해진 다음 순서의 패턴으로 변경하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 3 수평기간인 경우, 상기 3 수평기가 이후 내부 데이터의 패턴을 미리 정해진 첫 순서의 패턴으로 변경하고,
상기 제 1 내부 DE의 수평 블랭크 구간이 5 수평기간 이상인 경우, 상기 무신호 구동이 종료되는 멀티 칩 타이밍 컨트롤러의 구동 방법.15. The method of claim 14,
When the horizontal blank interval of the first internal DE is one horizontal period, one frame is restarted after the one horizontal period,
If the horizontal blank interval of the first internal DE is two horizontal periods, changing the pattern of the internal data after the two horizontal periods into a pattern of the next predetermined order,
When the horizontal blank interval of the first internal DE is 3 horizontal periods, the 3 horizontal units change the internal data pattern to a predetermined first order pattern,
Wherein the non-signal driving is terminated when the horizontal blank interval of the first internal DE is equal to or longer than five horizontal periods. 마스터 타이밍 컨트롤러 및 적어도 하나의 슬레이브 타이밍 컨트롤러를 포함하는 멀티 칩 타이밍 컨트롤러에 있어서,
외부로부터 입력되는 입력 DE의 입력이 중단된 경우 무신호 모드로 구동하며, 상기 무신호 모드에서 외부로부터 입력된 외부 클럭 또는 상기 외부 클럭을 통해 마스터 타이밍 컨트롤러에서 생성된 내부 클럭을 이용하여 제 1 내부 DE를 생성하여 출력하는 단계,
상기 제 1 내부 DE에 응답하여, 미리 저장된 순차적인 패턴을 갖는 내부 영상 데이터를 상기 제 1 내부 DE와 동기되도록 출력하는 단계,
상기 슬레이브 타이밍 컨트롤러에서 상기 제 1 내부 DE를 입력받고, 슬레이브 타이밍 컨트롤러에 미리 저장된 상기 영상 데이터를 상기 제 1 내부 DE와 동기되도록 출력하는 단계를 포함하는 멀티 칩 타이밍 컨트롤러의 구동 방법.A multi-chip timing controller including a master timing controller and at least one slave timing controller,
And a second internal clock generating circuit for generating a first internal clock signal by using an external clock input from the outside or an internal clock generated by the master timing controller through the external clock in the no signal mode, Generating and outputting DE,
Outputting internal image data having a previously stored sequential pattern in synchronization with the first internal DE in response to the first internal DE,
And receiving the first internal DE from the slave timing controller and outputting the image data stored in advance in the slave timing controller to be synchronized with the first internal DE. 제 16 항에 있어서,
상기 내부 영상 데이터는 순차적으로 출력되는 복수개의 패턴을 가지며,
상기 내부 DE는 l 수평기간(l은 1 이상의 자연수)의 수평 블랭크 구간을 가지며, 상기 블랭크 구간의 길이에 따라 프레임을 재시작하거나, 내부 영상 데이터의 패턴을 전환하거나, 첫 번째 패턴을 가진 내부 영상 데이터를 출력하거나, 상기 무신호 모드 구동의 종료를 인지하는 멀티 칩 타이밍 컨트롤러의 구동 방법.17. The method of claim 16,
Wherein the internal image data has a plurality of patterns sequentially output,
The internal DE has a horizontal blank period of 1 horizontal period (1 is a natural number equal to or greater than 1), and restarts the frame according to the length of the blank interval, or switches the pattern of the internal image data, Chip mode controller, or recognizes the end of the non-signal mode driving. 복수개의 데이터 라인 및 게이트 라인들이 교차되어 정의되는 영역에 매트릭스 형태로 구비된 화소들을 포함하는 표시 패널,
상기 데이터 라인들을 구동하는 복수의 소스 드라이버 IC들을 포함하는 데이터 드라이버,
상기 게이트 라인들을 구동하는 게이트 드라이버 및
상기 제 1 항 내지 제 11 항 중 어느 하나에 의한 멀티 칩 타이밍 컨트롤러를 포함하는 표시 장치.A display panel including pixels arranged in a matrix in an area defined by intersecting a plurality of data lines and gate lines,
A data driver including a plurality of source driver ICs driving the data lines,
A gate driver for driving the gate lines and
12. A display device comprising a multi-chip timing controller according to any one of claims 1 to 11.
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