KR20110030644A - 질화물계 반도체 발광 소자 - Google Patents

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마사키 우에노
다카미치 스미토모
마사히로 아다치
신지 도쿠야마
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Abstract

질화물계 반도체 발광 소자(LE1, LD1)는, c축 방향으로 연장되는 기준축(Cx)에 직교하는 기준 평면(Sc)에 대하여 40도 이상 50도 이하 및 90도 보다 크고 130도 이하인 범위의 각도 α를 이루는 주요면(11a)을 갖는 질화갈륨 기판(11)과, n형 질화갈륨계 반도체층(13)과, 제2 질화갈륨계 반도체 영역(17)과, 복수의 InGaN으로 이루어지는 웰층(21) 및 복수의 GaN계 반도체로 이루어지는 배리어층(23)을 포함하는 발광층(15)을 구비하고, 복수의 웰층(21)의 피에조 분극의 방향은, n형 질화갈륨계 반도체층(13)으로부터 제2 질화갈륨계 반도체 영역(17)으로 향하는 방향인 것을 특징으로 한다.

Description

질화물계 반도체 발광 소자{NITRIDE BASED SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 질화물계 반도체 발광 소자에 관한 것이다.
하기 비특허문헌 1에는, 반극성의 주요면을 갖는 GaN 기판을 이용한 LED(발광 다이오드)가 기재되어 있다. 이 LED는 (11-22)면을 주요면으로 하는 GaN 기판 위에 형성되고, InGaN/GaN으로 이루어지는 단일 양자 우물 구조의 발광층을 가지며, 발광 파장이 600 ㎚인 것 등이 기재되어 있다.
하기 비특허문헌 2에는, 반극성의 주요면을 갖는 GaN 기판을 이용한 LD(레이저 다이오드)가 기재되어 있다. 이 LD는 (10-1-1)면을 주요면으로 하는 GaN 기판 위에 형성되고, InGaN/GaN으로 이루어지는 다중 양자 우물 구조의 발광층을 가지며, 발광 파장이 405.9 ㎚(청자색)인 것 등이 기재되어 있다.
비특허문헌 1: Mitsuru FUNATO et.al. "Blue, Green, and Amber InGaN/GaN Light-Emitting Diodes on Semipolar {11-22}GaN Bulk Substrates", Japanese Journal of Applied Physics, Vol.45, No.26, 2006, pp. L659-L662, 비특허문헌 2: Anurag TYAGI et.al, "Semipolar(10-1-1) InGaN/GaN Laser Diodes on Bulk GaN Substrates", Japanese Journal of Applied Physics, Vol.46, No.19, 2007, pp. L444-L445
질화물계 반도체 발광 소자로서, 질화갈륨(GaN) 등의 질화물계 반도체 기판 위에, 발광층 등을 포함하는 반도체 적층체가 형성된 것이 있다. 이러한 질화물계 반도체 발광 소자에 있어서, c면을 주요면으로 하는 GaN 기판을 이용한 경우, 발광층에 비교적 큰 왜곡이 생겨 버린다. 이 때문에, 피에조 분극에 기인하는 양자 슈타르크 효과가 생기고, 전자 및 정공이 공간 분리되어 발광 효율이 저하되는 문제가 생긴다.
이러한 피에조 분극에 의한 악영향을 억제하기 위해, 상기 비특허문헌 1 및 비특허문헌 2에 기재되어 있는 바와 같이, 반극성면을 주요면으로 하는 GaN 기판을 이용하여 질화물계 반도체 발광 소자를 제작하는 방법이 알려져 있다. 이것에 의해, 피에조 분극에 기인한 발광 효율의 저하를 억제할 수 있다.
그러나, 발명자 등의 지견에 의하면, 반극성면을 주요면으로 하는 GaN 기판을 이용하여도, InGaN 웰층과 GaN계 반도체로 이루어지는 배리어층을 갖는 다중 양자 우물 구조의 발광층을 구비하는 질화물계 반도체 발광 소자에 있어서는, 웰층과 배리어층의 밴드갭의 차가 커지면, 이하와 같은 이유에 의해, 발광 효율이 저하되어, 구동 전압이 높아지는 문제점이 있다.
즉, 웰층과 배리어층의 밴드갭의 차가 커지면, 웰층과 배리어층의 전도대에서의 밴드 오프셋이 커진다. 이 때문에 n형 반도체층으로부터 발광층으로 이동하는 전자에 착안하면, 전자가 최초의 웰층에 도달하면, 인접하는 배리어층으로 이동할 때에 넘어야 할 포텐셜이 크다. 그 결과, 전자는 p형 반도체층측에 있는 웰층으로 잘 이동하지 않게 된다. 한편, 웰층과 배리어층의 가전자대에서의 밴드 오프셋은, 전도대에서의 밴드 오프셋보다 작아진다. 이 때문에 p형 반도체층으로부터 발광층으로 이동하는 홀에 대해서는, 비교적 n형 반도체층측의 웰층으로 이동하기 쉽다.
이 때문에, 각 웰층에 있어서, 전자와 홀의 주입 밀도가 불균일이 되기 때문에, 발광 효율이 저하되어, 구동 전압이 상승되어 버린다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 반극성면을 주요면으로 하는 GaN 기판을 이용한 질화물계 반도체 발광 소자로서, 웰층과 배리어층의 밴드갭의 차가 커도, 발광 효율의 저하와 구동 전압의 상승을 억제할 수 있는 질화물계 반도체 발광 소자를 제공하는 것을 목적으로 한다.
전술의 과제를 해결하기 위해, 본 발명에 따른 질화물계 반도체 발광 소자는, 육방정계의 GaN 반도체로 이루어지고, 이 GaN 반도체의 c축 방향으로 연장되는 기준축에 직교하는 기준 평면에 대하여 유한의 각도를 이루는 주요면을 갖는 GaN 기판과, n형 질화물계 반도체층과, p형 질화물계 반도체층과, 교대로 적층된 복수의 웰층 및 복수의 배리어층을 포함하는 발광층을 포함하며, 주요면은 반(半)극성을 나타내고, 상기 유한의 각도는, 40도 이상 50도 이하 및 90도 보다 크고 130도 이하인 범위에 있으며, 발광층은 n형 질화물계 반도체층과 p형 질화물계 반도체층 사이에 설치되어 있고, 복수의 웰층 각각은 InGaN으로 이루어지며, 복수의 배리어층의 각각은 GaN계 반도체로 이루어지고, 복수의 웰층의 각각의 밴드갭 에너지와, 복수의 배리어층 중, 각각의 웰층과 인접하는 배리어층의 밴드갭 에너지와의 차는, 0.7 eV 이상이며, 복수의 웰층 각각의 피에조 분극의 방향은, n형 질화물계 반도체층으로부터 p형 질화물계 반도체층으로 향하는 방향인 것을 특징으로 한다.
본 발명에 따른 질화물계 반도체 발광 소자에 의하면, 반극성면을 주요면으로 하는 GaN 기판을 이용하고 있기 때문에, 극성면을 주요면으로 하는 GaN 기판을 이용한 경우와 비교하여, 피에조 분극에 기인하는 발광 효율의 저하가 억제된다. 또한, 본 발명에 따른 질화물계 반도체 발광 소자에 의하면, 상기 유한의 각도는, 40도 이상 50도 이하 및 90도 보다 크고 130도 이하인 범위에 있기 때문에, 복수의 웰층 각각의 피에조 분극의 방향은, n형 질화물계 반도체층으로부터 p형 질화물계 반도체층으로 향하는 방향이 된다. 이것에 의해, 각 배리어층의 전도대의 n형 질화물계 반도체층측의 에너지 레벨이 저하되고 p형 질화물계 반도체층측의 에너지 레벨이 상승하도록, 배리어층의 전도대의 형상은 변형한다. 이 때문에 n형 질화물계 반도체층으로부터 웰층에 도달한 전자가, 그 웰층의 p형 질화물계 반도체층측에 인접하는 배리어층으로 이동할 때에 넘어야 할 포텐셜이 저하된다. 이것에 의해, 전자는, p형 질화물계 반도체층측의 웰층으로 이동하기 쉬워진다. 이 때문에 각각의 웰층의 밴드갭 에너지와, 그것에 인접하는 배리어층의 밴드갭 에너지와의 차가 0.7 eV 이상이어도, 전자와 홀은 재결합하기 쉬워진다. 그 결과, 반극성면을 주요면으로 하는 GaN 기판을 이용한 질화물계 반도체 발광 소자에 있어서, 웰층과 배리어층의 밴드갭의 차가 커도, 발광 효율의 저하와 구동 전압의 상승이 억제된다.
또한, 본 발명에 따른 질화물계 반도체 발광 소자에 있어서는, 발광층의 발광 파장은 460 ㎚ 이상 550 ㎚ 이하일 수 있다. 이러한 발광 파장을 얻기 위해서는, 웰층의 전도대의 포텐셜을 깊게 해야 하여, 통상적으로 발광 효율의 저하와 구동 전압의 상승이 발생하기 쉽지만, 본 발명에 따른 질화물계 반도체 발광 소자에 의하면, 전술과 같이 발광 효율의 저하와 구동 전압의 상승이 억제된다.
또한, 이 경우, 주요면은 {10-12}면, {11-2-2}면, 및 {10-1-1}면 중 어느 하나로 할 수 있다.
또한, 본 발명에 따른 질화물계 반도체 발광 소자에 있어서는, 상기 유한의 각도는 100도 이상 117도 이하의 범위에 있을 수 있다. 이것에 의해, 피에조 분극을 작게 할 수 있기 때문에, 피에조 분극에 기인하는 발광 효율의 저하를 억제할 수 있다. 또한 웰층에서의 In 취입량(intake amount)을 용이하게 증가시킬 수 있기 때문에, 본 발명에 따른 질화물계 반도체 발광 소자에 의해 장파장의 발광 소자를 실현하는 경우에 특히 유리해진다.
또한, 이 경우, 주요면은 {20-2-1}면으로 할 수 있다.
또한, 본 발명에 따른 질화물계 반도체 발광 소자는, InGaN으로 이루어지는 왜곡 완화층을 더 포함하고, n형 질화물계 반도체층은 GaN 기판과 발광층 사이에 설치되어 있으며, 왜곡 완화층은 n형 질화물계 반도체층과 발광층 사이에 설치될 수 있다. 각각의 웰층의 밴드갭 에너지와, 그것에 인접하는 배리어층의 밴드갭 에너지와의 차가 0.7 eV 이상인 경우, 웰층에서의 왜곡이 커지는 경향이 있다. 이러한 왜곡이 생기면, 웰층과 배리어층의 계면에 결함이 생겨, 발광 효율이 저하되어 버린다. 전술과 같이, 발광층 아래에 이 왜곡을 완화시키는 왜곡 완화층을 설치하는 것에 의해, 웰층에서의 왜곡을 억제할 수 있기 때문에, 발광 효율의 저하를 억제할 수 있다.
또한, 이 경우, 왜곡 완화층의 GaN 기판측의 계면에서의 결함 밀도는, 1×105 ㎝-1 이하일 수 있다. 이것에 의해, 왜곡 완화층에 의해 웰층과 배리어층의 계면에 생기는 결함을 충분히 억제할 수 있기 때문에, 발광 효율의 저하를 특히 억제할 수 있다.
또한, 이 경우, 왜곡 완화층의 GaN 기판측의 계면에서의 결함 밀도는, 5×103 ㎝-1 이상일 수 있다. 이것에 의해, 왜곡 완화층보다 GaN 기판측의 각 층에서 어느 정도 왜곡이 완화되기 때문에, 왜곡 완화층에 의해 웰층과 배리어층의 계면에 생기는 결함을 특히 억제할 수 있어, 발광 효율의 저하를 특히 억제할 수 있다.
또한, 본 발명에 따른 질화물계 반도체 발광 소자에 있어서, n형 질화물계 반도체층은 GaN 또는 InAlGaN에서 50 체적% 이상 구성될 수 있다. 이들 재료는, 웰층의 InGaN과 격자 부정합이 작고, GaN 기판 위에 형성된 경우에, 이들 재료로 이루어지는 층에서의 왜곡의 완화도 작다. 이 때문에 웰층에서의 왜곡을 작게 할 수 있어, 발광 효율의 저하를 특히 억제할 수 있다.
본 발명에 의하면, 웰층과 배리어층의 밴드갭의 차가 커도, 발광 효율의 저하와 구동 전압의 상승을 억제할 수 있는 질화물계 반도체 발광 소자가 제공된다.
도 1은 질화물계 반도체 광소자의 구조를 개략적으로 도시하는 도면이다.
도 2는 질화물계 반도체 광소자의 발광층 근방의 단면 구조를 도시하는 도면이다.
도 3은 질화물계 반도체 광소자의 구조를 개략적으로 도시하는 도면이다.
도 4는 발광층의 에너지 밴드도이다.
도 5는 실시예 1∼실시예 3, 비교예 1∼비교예 6의 LED 구조를 도시하는 도면이다.
도 6은 실시예 1∼실시예 3, 비교예 1∼비교예 6에서의 주요면의 면방위, 오프각(각도 α), 및 발광 파장을 도시하는 도면이다.
도 7은 웰층 및 배리어층에서의 에너지 밴드도이다.
도 8은 웰층 및 배리어층에서의 에너지 밴드도이다.
도 9는 비교예 1, 실시예 1, 및 비교예 4의 측정 결과를 도시하는 도면이다.
도 10은 실시예 1∼실시예 2, 비교예 1∼비교예 5에 대한 측정 결과를 도시하는 도면이다.
도 11은 실시예 2와 비교예 4의 전압-전류 특성의 측정 결과를 도시하는 도면이다.
도 12는 실시예 3과 비교예 6의 전압-전류 특성의 측정 결과를 도시하는 도면이다.
도 13은 실시예 4 및 실시예 5의 LD 구조를 도시하는 도면이다.
이하, 실시형태에 따른 질화물계 반도체 발광 소자에 대해서, 첨부도면을 참조하면서 상세히 설명한다. 또한 각 도면에서, 가능한 경우에는 동일 요소에는 동일 부호를 이용한다. 또한 도면중 구성 요소 내 및 구성 요소간의 치수비는 도면을 보기 쉽게 하기 위해, 각각 임의로 되어 있다.
도 1은 본 실시형태에 따른 질화물계 반도체 광소자의 구조를 개략적으로 도시하는 도면이다. 질화물계 반도체 광소자로서는, 예컨대 반도체 레이저, 발광 다이오드 등이 있다.
질화물계 반도체 광소자(LE1)는, 발광 다이오드에 적합한 구조를 갖는다. 질화물계 반도체 광소자(LE1)는, 육방정계의 질화갈륨(GaN) 반도체로 이루어지는 질화갈륨 기판(11)과, n형 질화갈륨계 반도체층(13)과, 발광층(15)과, p형 질화갈륨계 반도체층(17)을 구비한다.
질화갈륨 기판(11)은, 주요면(11a) 및 이면(11b)을 갖는다. 질화갈륨 기판(11)의 주요면(11a)은 반극성을 나타낸다.
도 1에는, 질화갈륨 반도체의 육방정계의 결정축 a축, m축 및 c축으로 이루어지는 결정 좌표계(CR)를 도시하고 있다. 예컨대 육방정에서의 c면은 「(0001)」로 표기되고, 「(000-1)」로 표기되는 면방위는 (0001)면에 대하여 반대를 향한다. 또한, 도 1에는 기하학 좌표축 X, Y, Z로 이루어지는 직교 좌표계(S)가 도시되어 있다. 직교 좌표계(S)에서는, 주요면(11a)과 평행한 방향으로 X축 및 Y축을 설정하고, 질화갈륨 기판(11)의 두께 방향으로 Z축을 설정하고 있다.
질화갈륨 기판(11)의 주요면(11a)은, 기준축(Cx)에 직교하는 기준 평면(Sc)에 대하여, 40도 이상 50도 이하 및 90도 보다 크고 130도 이하인 범위에 있는 유한의 각도 α만큼 경사진다. 여기서, 기준축(Cx)은 질화갈륨 반도체의 c축 방향으로 연장된다. 본 실시예에서는, 주요면(11a)은, 기준 평면(Sc)에 대하여 m축 방향으로 유한의 각도 α로 경사져 있지만, a축 방향으로 유한의 각도 α로 경사져 있어도 좋고, m축과 a축의 쌍방에 대하여 경사지는 것에 의해, 기준 평면(Sc)과 유한의 각도 α를 이루고 있어도 좋다. 이 유한의 각도 α는, 질화갈륨 기판(11)의 c면에 대한 오프각으로 불린다.
n형 질화갈륨계 반도체층(13), 발광층(15), 및 p형 질화갈륨계 반도체층(17)은, 각각 에피택셜층이고, 주요면(11a) 위에, Z축과 평행한 축(Ax)을 따라 배열되어 있다.
발광층(15)은, n형 질화갈륨계 반도체층(13)과 p형 질화갈륨계 반도체층(17) 사이에 설치되어 있다. n형 질화갈륨계 반도체층(13)은 하나 또는 복수의 n형 질화갈륨계 반도체층[본 실시형태에서는, 질화갈륨계 반도체층(25, 27, 29)]을 포함할 수 있다. p형 질화갈륨계 반도체층(17)은, 발광층(15)의 배리어층의 밴드갭보다 큰 밴드갭을 갖는 질화갈륨계 반도체층(31)과, 하나 또는 복수의 p형 질화갈륨계 반도체층[본 실시형태에서는, 질화갈륨계 반도체층(33, 35)]을 포함한다.
발광층(15)은, 활성층(19)과 질화갈륨 반도체층(37)을 포함할 수 있다. 질화갈륨 반도체층(37)은, 언도프의 질화갈륨 반도체층으로 할 수 있다.
다음에, 도 2를 참조하면서, 활성층(19)의 세부 사항에 대해서 설명한다. 도 2는, 질화물계 반도체 광소자의 발광층 근방의 단면 구조를 도시하는 도면이다.
도 2에 도시하는 바와 같이, 활성층(19)은 교대로 적층된 복수의 웰층(21) 및 복수의 배리어층(23)을 갖는다. 즉, 활성층(19)은 다중 양자 우물 구조를 갖는다. 웰층(21)은 육방정계의 InGaN으로 이루어진다. 배리어층(23)은 육방정계의 질화갈륨계 반도체로 이루어지고, 예컨대 GaN, InGaN, AlGaN, AlGaInN 등일 수 있다. 또한 각 웰층(21)의 밴드갭 에너지와, 그 웰층(21)과 인접하는 배리어층(23)의 밴드갭 에너지의 차는 0.7 eV 이상이다.
또한, 웰층(21)은 c축 방향으로 연장되는 기준축(Cx)에 직교하는 기준 평면(Sc)에 대하여 유한의 각도 α21로 경사진 기준 평면(SR)을 따라 연장되어 있다. 즉, 기준 평면(Sc)과 기준 평면(SR)이 이루는 유한의 각도 α21는, 기준 평면(Sc)과 주요면(11a)이 이루는 유한의 각도 α와 대략 같다. 웰층(21)은 왜곡을 내포하고 있고, 웰층(21)에서의 피에조 분극은, n형 질화갈륨계 반도체층(13)으로부터 p형 질화갈륨계 반도체층(17)을 향하는 방향(Z축의 양방향)의 성분을 갖는다. InGaN의 a축 및 c축 방향의 격자상수는 GaN의 a축 및 c축 방향의 격자상수보다 크기 때문에, InGaN으로 이루어지는 웰층(21)은, 배리어층(23)으로부터 응력(압축 왜곡)을 받아, 왜곡을 내포하게 된다. 이 때문에 상기 피에조 분극의 방향은, 주요면(11a)과 기준 평면(Sc)이 이루는 유한의 각도 α를 조절함으로써, 즉 주요면(11a)의 결정면을 적절하게 선택함으로써, 결정할 수 있다.
또한, 도 1에 도시하는 바와 같이, n형 질화갈륨계 반도체층(13)의 질화갈륨계 반도체층(25)은, 예컨대 Si 등이 도핑된 n형의 GaN이나 InAlGaN으로 이루어지는 버퍼층으로 할 수 있다. 질화갈륨계 반도체층(27)은, 예컨대 n형 캐리어를 공급하기 위한 층이고, Si 등이 도핑된 n형의 GaN층이나 InAlGaN층으로 할 수 있다. 질화갈륨계 반도체층(29)은 웰층(21)의 왜곡을 완화시키기 위한 왜곡 완화층이다. 질화갈륨계 반도체층(29)은, 예컨대 Si 등이 도핑된 n형 InGaN층일 수 있다. 또한 n형 질화갈륨계 반도체층(13)은, 왜곡 완화층으로서의 질화갈륨계 반도체층(29)을 갖고 있지 않아도 좋다.
p형 질화갈륨계 반도체층(17) 내의 질화갈륨계 반도체층(31)은, 전자블록층 및 클래드층 중 어느 하나로 할 수 있다. 전자블록층은 발광층으로부터의 전자를 블록하고, 클래드층은 캐리어의 가둠 및 광의 가둠을 행한다. 질화갈륨계 반도체층(31)은, 예컨대 Mg 등이 도핑된 p형 AlGaN으로 이루어질 수 있다. 질화갈륨계 반도체층(33)은, 예컨대 Mg 등이 도핑된 p형 GaN으로 이루어질 수 있다. 질화갈륨계 반도체층(35)은, 예컨대 Mg가 도핑된 p+형 GaN 컨택트층이다.
또한, 질화갈륨계 반도체층(35) 위에는, 제1 전극(예컨대 애노드 전극)(41a)이 설치되어 있고, 이면(11b)에는, 제2 전극(예컨대 캐소드 전극)(41b)이 설치되어 있다. 이들 전극을 통해 활성층(19)에 캐리어가 주입되면, 광이 생성된다.
다음에, 본 실시형태의 변형예에 따른 질화물계 반도체 발광 소자에 대해서 설명한다. 본 변형예의 설명에서는, 전술의 질화물계 반도체 광소자(LE1)와 동일한 요소에는, 동일한 부호를 붙이는 것에 의해, 그 상세한 설명을 생략하고 있는 부분이 있다.
도 3은, 본 실시형태에 따른 질화물계 반도체 광소자의 구조를 개략적으로 도시하는 도면이다. 질화물계 반도체 광소자(LD1)로서는, 예컨대 반도체 레이저 등이 있다.
질화물계 반도체 광소자(LD1)는, 반도체 레이저에 적합한 구조를 갖는다. 질화물계 반도체 광소자(LD1)는, 질화갈륨 기판(11)과, n형 질화갈륨계 반도체층(13)과, 발광층(15)과, p형 질화갈륨계 반도체층(17)을 구비한다. 발광층(15)은 활성층(19)을 포함하고, 활성층(19)은, 교대로 배열된 복수의 웰층(21) 및 복수의 배리어층(23)을 포함하는 양자 우물 구조를 갖는다. 발광층(15)은 n형 질화갈륨계 반도체층(13)과 p형 질화갈륨계 반도체층(17) 사이에 설치되어 있다. n형 질화갈륨계 반도체층(13)은 하나 또는 복수의 n형 질화갈륨계 반도체층[본 실시예에서는, 질화갈륨계 반도체층(55, 57)]을 포함할 수 있다. p형 질화갈륨계 반도체층(17)은, 배리어층(23)의 밴드갭보다 밴드갭이 큰 질화갈륨계 반도체층(31)과, 하나 또는 복수의 p형 질화갈륨계 반도체층[본 실시예에서는, 질화갈륨계 반도체층(51, 53)]을 포함한다.
질화갈륨계 반도체층(55)은, 예컨대 Si 등이 도핑된 n형 AlGaN 클래드층으로 할 수 있다. 질화갈륨계 반도체층(57)은, 웰층(21)의 왜곡을 완화시키기 위한 왜곡 완화층이다. 질화갈륨계 반도체층(57)은, 예컨대 Si 등이 도핑된 n형 InGaN층일 수 있다. 발광층(15)은, 제1 광가이드층(59a), 제2 광가이드층(59b), 및 언도프 GaN층(61)을 포함할 수 있다. 활성층(19)은 제1 광가이드층(59a)과 제2 광가이드층(59b) 사이에 설치되어 있다. 제1 광가이드층(59a) 및 제2 광가이드층(59b)은, 예컨대 언도프 InGaN으로 이루어질 수 있다. 제2 광가이드층(59b) 위에는, 언도프 GaN층(61)이 설치되어 있다. 또한 n형 질화갈륨계 반도체층(13)은, 질화갈륨계 반도체층(57)을 갖고 있지 않아도 좋다.
질화갈륨계 반도체층(31)은, 예컨대 Mg 등이 도핑된 p형 AlGaN층으로 할 수 있다. 질화갈륨계 반도체층(51)은, 예컨대 Mg 등이 도핑된 p형 AlGaN 클래드층으로 할 수 있다. 질화갈륨계 반도체층(53)은, 예컨대 Mg 등이 도핑된 p+형 GaN 컨택트층이다.
p형 질화갈륨계 반도체층(17) 위에는, 스트라이프창을 갖는 절연막(63)이 설치되어 있다. 절연막(63) 및 p형 질화갈륨계 반도체층(17) 위에 전극을 형성한다. 제1 전극(예컨대 애노드 전극)(65)은, 질화갈륨계 반도체층(53) 위에 설치되고, 제2 전극(예컨대 캐소드 전극)(67)은, 이면(11b) 위에 형성된다. 이들 전극을 통하는 캐리어의 주입에 응답하여 활성층(19)은 레이저광을 생성한다.
또한, 본 변형예에서는, 질화갈륨 기판(11)의 주요면(11a)은, 기준 평면(Sc)에 대하여 a축 방향으로 유한의 각도 α로 경사져 있다.
전술과 같이 본 실시형태에 따른 질화물계 반도체 광소자(LE1, LD1)에 의하면, 반극성면을 주요면(11a)으로 하는 질화갈륨 기판(11)을 이용하고 있기 때문에(도 1 및 도 3 참조), 극성면을 주요면으로 하는 질화갈륨 기판을 이용한 경우와 비교하여, 웰층(21)의 피에조 분극은 작아진다. 이 때문에, 피에조 분극에 기인하는 양자 슈타르크 효과가 억제되기 때문에, 발광 효율의 저하를 억제할 수 있다.
또한, 전술과 같은 본 실시형태에 따른 질화물계 반도체 광소자(LE1, LD1)에 의하면, 상기 유한의 각도 α는, 40도 이상 50도 이하 및 90도 보다 크고 130도 이하인 범위에 있기 때문에(도 1 및 도 3 참조), 복수의 웰층(21) 각각의 피에조 분극의 방향은, n형의 n형 질화갈륨계 반도체층(13)으로부터 p형의 p형 질화갈륨계 반도체층(17)을 향하는 방향이 된다. 이것에 의해, 반극성면을 주요면(11a)으로 하는 질화갈륨 기판(11)을 이용한 질화물계 반도체 발광 소자에 있어서, 웰층(21)과 배리어층(23)의 밴드갭의 차가 커도, 발광 효율의 저하와 구동 전압의 상승이 억제된다. 이 원리에 대해서, 도 4를 참조하면서 설명한다.
도 4의 (a)는 웰층의 피에조 분극의 방향이, p형 반도체층으로부터 n형 반도체층을 향하는 방향인 경우의, 발광층의 에너지 밴드도이고, 도 4의 (b)는 웰층의 피에조 분극의 방향이, n형 반도체층으로부터 p형 반도체층을 향하는 방향인 경우의, 발광층의 에너지 밴드도이다.
도 4의 (a)에서는, 교대로 적층된 복수의 InGaN으로 이루어지는 웰층(21x) 및 GaN으로 이루어지는 배리어층(23x)으로 이루어지는 활성층(19x)을 도시하고 있고, 활성층(19x) 내의 Z 좌표에 대응시켜 웰층(21x) 및 배리어층(23x)의 전도대(Ec) 및 가전자대(Ev)를 도시하고 있다. 도 4의 (b)에서는, 활성층(19) 내의 Z 좌표에 대응시켜 웰층(21) 및 배리어층(23)의 전도대(Ec) 및 가전자대(Ev)를 도시하고 있다.
도 4의 (a)에 도시하는 바와 같이, 웰층의 피에조 분극의 방향이 p형 반도체층으로부터 n형 반도체층을 향하는 방향(Z축의 음방향)인 경우, 웰층(21x)의 피에조 분극에 의해, 배리어층(23x)의 n형 반도체층측(Z축 음방향측)의 에너지 레벨이 높아지고 p형 반도체층측(Z축의 양방향측)의 에너지 레벨이 낮아지도록, 배리어층(23x)의 전도대(Ec)의 형상은 변형한다. 이 때문에, 웰층(21x)에 도달한 전자(e)가 p형 반도체층측에 인접하는 배리어층(23x)으로 이동할 때에 넘어야 하는 포텐셜(P23x)이 높아진다. 이 때문에, 전자(e)는 p형 반도체층측으로 잘 이동하지 않게 된다. 또한 웰층이 InGaN으로 이루어지고, 배리어층이 GaN으로 이루어지는 경우, 웰층(21x)과 배리어층(23x)의 계면에서의 가전자대(Ev)의 밴드 오프셋은, 비교적 작아지는 것이 알려져 있다. 이 때문에 홀(h)은, p형 반도체층측으로부터 n형 반도체층측으로 비교적 이동하기 쉽다. 이 때문에 각 웰층(21x)에서, 전자(e)와 홀(h)의 주입 밀도가 불균일이 되기 때문에, 발광 효율이 저하되어, 구동 전압이 상승해 버린다.
그것에 대하여, 도 4의 (b)에 도시하는 바와 같이, 웰층의 피에조 분극의 방향이 n형 반도체층으로부터 p형 반도체층을 향하는 방향(Z축의 양방향)인 경우, 배리어층(23)의 n형 질화물계 반도체층측의 에너지 레벨이 저하되고 p형 질화물계 반도체층측의 에너지 레벨이 상승하도록, 배리어층(23)의 전도대(Ec)의 형상은 변형한다. 이 때문에, n형 질화물계 반도체층으로부터 웰층(21)에 도달한 전자(e)가, 그 웰층(21)의 p형 질화물계 반도체층측에 인접하는 배리어층(23)으로 이동할 때에 넘어야 할 포텐셜(P23)이 저하된다. 이것에 의해, 전자(e)는, p형 질화물계 반도체층측의 웰층(21)으로 이동하기 쉬워진다. 그 결과, 각각의 웰층(21)의 밴드갭 에너지(G21)와, 그것에 인접하는 배리어층(23)의 밴드갭 에너지(G23)와의 차가 0.7 eV 이상이어도, 전자(e)와 홀(h)은 재결합하기 쉬워지기 때문에, 발광 효율의 저하와 구동 전압의 상승이 억제된다.
또한, 전술과 같은 본 실시형태에 따른 질화물계 반도체 발광 소자(LE1, LD1)에 있어서는, 발광층(15)[활성층(19)]의 발광 파장은 460 ㎚ 이상 550 ㎚ 이하일 수 있다. 이러한 발광 파장을 얻기 위해서는, 웰층(21)의 전도대(Ec)의 포텐셜을 깊게 해야 하여(도 4 참조), 통상적으로 발광 효율의 저하와 구동 전압의 상승이 발생하기 쉽다. 그러나, 본 실시형태에 따른 질화물계 반도체 발광 소자(LE1, LD1)에 의하면, 전술과 같이 발광 효율의 저하와 구동 전압의 상승이 억제된다.
또한, 전술과 같은 본 실시형태에 따른 질화물계 반도체 발광 소자(LE1, LD1)에 있어서는, 주요면(11a)은 {10-12}면, {11-2-2}면, 및 {10-1-1}면 중 어느 하나로 할 수 있다.
또한, 전술과 같은 본 실시형태에 따른 질화물계 반도체 발광 소자(LE1, LD1)에서는, 유한의 각도 α는, 100도 이상 117도 이하의 범위에 있을 수 있다. 이것에 의해, 웰층(21)의 피에조 분극을 작게 할 수 있기 때문에, 피에조 분극에 기인하는 발광 효율의 저하를 억제할 수 있다. 또한 웰층(21)에서의 In 취입량을 용이하게 증가시킬 수 있기 때문에, 질화물계 반도체 발광 소자(LE1, LD1)에 의해 장파장의 발광 소자를 실현하는 경우에 특히 유리해진다. 또한 유한의 각도 α가 100도 이상 117도 이하의 범위에 있는 경우, 주요면(11a)은 {20-2-1}면으로 할 수 있다.
또한, 전술과 같이 본 실시형태에 따른 질화물계 반도체 발광 소자(LE1, LD1)는, InGaN으로 이루어지는 왜곡 완화층으로서, 질화갈륨계 반도체층(29)(도 1)이나 질화갈륨계 반도체층(57)(도 3)을 더 구비하고 있다. 각 웰층(21)의 밴드갭 에너지(G21)와, 그것에 인접하는 배리어층(23)의 밴드갭 에너지(G23)와의 차가 0.7 eV 이상인 경우, 웰층(21)에서의 왜곡이 커지는 경향이 있다. 이러한 왜곡이 생기면, 웰층(21)과 배리어층(23)의 계면에 결함이 생겨, 발광 효율이 저하되어 버린다. 전술과 같이, 활성층(19) 아래에 이 왜곡을 완화시키는 왜곡 완화층을 설치하는 것에 의해, 웰층(21)에서의 왜곡을 억제할 수 있기 때문에, 발광 효율의 저하를 억제할 수 있다.
또한, 전술한 실시형태에서의 경우와 같이, 질화물계 반도체 발광 소자(LE1, LD1)가 왜곡 완화층[질화갈륨계 반도체층(29) 또는 질화갈륨계 반도체층(57)]을 구비하고 있는 경우, 왜곡 완화층의 질화갈륨 기판(11)측의 계면에서의 결함 밀도는, 1×105 ㎝-1 이하일 수 있다(도 1 및 도 3 참조). 이것에 의해, 왜곡 완화층에 의해 웰층(21)과 배리어층(23)의 계면에 생기는 결함을 충분히 억제할 수 있기 때문에(도 2 참조), 발광 효율의 저하를 특히 억제할 수 있다.
또한 이 경우, 왜곡 완화층[질화갈륨계 반도체층(29) 또는 질화갈륨계 반도체층(57)]의 질화갈륨 기판(11)측의 계면에서의 결함 밀도는, 5×103 ㎝-1 이상일 수 있다(도 1 및 도 3 참조). 이것에 의해, 왜곡 완화층보다 질화갈륨 기판(11)측의 각 층[질화갈륨계 반도체층(27), 질화갈륨계 반도체층(25), 질화갈륨계 반도체층(55)]에서 어느 정도 왜곡이 완화되기 때문에, 왜곡 완화층에 의해 웰층(21)과 배리어층(23)의 계면에 생기는 결함을 특히 억제할 수 있어, 발광 효율의 저하를 특히 억제할 수 있다.
또한, 전술과 같이 본 실시형태에 따른 질화물계 반도체 발광 소자(LE1, LD1)에 있어서, n형 질화갈륨계 반도체층(13)은 GaN 또는 InAlGaN으로 50 체적% 이상 구성될 수 있다(도 1 및 도 3 참조). 이들 재료는, 웰층(21)의 InGaN과 격자 부정합이 작고, 질화갈륨 기판(11) 위에 형성한 경우에, 이들 재료로 이루어지는 층에서의 왜곡의 완화도 작다. 이 때문에 웰층(21)에서의 왜곡을 작게 할 수 있어, 발광 효율의 저하를 특히 억제할 수 있다.
(실시예)
이하, 실시예 및 비교예에 대해서 설명한다.
실시예 1∼실시예 3, 비교예 1∼비교예 6으로서, LED(발광 다이오드)를 제작하였다. 도 5는 실시예 1∼실시예 3, 비교예 1∼비교예 6의 LED 구조를 도시하는 도면이다. 도 5에 도시하는 바와 같이, GaN 기판(71)을 준비하였다. 또한, 각 실시예 및 비교예마다, GaN 기판(71)의 주요면(71a)과, 기준축(Cx)에 직교하는 기준 평면(Sc)이 이루는 유한의 각도 α의 값(오프각)을 변화시켰다. 즉, 각 실시예 및 비교예마다, 주요면(71a)의 면방위를 변화시켰다. GaN 기판(71)을 성장로에 배치하고, 암모니아(NH3) 및 수소(H2)를 공급하여, 섭씨 1050도의 분위기에 GaN 기판(71)을 10분간 유지하였다. 이 전처리(서멀클리닝) 후에, 원료 가스를 성장로에 공급하여 이하와 같이 LED를 위한 구조를 제작하였다.
우선, n형 GaN 가이드층(72)을 섭씨 1100도로 2 ㎛ 성장시켰다. n형 In0.02Ga0.98N 왜곡 완화층(73)을 섭씨 800도로 100 ㎚ 성장시켰다. 계속해서, 발광층(74)을 성장시켰다. 발광층(74)은, 15 ㎚의 GaN으로 이루어지는 배리어층과, 3 ㎚의 InGaN으로 이루어지는 웰층이 교대로 적층된 양자 우물 구조로 하였다. GaN 기판(71)의 오프각에 의해, 웰층의 In의 취입의 용이함은 상이하다. 이 때문에 웰층이 원하는 조성이 되고, 원하는 발광 파장이 되도록, 각 실시예 및 각 비교예에서, 웰층과 배리어층의 성장 온도를 조절하였다. 웰층의 수는 3층으로 하였다. 계속해서, 20 ㎚의 p형 Al0.18Ga0.82N 전자 블록층(75), 50 ㎚의 p형 GaN 컨택트층(76)을, 순서대로 섭씨 1000도로 성장시켰다. 또한 p형 GaN 컨택트층(76) 위에, Ni/Au로 이루어지고, 개구를 갖는 애노드 전극(77)과, Ti/Au로 이루어지며, 애노드 전극(77)의 개구를 통해 p형 GaN 컨택트층(76)에 접하는 패드 전극(78)을 증착하였다. 또한 GaN 기판(71)의 이면에 Ti/Al로 이루어지는 캐소드 전극(79)을 증착하였다.
도 6은, 실시예 1∼실시예 3, 비교예 1∼비교예 6에서의 주요면의 면방위, 오프각(각도 α), 및 대략의 발광 파장을 도시하는 도면이다. 도 6에 도시하는 바와 같이, 면방위는, 실시예 1, 비교예 1∼5, 실시예 2, 비교예 6, 실시예 3의 순서로, 각각 (10-12), (0001), (11-22), (10-11), (20-21), (10-10), (20-2-1), (20-21), (20-2-1)로 하였다. 또한 오프각은, 실시예 1, 비교예 1∼5, 실시예 2, 비교예 6, 실시예 3의 순으로, 각각 43도(m축 방향), 0도, 58도(a축 방향), 62도(m축 방향), 75도(m축 방향), 90도(m축 방향), 105도(m축 방향), 75도(m축 방향), 105도(m축 방향)로 하였다. 발광 파장은 실시예 1∼실시예 2, 비교예 1∼비교예 5는 500 ㎚ 부근이고, 실시예 3, 실시예 6은 400 ㎚ 부근이었다.
다음에, 실시예 1∼실시예 2, 비교예 1∼비교예 5에 대해서, 순바이어스 인가하면서, 각 LED에 대하여 애노드 전극(77) 위로부터 여기광을 조사하여, PL(포토루미네선스)을 검출함으로써, 각각의 웰층의 피에조 분극의 방향을 결정하였다. 이러한 바이어스 인가 PL 측정의 원리를 도 7 및 도 8을 참조하면서 설명한다.
도 7은, 웰층의 피에조 분극(엄밀하게는, 피에조 분극과 자발 분극을 합한 내부 전계)이 양에 강한 경우의, 웰층 및 배리어층에서의 에너지 밴드도이다. 도 7의 횡축은, n형 질화물계 반도체층으로부터 p형 질화물계 반도체층을 향하는 방향을 양방향으로 하고 있다. 도 7의 (a)는 순바이어스 인가 전의 상태를 도시하고 있고, 도 7의 (b)는 순바이어스 인가 후의 상태를 도시하고 있다.
도 8은, 웰층의 피에조 분극(엄밀하게는, 피에조 분극과 자발 분극을 합한 내부 전계)이 양에서 약하거나 음인 경우의, 웰층 및 배리어층에서의 에너지 밴드도이다. 도 8의 횡축은 n형 질화물계 반도체층으로부터 p형 질화물계 반도체층을 향하는 방향을 양방향으로 하고 있다. 도 8의 (a)는 순바이어스 인가 전의 상태를 도시하고 있고, 도 8의 (b)는 순바이어스 인가 후의 상태를 도시하고 있다.
도 7에 도시하는 바와 같이, 웰층의 피에조 분극이 양에 강한 경우, 순바이어스 인가에 의해, 웰층의 전도대(Ec)와 가전자대(Ev)의 기울기의 방향이 변화한다. 이것에 의해, 순바이어스 인가에 의해서, 웰층의 전도대(Ec) 내의 최저에너지 레벨과 가전자대(Ev) 내의 최고에너지 레벨의 차(Gw)가 작아진다. 그 결과, 순바이어스 인가에 의해, PL 파장은 레드시프트하게 된다.
한편, 도 8에 도시하는 바와 같이, 웰층의 피에조 분극이 양에서 약하거나 음인 경우, 순바이어스 인가에 의해, 웰층의 전도대(Ec)와 가전자대(Ev)의 기울기의 방향은 동일한 채, 기울기의 크기가 작아진다. 이것에 의해, 순바이어스 인가에 의해, 웰층의 전도대(Ec)의 최저에너지 레벨과 가전자대(Ev) 내의 최고에너지 레벨의 차(Gw)가 커진다. 그 결과, 순바이어스 인가에 의해서, PL 파장은 블루시프트하게 된다. 이러한 측정을, 실시예 1∼실시예 2, 비교예 1∼비교예 5에 대해서, 절대 온도 100 K에서, 여러 가지 순바이어스의 크기에 대해서 행하였다.
도 9의 (a), 도 9의 (b), 및 도 9의 (c)는 각각 비교예 1, 실시예 1, 및 비교예 4에 대한 바이어스 인가 PL 측정 결과를 도시하는 도면이고, 복수의 순바이어스값에 대해서 나타내고 있다. 도 9의 그래프에서의 횡축은, PL 피크의 파장을 나타내고, 종축은 PL 강도를 EL 강도로 나눠 규격화한 광 강도를 나타내고 있다. 도 9에 도시하는 바와 같이, 비교예 1에서는, 순바이어스값이 증가하면, PL 피크의 파장은 레드시프트하고, 실시예 1에서는, PL 피크의 파장은 거의 변화하지 않았다. 이것에 의해, 비교예 1 및 실시예 1에서는, 웰층의 피에조 분극은 양인 것을 알았다. 또한 비교예 4에서는, 순바이어스값이 증가하면, PL 피크의 파장은 블루시프트하였다. 이것에 의해, 비교예 4에서는, 웰층의 피에조 분극은 음인 것을 알았다.
도 10은 실시예 1∼실시예 2, 비교예 1∼비교예 5의 바이어스 인가 PL 측정 결과로부터 구한, PL 피크 파장의 시프트량의 오프각 의존성이다. PL 피크 파장의 시프트량은, 바이어스가 0 V인 경우의 PL 피크의 파장과, EL 발광 개시 직후의 PL 피크의 파장의 차로 하였다. 도 10에 있어서, 비교예 5[면방위(10-10), 오프각 90도(m축 방향)]는, 주요면이 m면이기 때문에, 내부 전계가 0이 된다. 따라서, 비교예 5보다 파장 시프트량이 큰 실시예 또는 비교예는, 피에조 분극이 양이고, 비교예 5보다 파장 시프트량이 작은 실시예 또는 비교예는, 피에조 분극이 음이 된다. 도 10에 도시하는 바와 같이, 웰층의 피에조 분극의 방향이 양이 된 것은, 비교예 1과 실시예 1이며, 웰층의 피에조 분극의 방향이 음이 된 것은, 비교예 2∼비교예 4였다. 여기서, 비교예 2∼비교예 4의 GaN 기판의 이면에 상당하는 면을 주요면으로 하는 GaN 기판을 이용하여 유사한 LED를 제작한 경우, 웰층의 피에조 분극이 양이 된다. 따라서, (11-2-2)면(비교예 2의 GaN 기판의 이면에 상당), (10-1-1)면(비교예 3의 GaN 기판의 이면에 상당), 및 (20-2-1)면(비교예 4의 GaN 기판의 이면에 상당, 실시예 2의 GaN 기판의 주요면)을 주요면으로 하는 GaN 기판을 이용하여 유사한 LED를 제작하면, 웰층의 피에조 분극이 양이 되는 것을 알 수 있다. 또한, 도 10에서는, 비교예 2와 동일한 조건으로 제작한 별도의 비교예, 및 비교예 4와 동일한 조건으로 제작한 별도의 비교예에 대해서도, PL 피크의 파장의 시프트량에 대응하는 플롯을 도시하고 있다.
다음에, 실시예 2와 비교예 4에 대해서, 전압-전류 특성을 비교하였다. 비교예 4의 GaN 기판의 이면은, 실시예 2의 GaN 기판의 주요면에 상당한다. 전술과 같이, 실시예 2의 웰층의 피에조 분극의 방향은 양이고, 비교예 4의 웰층의 피에조 분극의 방향은 음이다. 도 11은 실시예 2와 비교예 4의 전압-전류 특성의 측정 결과를 도시하는 도면이다. 도 11에 도시하는 바와 같이, 실시예 2가, 구동 전압이 낮아졌다. 이것에 의해, 웰층의 피에조 분극의 방향을 양으로 하는 것에 의해, 구동 전압이 저하되는 것을 알았다.
마찬가지로, 실시예 3과 비교예 6에 대해서, 전압-전류 특성을 비교하였다. 비교예 6의 GaN 기판의 이면은, 실시예 3의 GaN 기판의 주요면에 상당한다. 전술과 같이, 실시예 3의 웰층의 피에조 분극의 방향은 양이고, 비교예 6의 웰층의 피에조 분극의 방향은 음이다. 도 12는 실시예 3과 비교예 6의 전압-전류 특성의 측정 결과를 도시하는 도면이다. 도 12에 도시하는 바와 같이, 실시예 3이, 구동 전압이 낮아졌다. 이것에 의해, 웰층의 피에조 분극의 방향을 양으로 하는 것에 의해, 구동 전압이 저하되는 것을 알았다. 단, 도 12에 도시한 400 ㎚대 LED(실시예 3과 비교예 6)에서의 구동 전압의 저하 정도는, 도 11에 도시한 500 ㎚대 LED(실시예 2와 비교예 4)에서의 구동 전압의 저하 정도에 비해 작았다. 이것은, 실시예 3과 비교예 6에서는 웰층의 전도대의 포텐셜이 얕기 때문에, 웰층의 피에조 분극의 방향이 음인 비교예 6에서도, 전자가 어느 웰층으로부터 그것에 인접하는 웰층으로 비교적 이동하기 쉽기 때문으로 생각된다. 이것으로부터, 웰층의 피에조 분극의 방향을 양으로 하는 것에 의해 구동 전압을 저하시키는 효과는, 웰층의 전도대의 포텐셜이 깊을 때에, 보다 현저히 발휘된다고 생각된다.
다음에, 실시예 4 및 실시예 5로서, LD(레이저 다이오드)를 제작하여다. 도 13은 실시예 4 및 실시예 5의 LD 구조를 도시하는 도면이다. 도 13에 도시하는 바와 같이, GaN 기판(81)을 준비하였다. 또한, GaN 기판(81)의 주요면(81a)과, 기준축(Cx)에 직교하는 기준 평면(Sc)이 이루는 유한의 각도 α의 값(오프각)은, 105도로 하였다. 즉, 실시예 4 및 실시예 5의 주요면(81a)의 면방위는 (20-1-1)로 하였다. GaN 기판(81)을 성장로에 배치하고, 암모니아(NH3) 및 수소(H2)를 공급하여, 섭씨 1050도의 분위기에 GaN 기판(81)을 10분간 유지하였다. 이 전처리(서멀클리닝) 후에, 원료 가스를 성장로에 공급하여 이하와 같이 LD를 위한 구조를 제작하였다.
우선, n형 GaN층(82)을 섭씨 1050도로 500 ㎚ 성장시켰다. n형 In0.02Al0.09Ga0.89N 클래드층(83)을 섭씨 880도로 1.2 ㎛ 성장시켰다. n형 InGaN 가이드층(84)을 섭씨 840도로 200 ㎚ 성장시켰다. 여기서, 실시예 4의 n형 InGaN 가이드층(84)의 조성은 In0.03Ga0.97N으로 하고, 실시예 5의 InGaN 가이드층(84)의 조성은 In0.01Ga0.99N으로 하였다. n형 InGaN 가이드층(84)은, 왜곡 완화층으로서 기능한다. 계속해서, 발광층(85)을 성장시켰다. 발광층(85)은, 15 ㎚의 GaN으로 이루어지는 배리어층과, 3 ㎚의 In0.30Ga0.70N으로 이루어지는 웰층이 교대로 적층된 양자 우물 구조로 하였다. 웰층의 수는 2층으로 하였다. 웰층의 성장 온도는 섭씨 740도, 배리어층의 성장 온도는 섭씨 840도로 하였다.
계속해서, InGaN 가이드층(86)을 섭씨 840도로 200 ㎚ 성장시켰다. 여기서, 실시예 4의 InGaN 가이드층(86)의 조성은, In0.03Ga0.97N으로 하고, 실시예 5의 InGaN 가이드층(86)의 조성은, In0 .01Ga0 .99N으로 하였다. 20 ㎚의 p형 Al0 .12Ga0 .88N 전자블록층(87), 400 ㎚의 p형 In0 .02Al0 .09Ga0 .89N 클래드층(88), 및 50 ㎚의 p형 GaN 컨택트층(89)을, 순서대로 섭씨 1000도로 성장시켰다. 또한 p형 GaN 컨택트층(89)에는, 산화실리콘(SiO2)으로 이루어지는 절연막(90)의 폭 10 ㎛의 스트라이프형 개구를 통해 Ni/Au의 p전극과 Ti/Au층으로 이루어지는 패드 전극(91)을 증착에 의해 형성하고, GaN 기판(81)의 이면에 Ti/Al의 n전극과 Ti/Au층으로 이루어지는 패드 전극(92)을 증착에 의해 형성하였다. 그리고 800 ㎛ 간격으로 스트라이프형 개구의 연장 방향과 수직인 면에서 GaN 기판(81)을 벽개하였다. 벽개로 노출된 양단면에 SiO2/TiO2로 이루어지는 유전체 다층막을 형성하고, 게인 가이드형의 LD를 제작하였다.
실시예 4 및 실시예 5에 대해서, 단면 TEM 관찰을 행하였다. 실시예 4에서는, n형 In0.02Al0.09Ga0.89N 클래드층(83)과 n형 InGaN 가이드층(84)의 계면에 2×104 ㎝-1의 밀도의 미스피트 전위가 확인되었다. 발광층(85)에는, 미스피트 전위는 확인되지 않았다. 실시예 5에서는, n형 In0.02Al0.09Ga0.89N 클래드층(83)과 n형 InGaN 가이드층(84)의 계면에는, 미스피트 전위는 확인되지 않았지만, 발광층(85)에 있어서, 웰층과 배리어층의 계면으로부터 발광층(85)의 표면에 관통하는 1×108 ㎝-2의 밀도의 결함이 확인되었다. 실시예 4에서는, n형 InGaN 가이드층(84)에서 왜곡이 완화되어 있었기 때문에, 웰층의 In 조성이 높아도, 발광층(85)에서의 결함 발생이 억제된 것으로 생각된다.
11: 질화갈륨 기판, 11a: 주요면, 13: n형 질화갈륨계 반도체 영역, 17: 제2 질화갈륨계 반도체 영역, 21: 웰층, 23: 배리어층, 15: 발광 영역, Cx: 기준축, LE1, LD1: 질화물계 반도체 발광 소자, Sc: 기준 평면.

Claims (11)

  1. 육방정계의 GaN 반도체로 이루어지고, 상기 GaN 반도체의 c축 방향으로 연장되는 기준축에 직교하는 기준 평면에 대하여 유한의 각도를 이루는 주요면을 갖는 GaN 기판과,
    n형 질화물계 반도체층과,
    p형 질화물계 반도체층과,
    교대로 적층된 복수의 웰층 및 복수의 배리어층을 포함하는 발광층
    을 포함하고,
    상기 주요면은 반(半)극성을 나타내며,
    상기 유한의 각도는 40도 이상 50도 이하 및 90도 보다 크고 130도 이하인 범위에 있고,
    상기 발광층은, 상기 n형 질화물계 반도체층과 상기 p형 질화물계 반도체층 사이에 설치되어 있으며,
    상기 복수의 웰층의 각각은 InGaN으로 이루어지고,
    상기 복수의 배리어층의 각각은 GaN계 반도체로 이루어지며,
    상기 복수의 웰층의 각각의 밴드갭 에너지와, 상기 복수의 배리어층 중, 상기 각각의 웰층과 인접하는 배리어층의 밴드갭 에너지와의 차는 0.7 eV 이상이고,
    상기 복수의 웰층의 각각의 피에조 분극의 방향은, 상기 n형 질화물계 반도체층으로부터 상기 p형 질화물계 반도체층으로 향하는 방향인 것을 특징으로 하는 질화물계 반도체 발광 소자.
  2. 제1항에 있어서, 상기 발광층의 발광 파장은 460 ㎚ 이상 550 ㎚ 이하인 것을 특징으로 하는 질화물계 반도체 발광 소자.
  3. 제1항 또는 제2항에 있어서, 상기 주요면은 {10-12}면인 것을 특징으로 하는 질화물계 반도체 발광 소자.
  4. 제1항 또는 제2항에 있어서, 상기 주요면은 {11-2-2}면인 것을 특징으로 하는 질화물계 반도체 발광 소자.
  5. 제1항 또는 제2항에 있어서, 상기 주요면은 {10-1-1}면인 것을 특징으로 하는 질화물계 반도체 발광 소자.
  6. 제1항 또는 제2항에 있어서, 상기 유한의 각도는 100도 이상 117도 이하의 범위에 있는 것을 특징으로 하는 질화물계 반도체 발광 소자.
  7. 제6항에 있어서, 상기 주요면은 {20-2-1}면인 것을 특징으로 하는 질화물계 반도체 발광 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, InGaN으로 이루어지는 왜곡 완화층을 더 포함하고,
    상기 n형 질화물계 반도체층은, 상기 GaN 기판과 상기 발광층 사이에 설치되어 있으며,
    상기 왜곡 완화층은, 상기 n형 질화물계 반도체층과 상기 발광층 사이에 설치되어 있는 것을 특징으로 하는 질화물계 반도체 발광 소자.
  9. 제8항에 있어서, 상기 왜곡 완화층의 상기 GaN 기판 측의 계면에서의 결함 밀도는 1×105 ㎝-1 이하인 것을 특징으로 하는 질화물계 반도체 발광 소자.
  10. 제8항 또는 제9항에 있어서, 상기 왜곡 완화층의 상기 GaN 기판 측의 계면에서의 결함 밀도는 5×103 ㎝-1 이상인 것을 특징으로 하는 질화물계 반도체 발광 소자.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 n형 질화물계 반도체층은, GaN 또는 InAlGaN으로 50 체적% 이상 구성되는 것을 특징으로 하는 질화물계 반도체 발광 소자.
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