KR20110018510A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a method for manufacturing the same are provided to form operation resistance low by forming a body pattern and a source contact through an implant process after forming a trench contact in an epitaxial layer. CONSTITUTION: A gate trench(119) is formed within an epitaxial layer on a substrate. A contact trench is formed by etching a part of an epitaxial layer between the gate trenches. A body includes a contact trench in the epitaxial layer between the gate trenches. A source contact(122) is formed in both sides of the contact trench. An insulating pattern is contacted with the top of a source contact on the gate poly in the gate trench, A metal layer(150) is deposited over the substrate including the metal insulating pattern.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자에 관한 것으로, 특히 항복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device and a method of manufacturing the same, which can prevent a phenomenon in which a breakdown voltage (BV) decreases rapidly.

수직 MOSFET은 보통 하나의 드레인이 소스 및 바디의 아래 부분에 위치하는 구조로써, 배터리 수명을 연장시키기 위해 낮은 전력 소모를 요구하게 되었고, 이에 따라 트렌치 MOSFET은 낮은 동작 저항(RDS_ON)을 구현하는 방향으로 개발이 이루어져 왔다. 낮은 동작 저항(RDS_ON) 특성을 갖기 위해서 트렌치 MOSFET은 점차 스케일링되어 왔고, 플래너 콘택(planar contact)에서 트렌치 콘택(trench contact)으로 전환함에 따라 획기적으로 셀 피치(Cell pitch)를 줄일 수 있었다. Vertical MOSFETs usually have one drain at the bottom of the source and body, requiring low power consumption to extend battery life, and thus trench MOSFETs in the direction of low operating resistance (RDS_ON). Development has been done. In order to have a low operating resistance (RDS_ON), trench MOSFETs have been gradually scaled, and the cell pitch has been dramatically reduced by switching from planar contact to trench contact.

이러한 트렌치 콘택은 2차원적인 플래너 콘택(planar contact)에 비해 작은 셀 피치에도 넓은 콘택 단면적을 확보하여 셀 집적도(cell density)를 높여 동작 저항(RDS_ON)을 낮게 형성할 수 있다. 그러나, 트렌치 콘택(trench contact) 깊이가 깊게 형성될 경우 바디 영역과 드리프트 영영의 디플레이션 증가를 제한하여 항 복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상이 나타난다. 따라서, 채널 길이(Channel length)가 작은 소자를 구현하거나, 트렌치 콘택(trench contact) 깊이의 균일도(uniformity)가 좋지 않은 경우 항복전압(Breakdown Voltage; BV)이 감소하는 문제가 발생한다. Such a trench contact can secure a wide contact cross-sectional area even at a small cell pitch compared to a two-dimensional planar contact, thereby increasing cell density and lowering the operating resistance RDS_ON. However, when the trench contact depth is formed deep, the breakdown voltage (BV) decreases rapidly by limiting the increase in deflation of the body region and the drift region. Therefore, when a device having a small channel length is implemented or the uniformity of the trench contact depth is not good, a breakdown voltage (BV) decreases.

본 발명이 이루고자 하는 기술적 과제는 항복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which can prevent a phenomenon in which a breakdown voltage (BV) decreases rapidly.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 기판 상의 에피텍시층 내에 형성된 게이트 트렌치와, 상기 게이트 트렌치 내에 형성된 게이트 폴리와, 상기 게이트 폴리가 형성된 상기 게이트 트렌치 사이의 에피텍시층의 일부를 식각하여 형성된 콘택 트렌치와, 상기 게이트 트렌치 사이의 상기 에피텍시층 내에 상기 콘택 트렌치를 포함하도록 형성된 바디와, 상기 콘택 트렌치 양측의 상기 바디에 형성된 소스 콘택과, 상기 게이트 트렌치 내의 상기 게이트 폴리 상에 상기 소스 콘택의 최상면과 접촉되도록 형성된 금속전 절연 패턴과, 상기 금속전 절연 패턴을 포함하는 상기 기판 전면에 증착된 금속층을 포함하는 것을 특징으로 한다. The semiconductor device according to the embodiment of the present invention for achieving the above object is an epitaxial gap between the gate trench formed in the epitaxial layer on the substrate, the gate poly formed in the gate trench, and the gate trench formed with the gate poly A contact trench formed by etching a portion of the tex layer, a body formed to include the contact trench in the epitaxial layer between the gate trench, a source contact formed in the body on both sides of the contact trench, and the gate trench And a metal layer insulating pattern formed on the gate poly in contact with the top surface of the source contact, and a metal layer deposited on the entire surface of the substrate including the metal layer insulating pattern.

상기와 같은 과제를 달성하기 위한 본 발명의 또 다른 실시 예에 따른 반도 체 소자의 제조방법은 기판 상에 게이트 트렌치 형성을 위한 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 선택적으로 식각하여 상기 게이트 트렌치를 형성하는 단계와, 상기 게이트 트렌치 양측의 상기 기판의 에피텍시층의 상부면 일부가 노출되도록 상기 하드 마스크 패턴을 부분 식각하는 단계와, 상기 게이트 트렌치 내에 상기 게이트 트렌치 양측면의 일부가 노출되도록 게이트 폴리를 형성하는 단계와, 상기 게이트 폴리가 형성된 기판 전면에 TEOS층을 증착한 후 식각하여 상기 게이트 폴리 상부 및 노출된 상기 에피텍시층의 일부와 접촉되도록 금속전 절연막을 형성하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계와, 상기 금속전 절연막 사이의 상기 에피텍시층 내에 콘택 트렌치를 형성하는 단계와, 상기 콘택 트렌치와 접하는 상기 에피텍시층 내에 임플란트 공정을 통해 상기 콘택 트렌치를 포함하도록 바디를 형성하는 단계와, 상기 게이트 트렌치 양측의 상기 바디에 임플란트 공정을 통해 소스 콘택을 형성하는 단계와, 상기 금속전 절연막을 포함하는 상기 기판 전면에 금속층을 증착하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including forming a hard mask pattern for forming a gate trench on a substrate, and using the hard mask pattern as an etching mask. Selectively etching the substrate to form the gate trench, partially etching the hard mask pattern to expose a portion of an upper surface of the epitaxial layer of the substrate on both sides of the gate trench, and forming the gate trench Forming a gate poly to expose a portion of both sides of the gate trench in the gate trench, and depositing and etching the TEOS layer over the entire surface of the substrate on which the gate poly is formed to contact the upper portion of the gate poly and the exposed part of the epitaxial layer. Forming a metal pre-insulating layer so as to remove the hard mask pattern Forming a contact trench in the epitaxial layer between the metal pre-insulating layer, forming a body to include the contact trench through an implant process in the epitaxial layer in contact with the contact trench; And forming a source contact in the body on both sides of the gate trench through an implant process, and depositing a metal layer on the entire surface of the substrate including the pre-metal insulating layer.

본 발명의 실시 예에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다. A semiconductor device and a method of manufacturing the same according to an embodiment of the present invention have the following effects.

콘택 트렌치의 깊이에 따라 하부의 바디 또한 콘택 트렌치 형성 구조에 따라 콘택 트렌치 형성 부위에서 아래로 오목하게 형성되므로, 콘택 트렌치의 깊이 증가에 따른 바디와 소스 콘택 구간의 디플레이션 영역 감소로 발생하는 항복전 압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있다. Due to the depth of the contact trench, the lower body is also concave downward at the contact trench formation area according to the contact trench formation structure, so the breakdown voltage caused by the decrease in the deflation area of the body and source contact sections due to the increase of the depth of the contact trench. (Breakdown Voltage; BV) can be prevented from rapidly decreasing.

또한, 일반적인 트렌치 콘택을 구비하는 반도체 소자의 제조방법은 바디 패턴 형성한 후, 소스 콘택 형성하고 트렌치 콘택을 형성하지만, 본 발명의 실시예에 따른 반도체 소자의 제조방법은 에피텍시층 내에 트렌치 콘택을 형성한 후 임플란트 공정을 통해 바디 패턴 및 소스 콘택을 형성함으로써 콘택 트렌치의 깊이를 증가시킬 수 있고 이에 따라 동작 저항(RDS_ON)을 낮게 형성할 수 있다.In addition, in the method of manufacturing a semiconductor device having a general trench contact, after forming a body pattern, forming a source contact and forming a trench contact, a method of manufacturing a semiconductor device according to an embodiment of the present invention is a trench contact in an epitaxial layer. After the formation, the depth of the contact trench may be increased by forming a body pattern and a source contact through an implant process, thereby lowering the operating resistance RDS_ON.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 도면이다. 1 is a diagram illustrating a semiconductor device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 게이트 트렌치가 형성된 고농도로 도핑된 실리콘 기판(예컨대, N type silicon substrate, 100) 위에 확장되어 형성된 저농도로 도핑된 에피텍시층(예컨대, N type epitaxial layer, 115)과, 게이트 트렌치(119) 내에 에피택시층(115)의 상부면보다 낮게 형성된 게이트 폴리(127)와, 게이트 폴리(127)가 형성된 게이트 트렌치(119) 사이의 에피텍시층(115)의 일부를 식각하여 셀프 얼라인(self-align)으로 형성되는 콘택 트렌치(160)와, 콘택 트렌치(160)와 접하는 에피텍시층(115) 내에 바디 임플란트 공정을 실시하고 열공정 등을 통해 활성화시켜 형성된 바디(117)와, 게이트 트렌치(119) 양측의 바디(117)에 형성된 소스 콘택(122)과, 소스 콘택(122) 하부의 바디(117) 내에 상기 콘택 트렌치(160) 형상으 로 형성된 바디 콘택(162)으로 구성된다. Referring to FIG. 1, a lightly doped epitaxial layer (eg, an N type epitaxial layer 115) formed on a highly doped silicon substrate (eg, an N type silicon substrate 100) having a gate trench formed thereon; A portion of the epitaxial layer 115 is etched between the gate poly 127 formed lower than the top surface of the epitaxial layer 115 in the gate trench 119 and the gate trench 119 in which the gate poly 127 is formed. The body 117 formed by performing a body implant process in the contact trench 160 formed by self-alignment and the epitaxial layer 115 contacting the contact trench 160 and activating it through a thermal process or the like. ), A source contact 122 formed in the body 117 on both sides of the gate trench 119, and a body contact 162 formed in the shape of the contact trench 160 in the body 117 under the source contact 122. It consists of.

바디(117)는 콘택 트렌치(160) 형성 구조에 따라 콘택 트렌치(160)의 하부면과 대응되는 영역에서 아래로 오목하게 형성된다. The body 117 is recessed downward in an area corresponding to the bottom surface of the contact trench 160 according to the contact trench 160 formation structure.

게이트 트렌치(119) 내의 게이트 폴리(127) 상에 소스 콘택(122)과 접속되도록 T자형으로 금속전 절연막(Premetal dielectric; PMD)(133)이 형성된다. 금속전 절연막(133)을 포함하는 기판 전면에 금속층(150)이 형성된다. A premetal dielectric (PMD) 133 is formed on the gate poly 127 in the gate trench 119 so as to be connected to the source contact 122. The metal layer 150 is formed on the entire surface of the substrate including the metal pre-insulating layer 133.

이와 같이, 콘택 트렌치(160)의 깊이에 따라 하부의 바디 또한 콘택 트렌치(160) 형성 구조에 따라 콘택 트렌치(160) 형성 부위에서 아래로 오목하게 형성되므로, 콘택 트렌치(160)의 깊이 증가에 따른 바디(117)와 소스 콘택(122) 구간의 디플레이션 영역 감소로 발생하는 항복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있다. As such, the lower body may also be recessed downward from the contact trench 160 forming portion according to the contact trench 160 forming structure according to the depth of the contact trench 160, and thus, as the depth of the contact trench 160 increases. It is possible to prevent a phenomenon in which a breakdown voltage (BV) caused by a reduction in the deflation region between the body 117 and the source contact 122 is decreased rapidly.

도 2a 내지 도 2n은 도 1에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.2A through 2N are cross-sectional views illustrating a method of manufacturing the semiconductor device illustrated in FIG. 1.

도 2a에 도시된 바와 같이, 저농도로 도핑된 에피텍시층(예컨대, N type epitaxial layer, 115)을 고농도로 도핑된 실리콘 기판(예컨대, N type silicon substrate, 100) 위에 확장시킨다.As shown in FIG. 2A, a lightly doped epitaxial layer (eg, N type epitaxial layer, 115) is extended over a heavily doped silicon substrate (eg, N type silicon substrate, 100).

저농도로 도핑된 에피텍시층(115) 상에 게이트 트렌치(119) 형성을 위하여 실리콘 식각에 저항성을 갖는 하드 마스크 패턴(140)을 4000∼10000Å의 두께로 형성한다. 하드 마스크 패턴(140) 물질은 질화막(Nitride)으로 형성되나, 추후 형성될 금속전 절연막(Premetal dielectric; PMD)의 물질에 따라 변경 가능하다. 예를 들어, 금속전 절연막(도시하지 않음)이 산화막으로 형성될 경우 하드 마스크 패턴(140) 물질은 질화막으로 형성되고, 금속전 절연막(도시하지 않음)이 질화막으로 형성될 경우 하드 마스크 패턴(140) 물질은 산화막으로 형성된다. In order to form the gate trench 119 on the lightly doped epitaxy layer 115, a hard mask pattern 140 having a resistance to silicon etching is formed to a thickness of 4000 to 10000 μs. The hard mask pattern 140 may be formed of a nitride film, but may be changed according to a material of a premetal dielectric (PMD) to be formed later. For example, when the metal pre-insulation layer (not shown) is formed of an oxide film, the hard mask pattern 140 material is formed of a nitride film, and when the metal pre-insulation layer (not shown) is formed of a nitride film, the hard mask pattern 140 is formed of a nitride film. The material is formed of an oxide film.

이어서, 도 2b와 같이 하드 마스크 패턴(140)을 식각 마스크로 사용하여 에피텍시층(115)을 선택적으로 식각하여 게이트 트렌치(119)를 형성한다. 게이트 트렌치(119)의 깊이 타겟(Trench depth target)은 항복전압(Breakdown Voltage; BV)을 고려하여 결정된다. Next, as shown in FIG. 2B, the epitaxial layer 115 is selectively etched using the hard mask pattern 140 as an etching mask to form the gate trench 119. The depth depth target of the gate trench 119 is determined in consideration of the breakdown voltage (BV).

이때, 식각 방법으로는 반응성 이온 식각(Reactive Ion Etch)와 같은 통상적인 식각 방법이 사용될 수 있다.In this case, a conventional etching method such as reactive ion etching may be used as an etching method.

도 2c를 참조하면, 하드 마스크 패턴(140)을 부분적으로 식각하기 위해 풀 백(pull back) 공정을 실시하여 소스 콘택(도시하지 않음) 및 바디 콘택(도시하지 않음)이 형성될 에피텍시층(115)의 최상면 일부분이 노출되도록 셀 피치(Cell pitch)에 따라 한 측면에서 250Å∼3000Å의 폭을 식각하여 감소시킨다. 풀 백 공정은 후속 금속전 절연막(Premetal dielectric; PMD)에서 발생할 수 있는 게이트 산화막 데미지를 막기 위함이며, 트렌치 콘택 프로세스(trench contact process) 적용시 셀프 얼라인(self align) 하기 위함이다. Referring to FIG. 2C, an epitaxial layer in which a source contact (not shown) and a body contact (not shown) are formed by performing a pull back process to partially etch the hard mask pattern 140. The width of 250 mm to 3000 mm is etched on one side in accordance with the cell pitch so that a portion of the top surface of the 115 is exposed. The pull back process is to prevent gate oxide damage that may occur in a subsequent premetal dielectric (PMD) and to self align when applying a trench contact process.

이어서, 도 2d와 같이 게이트 트렌치(119) 내벽과 소스 콘택(도시하지 않음) 및 바디 콘택(도시하지 않음)이 형성될 에피텍시층(115) 즉, 노출된 에피텍시층(115) 상에 게이트 산화막(120)을 성장시킨 후, 게이트 산화막(120)을 포함하는 에피텍시층(115) 전면에 폴리 게이트 물질층(126)을 8000Å∼14000Å의 두께로 증 착한다. Subsequently, as shown in FIG. 2D, the epitaxial layer 115 on which the inner wall of the gate trench 119 and the source contact (not shown) and the body contact (not shown) are to be formed, that is, the exposed epitaxial layer 115 is formed. After the gate oxide film 120 is grown, the poly gate material layer 126 is deposited on the entire surface of the epitaxial layer 115 including the gate oxide film 120 to a thickness of 8000 kPa to 14000 kPa.

도 2e와 같이, 폴리 게이트 물질층(126)을 에치백(etchback) 공정을 통하여 에피택시층(115)의 상부면보다 아래로 내려가도록 식각하여 게이트 폴리(127)을 형성한다. 여기서 에치백 공정이란 식각 대상물의 모든 면을 동일하게 식각하는 것을 말한다. 예컨대, 게이트 폴리(127)은 에피텍시층(115)의 표면으로부터 500Å∼2000Å의 두께가 낮아지게 된다. As shown in FIG. 2E, the gate poly layer 127 is formed by etching the poly gate material layer 126 to be lower than the top surface of the epitaxy layer 115 through an etchback process. Here, the etch back process means etching all sides of the object to be etched identically. For example, the gate poly 127 has a thickness of 500 kPa to 2000 kPa lower from the surface of the epitaxial layer 115.

이어서, 도 2f와 같이 금속전 절연막(도시하지 않음)을 형성하기 위해 게이트 폴리(127)을 포함하는 에피택시층(115) 전면에 TEOS층(130)을 3000Å∼8000Å의 두께로 증착한다. Subsequently, the TEOS layer 130 is deposited on the entire surface of the epitaxy layer 115 including the gate poly 127 to have a thickness of 3000 kPa to 8000 kPa in order to form a metal pre-insulating film (not shown) as shown in FIG. 2F.

도 2g와 같이, TEOS층(130)을 에치백(etchback) 공정을 통하여 하드 마스크 패턴(140)보다 아래로 내려가도록 금속전 절연막(Premetal dielectric; PMD)(133)형성한다. 에치백 공정을 진행한 후, 형성된 금속전 절연막(Premetal dielectric; PMD)(133)의 두께는 2000Å∼5000Å로 형성된다. 여기서, 금속전 절연막(Premetal dielectric; PMD)(133)은 게이트 트렌치(119)내의 게이트 폴리(127) 상부면으로부터 두께를 2000Å∼5000Å를 유지하도록 형성하여 게이트 폴리(127)와 추후 형성될 소스 영역 사이의 누설 전류(leakage current)의 발생을 방지할 수 있다. As shown in FIG. 2G, a premetal dielectric (PMD) 133 is formed to lower the TEOS layer 130 below the hard mask pattern 140 through an etchback process. After the etch back process, the thickness of the formed premetal dielectric (PMD) 133 is formed to be 2000 kPa to 5000 kPa. Here, the premetal dielectric (PMD) 133 is formed to maintain a thickness of 2000 μs to 5000 μs from the top surface of the gate poly 127 in the gate trench 119 to form the gate poly 127 and a source region to be formed later. The occurrence of leakage current between them can be prevented.

금속전 절연막(Premetal dielectric; PMD)(133)의 물질은 하드 마스크 패턴(140) 물질에 따라 변경 가능하다. 예를 들어, 금속전 절연막(133)이 산화막으로 형성될 경우 하드 마스크 패턴(140) 물질은 질화막으로 형성되고, 금속전 절연막(133)이 질화막으로 형성될 경우 하드 마스크 패턴(140) 물질은 산화막으로 형성 된다. The material of the premetal dielectric (PMD) 133 may be changed according to the material of the hard mask pattern 140. For example, when the metal pre-insulation layer 133 is formed of an oxide film, the hard mask pattern 140 material is formed of a nitride film, and when the metal pre-insulation layer 133 is formed of a nitride film, the material of the hard mask pattern 140 is an oxide film. Is formed.

이어서, 도 2h와 같이 하드 마스크 패턴(140)을 제거한다. Subsequently, the hard mask pattern 140 is removed as shown in FIG. 2H.

금속전 절연막(Premetal dielectric; PMD)(133)은 게이트 트렌치(119) 내의 게이트 폴리(127) 상에 소스 콘택(122)의 일부분과 접촉되도록 T자형으로 형성된다. A premetal dielectric (PMD) 133 is formed in a T-shape to contact a portion of the source contact 122 on the gate poly 127 in the gate trench 119.

이어서, 도 2i와 같이 금속전 절연막(Premetal dielectric; PMD)(133) 사이의 에피텍시층(115) 내에 콘택 트렌치(160)를 형성한다. 콘택 트렌치(160)는 에피텍시층(115)의 상부면으로부터 0.2㎛∼0.6㎛의 깊이로 식각되어 형성된다. Next, as shown in FIG. 2I, a contact trench 160 is formed in the epitaxial layer 115 between the premetal dielectric (PMD) 133. The contact trench 160 is etched to a depth of 0.2 μm to 0.6 μm from the upper surface of the epitaxial layer 115.

구체적으로, 게이트 폴리(127)가 형성된 게이트 트렌치(119) 사이의 에피텍시층(115)의 일부를 식각하여 셀프 얼라인(self-align)으로 콘택 트렌치(160)가 형성되고, 도 2j와 같이 콘택 트렌치(160)와 접하는 에피텍시층(115) 내에 바디 임플란트 공정을 실시하고 열공정 등을 통해 활성화시켜 바디(117)를 형성시킨다. 바디(117)는 콘택 트렌치(160) 형성 구조에 따라 콘택 트렌치(160)의 하부면과 대응되는 영역에서 아래로 오목하게 형성된다. Specifically, a portion of the epitaxial layer 115 between the gate trenches 119 on which the gate poly 127 is formed is etched to form contact trenches 160 in a self-aligned manner. As described above, the body implant process is performed in the epitaxial layer 115 in contact with the contact trench 160 and is activated through a thermal process to form the body 117. The body 117 is recessed downward in an area corresponding to the bottom surface of the contact trench 160 according to the contact trench 160 formation structure.

여기서, 바디(117) 활성화시킬 때 산소(O2)가스를 조절하여 콘택 트렌치(160) 상에 산화막()을 형성시켜 후속 단계인 소스 임플란트의 마스크 역할을 하게 된다. Here, when the body 117 is activated, the oxide () is formed on the contact trench 160 by regulating oxygen (O 2 ) gas to serve as a mask of a source implant, which is a subsequent step.

이어서, 도 2k와 같이, 바디(117)가 형성된 에피텍시층(115) 상에 소스 패턴(도시하지 않음)을 형성하고, 소스 형성을 위해 콘택 트렌치(160) 상에 산화 막(135)을 마스크로 하여 게이트 트렌치(119) 양측의 바디(117)에 소스 임플란트 공정을 실시한 후, 열처리 등의 공정을 통해 드라이브 인(Drive in)하여 소스 콘택(122)을 형성한다. Subsequently, as shown in FIG. 2K, a source pattern (not shown) is formed on the epitaxial layer 115 on which the body 117 is formed, and an oxide film 135 is formed on the contact trench 160 to form the source. After the source implant process is performed on the bodies 117 on both sides of the gate trench 119 as a mask, the source contact 122 is formed by driving in a process such as heat treatment.

여기서, 소스 임플란트는 각도를 30도~45도의 각도로 블랭캣(blanket) 방식으로 형성한다. Here, the source implant is formed in a blanket method (blanket) at an angle of 30 degrees to 45 degrees.

이어서, 후속 콘택 임플란트 형성을 위해 도 2l와 같이, 식각 용액인 플루오르화수소(HF)로 소스 임플란트의 마스크 역할을 하는 콘택 트렌치(160) 상에 산화막(135)을 제거한다. Subsequently, the oxide layer 135 is removed on the contact trench 160 serving as a mask of the source implant with hydrogen fluoride (HF) as an etching solution for subsequent contact implant formation.

도 2m을 참조하면, 소스 콘택(122) 하부의 콘택 트렌치(160)와 접하는 바디(117) 내에 바디 콘택 임플란트 공정을 실시하고 열공정 등을 통해 활성화시켜 바디 콘택(162)을 형성시킨다. Referring to FIG. 2M, a body contact implant process is performed in the body 117 in contact with the contact trench 160 under the source contact 122 and is activated through a thermal process to form the body contact 162.

바디 콘택 임플란트(Contact implant) 공정은 후속 금속층(150)이 형성되어 바디(117)와 바로 콘택하게 되면 콘택 저항이 커지기 때문에 바디 콘택 임플란트(Contact implant)라는 공정을 진행하여 저항을 낮추게 된다. In the body contact implant process, when the subsequent metal layer 150 is formed and directly contacts the body 117, the contact resistance increases, thereby lowering the resistance by performing a process called a body contact implant.

이어서, 도 2n과 같이 소스 콘택(122) 및 바디 콘택(162)와 접촉되도록 콘택 트렌치(160) 및 금속전 절연막(133)을 포함하는 기판 전면에 스퍼터링 등의 증착 방법을 통해 금속층(150)이 형성된다. Subsequently, as shown in FIG. 2N, the metal layer 150 is deposited through a deposition method such as sputtering on the entire surface of the substrate including the contact trench 160 and the pre-metal insulating layer 133 to be in contact with the source contact 122 and the body contact 162. Is formed.

이와 같이, 콘택 트렌치(160)의 깊이에 따라 하부의 바디 또한 콘택 트렌치(160) 형성 구조에 따라 콘택 트렌치(160) 형성 부위에서 아래로 오목하게 형성되므로, 콘택 트렌치(160)의 깊이 증가에 따른 바디(117)와 소스 콘택(122) 구간의 디플레이션 영역 감소로 발생하는 항복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있다. As such, the lower body may also be recessed downward from the contact trench 160 forming portion according to the contact trench 160 forming structure according to the depth of the contact trench 160, and thus, as the depth of the contact trench 160 increases. It is possible to prevent a phenomenon in which a breakdown voltage (BV) caused by a reduction in the deflation region between the body 117 and the source contact 122 is decreased rapidly.

또한, 일반적인 트렌치 콘택을 구비하는 반도체 소자의 제조방법은 바디 패턴 형성한 후, 소스 콘택 형성하고 트렌치 콘택을 형성하지만, 본 발명의 실시예에 따른 반도체 소자의 제조방법은 에피텍시층(115) 내에 트렌치 콘택을 형성한 후 임플란트 공정을 통해 바디 패턴 및 소스 콘택을 형성함으로써 콘택 트렌치(160)의 깊이를 증가시킬 수 있고 이에 따라 동작 저항(RDS_ON)을 낮게 형성할 수 있다.In addition, in the method of manufacturing a semiconductor device having a general trench contact, after forming a body pattern, forming a source contact and forming a trench contact, a method of manufacturing a semiconductor device according to an embodiment of the present invention may include the epitaxial layer 115. After forming the trench contacts in the trench, the depth of the contact trench 160 may be increased by forming a body pattern and a source contact through an implant process, thereby lowering the operating resistance RDS_ON.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 도면이다. 1 is a diagram illustrating a semiconductor device according to an exemplary embodiment of the present invention.

도 2a 내지 도 2n은 도 1에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.2A through 2N are cross-sectional views illustrating a method of manufacturing the semiconductor device illustrated in FIG. 1.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100 : 실리콘 기판 115 : 에피텍시층100 silicon substrate 115 epitaxy layer

117 : 바디 119 : 게이트 트렌치117: body 119: gate trench

120 : 게이트 산화막 122 : 소스 콘택120: gate oxide film 122: source contact

162 : 바디 콘택 150 : 금속층162: body contact 150: metal layer

160 : 콘택 트렌치160: contact trench

Claims (12)

기판 상의 에피텍시층 내에 형성된 게이트 트렌치와,A gate trench formed in the epitaxial layer on the substrate, 상기 게이트 트렌치 내에 형성된 게이트 폴리와,A gate poly formed in the gate trench, 상기 게이트 폴리가 형성된 상기 게이트 트렌치 사이의 에피텍시층의 일부를 식각하여 형성된 콘택 트렌치와,A contact trench formed by etching a portion of an epitaxial layer between the gate trenches on which the gate poly is formed; 상기 게이트 트렌치 사이의 상기 에피텍시층 내에 상기 콘택 트렌치를 포함하도록 형성된 바디와,A body formed to include the contact trench in the epitaxial layer between the gate trenches; 상기 콘택 트렌치 양측의 상기 바디에 형성된 소스 콘택과,Source contacts formed in the body on both sides of the contact trench; 상기 게이트 트렌치 내의 상기 게이트 폴리 상에 상기 소스 콘택의 최상면과 접촉되도록 형성된 금속전 절연 패턴과,A metal insulating pattern formed on the gate poly in the gate trench to be in contact with a top surface of the source contact; 상기 금속전 절연 패턴을 포함하는 상기 기판 전면에 증착된 금속층을 포함하는 것을 특징으로 하는 반도체 소자. And a metal layer deposited on the entire surface of the substrate including the metal pre-insulation pattern. 제 1 항에 있어서,The method of claim 1, 상기 게이트 폴리는 상기 에피택시층의 상부면보다 낮게 형성되는 것을 특징으로 하는 반도체 소자. And the gate poly is formed lower than an upper surface of the epitaxy layer. 제 1 항에 있어서,The method of claim 1, 상기 바디는 상기 콘택 트렌치 형성 구조에 따라 콘택 트렌치의 하부면과 대 응되는 영역에서 아래로 오목하게 형성되는 것을 특징으로 하는 반도체 소자. And the body is concave downward in a region corresponding to the bottom surface of the contact trench according to the contact trench formation structure. 제 1 항에 있어서,The method of claim 1, 상기 소스 콘택 하부의 상기 바디와 상기 콘택 트렌치 사이에 상기 콘택 트렌치 형상으로 형성된 바디 콘택을 추가로 구비하는 것을 특징으로 하는 반도체 소자.And a body contact formed in the contact trench shape between the body under the source contact and the contact trench. 제 1 항에 있어서, The method of claim 1, 상기 금속전 절연막은 T자형으로 형성되는 것을 특징으로 하는 반도체 소자. The metal insulating film is a semiconductor device, characterized in that formed in a T-shape. 제 1 항에 있어서,The method of claim 1, 상기 콘택 트렌치는 상기 에피텍시층의 상부면으로부터 0.2㎛∼0.6㎛의 깊이로 식각되어 형성되는 것을 특징으로 하는 반도체 소자.And the contact trench is etched to a depth of 0.2 μm to 0.6 μm from an upper surface of the epitaxial layer. 기판 상에 게이트 트렌치 형성을 위한 하드 마스크 패턴을 형성하는 단계와,Forming a hard mask pattern for forming a gate trench on the substrate; 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 선택적으로 식각하여 상기 게이트 트렌치를 형성하는 단계와, Selectively etching the substrate using the hard mask pattern as an etching mask to form the gate trench; 상기 게이트 트렌치 양측의 상기 기판의 에피텍시층의 상부면 일부가 노출되도록 상기 하드 마스크 패턴을 부분 식각하는 단계와,Partially etching the hard mask pattern to expose a portion of the upper surface of the epitaxial layer of the substrate on both sides of the gate trench; 상기 게이트 트렌치 내에 상기 게이트 트렌치 양측면의 일부가 노출되도록 게이트 폴리를 형성하는 단계와,Forming a gate poly to expose portions of both sides of the gate trench in the gate trench; 상기 게이트 폴리가 형성된 기판 전면에 TEOS층을 증착한 후 식각하여 상기 게이트 폴리 상부 및 노출된 상기 에피텍시층의 일부와 접촉되도록 금속전 절연막을 형성하는 단계와, Depositing a TEOS layer on an entire surface of the substrate on which the gate poly is formed and etching to form a metal pre-insulating layer so as to contact the upper portion of the gate poly and a part of the exposed epitaxial layer; 상기 하드 마스크 패턴을 제거하는 단계와,Removing the hard mask pattern; 상기 금속전 절연막 사이의 상기 에피텍시층 내에 콘택 트렌치를 형성하는 단계와, Forming a contact trench in the epitaxial layer between the metal dielectric layers; 상기 콘택 트렌치와 접하는 상기 에피텍시층 내에 임플란트 공정을 통해 상기 콘택 트렌치를 포함하도록 바디를 형성하는 단계와, Forming a body to include the contact trench through an implant process in the epitaxial layer in contact with the contact trench; 상기 게이트 트렌치 양측의 상기 바디에 임플란트 공정을 통해 소스 콘택을 형성하는 단계와, Forming a source contact in the body on both sides of the gate trench through an implant process; 상기 금속전 절연막을 포함하는 상기 기판 전면에 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And depositing a metal layer on the entire surface of the substrate including the metal pre-insulating layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 게이트 폴리는 상기 에피택시층의 상부면보다 낮게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. And the gate poly is lower than an upper surface of the epitaxy layer. 제 7 항에 있어서, The method of claim 7, wherein 상기 콘택 트렌치는 상기 에피텍시층의 상부면으로부터 0.2㎛∼0.6㎛의 깊이 로 식각되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The contact trench is a method of manufacturing a semiconductor device, characterized in that formed by etching to a depth of 0.2㎛ ~ 0.6㎛ from the upper surface of the epitaxial layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 소스 콘택 하부의 콘택 트렌치와 접하는 바디 내에 임플란트 공정을 통해 바디 콘택을 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a body contact through an implant process in a body in contact with the contact trench under the source contact. 제 7 항에 있어서,The method of claim 7, wherein 상기 바디는 상기 콘택 트렌치 형성 구조에 따라 콘택 트렌치의 하부면과 대응되는 영역에서 아래로 오목하게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the body is recessed downward in an area corresponding to the bottom surface of the contact trench according to the contact trench formation structure. 제 7 항에 있어서,The method of claim 7, wherein 상기 금속전 절연 패턴은 T자 형태로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The metal pre-insulation pattern is a method of manufacturing a semiconductor device, characterized in that formed in the T-shape.
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