KR20110008553A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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KR20110008553A
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심현준
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Abstract

반도체 메모리 장치 및 그 제조 방법을 제공한다. 이 장치에서는 두개의 도선이 교차하는 지점에 위치하는 저항변화부와 같은 메모리 셀에 나노튜브가 기계적 스위치로써 연결된다. 이로써 누설전류를 차단하고 고집적화에 유리하다.
탄소나노튜브, 기계적 스위치, 저항성 메모리 장치

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor memory device and method of forming the same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로 더욱 상세하게는 반도체 메모리 장치 및 그 제조 방법이다.
반도체 장치의 고집적화에 따라, 반도체 메모리 장치에 있어서도 작은 크기에 대용량의 데이터 저장 능력이 요구되고 있다. 또한 반도체 메모리 장치는 동작 속도가 빠르고 저전력에서 구동이 가능한 것이 바람직하다. 이를 구현하기 위하여 다양한 연구가 진행되어 왔다.
통상적인 반도체 메모리 장치는 회로적으로 연결된 많은 메모리 셀들을 포함한다. 대표적인 반도체 메모리 장치인 디램(DRAM)의 경우 단위 메모리 셀은 한개의 트랜지스터와 한개의 커패시터로 구성되는 것이 일반적이다. 디램은 집적도가 높고 동작 속도가 빠른 이점이 있다. 그러나 전원이 꺼진 후에는 저장된 데이터가 모두 소실되는 단점이 있다.
비휘발성 메모리 장치는 전원이 꺼진 후에도 저장된 데이터가 보존될 수 있는 것으로 대표적으로 플래쉬 메모리를 들 수 있다. 플래쉬 메모리는 휘발성 메모 리오 달리 비휘발성의 특성을 지니고 있으나 디램에 비해 집적도가 낮고 동작 속도가 느린 단점이 있다.
현재 많은 연구가 진행되고 있는 비휘발성 메모리 소자로 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), PRAM(Phase-change Random Access Memory) 및 ReRAM(Resistance Random Access Memory)등이 있다.
본 발명이 해결하고자 하는 과제는 선택되지 않은 메모리 셀로의 누설 전류를 막을 수 있는 고집적화된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 제 1 도선; 상기 제 1 도선 상을 교차하는 제 2 도선; 상기 제 1 도선과 상기 제 2 도선이 교차하는 지점에 위치하여 상기 제 1 도선과 상기 제 2 도선과 전기적으로 연결되는 저항변화부; 및 상기 저항변화부와 상기 제 2 도선 사이에 개재된 기계적 스위치를 포함하되, 상기 기계적 스위치는 나노튜브를 포함하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 저항변화부와 상기 제 2 도선 사이에 개재되며 상부에 상기 나노튜브가 위치하는 도전패드를 더 포함할 수 있다.
상기 저항변화부는, 상변환물질막패턴; 상기 저항변화부는 차례로 적층된 고 정층, 터널층 및 자유층을 포함하는 자기터널접합(Magnetic tunnel junction)구조 패턴; 금속산화막 패턴; 또는 고체 전해질막 패턴을 포함할 수 있다.
본 발명의 일 예에 있어서, 상기 저항변화부는 상변환물질막 패턴일 수 있으며, 이 경우, 상기 반도체 장치는 상기 도전패드와 상기 상변환물질패턴 사이에 개재되며 접촉윈도우가 형성된 절연막을 더 포함할 수 있다. 이때 상기 도전패드와 상기 상변환물질 패턴은 상기 접촉 윈도우를 통해 서로 접할 수 있다. 상기 상변화물질패턴과 상기 절연막은 서로 정렬된 측벽을 가질 수 있다. 상기 상변화물질패턴과 상기 절연막은 상기 제 1 도선의 측벽과 정렬된 측벽을 가질 수 있다. 상기 상변화물질패턴과 상기 절연막은 상기 제 1 도선과 중첩되는 라인 형태를 가질 수 있다.
본 발명의 다른 예에 있어서, 상기 저항변화부는 고체 전해질막 패턴일 수 있으며, 이 경우, 상기 도전패드와 상기 제 1 도선 중 어느 하나는 상기 고체 전해질막 패턴으로 금속 이온을 확산시키는 성질의 금속막을 포함할 수 있다.
상기 반도체 메모리 장치는 적어도 상기 제 1 도선, 상기 저항변화부 및 상기 도전패드의 측벽들을 덮으면서 상기 도전패드의 상부면을 노출시키는 제 1 개구부가 형성된 층간절연막을 더 포함할 수 있으며, 이때 상기 나노튜브는 상기 제 1 개구부 안에 위치할 수 있다.
상기 나노튜브와 상기 층간절연막 사이의 제 1 간격에 비해 상기 제 1 개구부의 측벽과 상기 제 2 도선 사이의 제 2 간격이 바람직하게 더 넓다.
상기 제 2 간격은 바람직하게는 상기 제 1 간격의 두배 이상이다.
상기 제 2 도선은 상기 제 1 개구부와 중첩되는 위치에서 상기 제 1 개구부 보다 넓은 폭을 가지는 제 2 개구부를 포함하거나, 상기 제 2 도선은 상기 제 1 개구부의 일부 측벽들을 둘러싸는 측면의 만곡부 영역(laterally curved region) 을 포함할 수 있다.
상기 반도체 메모리 장치에서는, 상기 제 1 도선과 상기 제 2 도선에 전압을 인가하여 상기 나노튜브가 상기 제 2 도선에 접함으로써 상기 기계적 스위치가 턴온(Turn ON)된다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 형성 방법은, 반도체 기판 상에 제 1 도선을 형성하는 단계; 상기 제 1 도선 상에 저항변화부를 형성하는 단계; 상기 저항변화부 상에 도전패드를 형성하는 단계; 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제 2 도선을 형성하는 단계; 적어도 상기 층간절연막을 패터닝하여 상기 도전패드의 상부면을 적어도 일부 노출시키는 개구부를 형성하는 단계; 및 상기 개구부를 통해 노출된 상기 도전 패드 상에 나노 튜브를 형성하는 단계를 포함한다.
본 발명의 일 예에 따른 반도체 메모리 장치에서는 두개의 도선이 교차하는 지점에 위치하는 저항변화부와 같은 메모리 셀에 나노튜브가 기계적 스위치로써 연결된다. 이러한 나노튜브가 기계적 스위치 역할을 하여 선택되지 않은 다른 메모리 셀로의 누설전류를 차단할 수 있으며, 또한 트랜지스터를 스위치로 포함하는 반도체 장치에 비해 고집적화에 유리하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 반도체 메모리 장치의 단위 회로도이다.
도 1을 참조하면, 본 발명의 반도체 메모리 장치(100)는 제 1 도선(CL1)과 제 2 도선(CL2)이 교차되는 지점에 저항변화 메모리셀(Memory Cell, MC)과 기계적 스위치(Mechanical Switch, MS)가 직렬로 연결된 모습을 가진다.
<실시예 1>
도 2a는 본 발명의 실시예 1에 따른 반도체 메모리 장치의 사시도이다. 도 2b는 도 2a의 상부 평면도이다. 도 2c는 도 2a 또는 도 2b를 I-I선으로 자른 단면도이다. 도 2d는 도 2a 또는 도 2b를 II-II선으로 자른 단면도이다. 도 2a의 사시도에는 이해를 도모하기 위해, 도 2b 내지 도 2d의 층간절연막(14)이 생략되었다.
도 2a 내지 도 2d를 참조하면, 본 실시예에 따른 반도체 메모리 장치(100)에 서, 반도체 기판(1) 상에 버퍼막(3)이 배치된다. 상기 버퍼막(3) 상에는 상기 반도체 기판(1)을 가로지르는 제 1 도선(5, CL1)이 배치된다. 본 실시예에서 상기 제 1 도선(5)은 상기 버퍼막(3) 상에 배치되었으나, 상기 제 1 도선(5)은 소자분리막(미도시)에 의해 한정된 활성영역에 불순물을 주입하여 형성된 불순물 주입 영역으로도 구현될 수 있다.
계속해서, 상기 제 1 도선(5)의 소정 영역 상에는 저항변화부(10, MC)와 도전패드(12)가 차례로 배치된다. 상기 저항변화부(10)와 상기 도전패드(12)는 서로 정렬된 측벽을 가질 수 있다. 상기 제 1 도선(5), 상기 저항변화부(10) 및 상기 도전패드(12)의 적어도 측벽들은 층간절연막(14)에 의해 덮인다. 상기 층간절연막(14)은 상기 도전패드(12)의 상부면을 일부 노출시키는 제 1 개구부(24)를 포함한다. 상기 층간절연막(14) 상에는 제 2 도선(16a, CL2)이 달리며 상기 제 1 도선(5)과 교차된다. 본 실시예에 있어서, 상기 제 2 도선(16a)는 상기 제 1 개구부(24)와 중첩되되 상기 제 1 개구부(24)의 폭보다 큰 폭의 제 2 개구부(20)을 가질 수 있다. 상기 제 1 개구부(24)에 의해 노출된 상기 도전 패드(12)의 상부면에 수직으로 신장된 나노튜브(26, MS)들이 배치된다. 상기 나노튜브(26)들은 탄소나노튜브일 수 있다.
상기 저항변화부(10)는 상변환물질 패턴일 수 있다. 이 경우, 상기 반도체 메모리 장치(100)는 PRAM이 될 수 있다. 또는, 상기 저항변화부(10)는 차례로 적층된 고정층, 터널층 및 자유층을 포함하는 자기터널접합(Magnetic tunnel junction)구조 패턴일 수 있다. 이 경우, 상기 반도체 메모리 장치(100)는 MRAM이 될 수 있 다. 또는 상기 저항변화부(10)는 금속산화막 패턴, 또는 고체 전해질막 패턴을 포함할 수 있다. 이 경우 상기 반도체 메모리 장치(100)는 ReRAM일 수 있다. 특히, 상기 저항변화부(10)가 고체 전해질막 패턴일 경우, 상기 반도체 메모리 장치(100)는 CBRAM(Conductive Bridging Random Access Memory)로 명명될 수 있다. 이 경우, 상기 도전패드(12)와 상기 제 1 도선(5) 중 어느 하나는 상기 고체 전해질막 패턴으로 금속 이온을 확산시키는 성질의 금속막을 포함할 수 있다. 또한 이 경우, 상기 도전패드(12)와 상기 제 1 도선(5) 중 나머지 하나는 불활성 전극에 해당할 수 있다. 상기 저항변화부(10)의 종류에 따른 반도체 메모리 장치들은 후속의 실시예들에서 자세하게 설명된다.
도 2a 내지 도 2의 반도체 메모리 장치(100)는 하나의 단위 셀로서, 이러한 단위셀들은 좌우전후 반복되어 배치될 수 있다. 즉, 상기 제 1 도선(5)은 II-II 선 방향으로 연장되어 복수의 서로 고립된 저항변화부(10)들과 접할 수 있으며, 상기 제 2 도선(16a)은 I-I 선 방향으로 연장되어 제 2 개구부(20)들을 통해 복수의 나노튜브(26)들과 인접할 수 있다.
도 3a와 도 3b는 각각 도 2c와 도 2d의 단면을 가지는 반도체 메모리 장치에 전압이 인가되었을 때, 나노튜브 스위치가 동작한 모습을 나타낸다.
도 2a 내지 도 2d의 반도체 메모리 장치(100)에서 제 1 도선(5)과 제 2 도선(16a)에 전압을 인가한다. 예를 들면 상기 제 1 도선(5)에는 0V를 인가하고 상기 제 2 도선(16a)에는 0.5V 또는 그 이상의 전압을 인가할 수 있다. 이로써, 도 3a 및 도 3b에서처럼, 쿨롱의 힘에 의해 상기 나노 튜브(26)의 단부들이 상기 제 2 도 선(16a) 쪽으로 휘려고 한다. 한편 이때에는 상기 나노 튜브(26)는 탄성력에 의해 다시 제자리로 복원되려고 한다. 전압 인가에 의해 쿨롱의 힘이 상기 탄성력보다 강해지면, 상기 나노 튜브(26)의 단부는 결국 상기 제 2 도선(16a)과 접하게 된다. 상기 나노튜브(26)의 단부들이 상기 제 2 도선(16a)과 접하게 되면, 쿨롱의 힘이 계속 작용하고 이에 더불어 상기 제 2 도선(16a)과 상기 나노 튜브(26)의 단부 사이에는 반데르발스 힘이 작용하여 상기 나노튜브(26)의 단부는 상기 제 2 도선(16a)와 계속 붙어있으려는 경향이 있다. 한편, 상기 제 1 도선(5)과 상기 제 2 도선(16a)에 전압을 끊으면, 상기 나노튜브(26)의 탄성력에 의해 상기 나노 튜브(26)는 제자리로 원상회복되어, 상기 제 2 도선(16a)으로부터 떨어지게 된다. 이와 같은 원리로 상기 나노 튜브(26)는 스위칭 기능을 할 수 있다.
도 4는 도 2c의 일부 단면을 확대한 단면도이다.
도 4를 참조하면, 상기 나노튜브(26)와 상기 층간절연막(14) 사이의 간격을 제 1 거리(g1)라 정하고, 상기 제 1 개구부(24)의 측벽과 상기 제 2 도선(16a) 사이의 간격을 제 2 거리(g2)라고 정한다. 그리고, 상기 나노튜브(26)의 하단부에서 상기 층간절연막(14)의 상부면까지의 높이를 제 1 길이(L1)로 정하고, 상기 제 2 도선(16a)의 두께를 제 2 길이(L2)로 정한다. 바람직하게는, 상기 나노 튜브(26)의 주변 구조물들은 스위칭 기능이 원할하게 이뤄지도록 디자인된다. 즉, 상기 제 1 도선(5)과 상기 제 2 도선(16a)에 전압을 끊을 경우, 상기 제 2 도선(16a)과 상기 나노 튜브(26)의 단부 사이에 작용하는 반데르발스 힘보다 상기 나노 튜브(26)의 탄 성력이 커서 상기 나노 튜브(26)가 원위치로 쉽게 돌아가도록, 제 1 거리(g1), 제 2 거리(g2), 제 1 길이(L1), 제 2 길이(L2) 등을 적절하게 디자인한다.
일 예로써, 상기 도전 패드(5)에 0V를 인가할 경우, 상기 제 2 도선(16a)에 인가되는 전압, 즉 상기 나노튜브(26)의 상단부가 상기 제 2 도선(16a) 쪽으로 휘어져 접하도록 상기 나노튜브(26)를 끌어당기는 제 1 전압(Pull-in Voltage, VPI)은 아래의 수학식 1로 묘사될 수 있다.
Figure 112009044064922-PAT00001
상기 수학식 1에서, d는 나노튜브(26)의 두께이며, k는 나노튜브의 탄성 계수, ε0는 나노튜브(26)의 유전율이다.
상기 제 1 거리(g1)는, 나노 튜브(26)를 형성하는 과정에서 발생되는 확률적인 수치이다. 즉, 탄소 나노 튜브를 형성하기 위한 촉매 나노입자가 상기 도전 패드(12)의 상부면에 존재할 임의적인 값이다. 따라서 상기 제 1 거리(g1)를 인위적으로 조절하는 것은 매우 어렵다. 그러나 상기 제 2 거리(g2)는 제 1 개구부(24)의 측벽으로부터 제 2 도선(20)까지의 거리이므로 형성 과정 중에 인위적으로 조절하기 가 용이하다. 상기 제 1 전압(VPI)는 임의적인 값인 상기 제 1 거리(g1)를 이용하여 계산되므로 일정하게 조절하기 어렵고 위치마다 조금씩 달라질 수 있다. 즉, 상기 제 1 전압(VPI)의 산포가 커질 수 있다.
한편, 임의적인 값에 해당하는 상기 제 1 거리(g1)에 따른 영향들, 즉 상기 제 1 거리(g1)와 상기 제 1 길이(L1) 부분이 없다고 가정하고 단지 제 2 거리(g2)와 제 2 길이(L2) 만이 존재할 때 상기 나노튜브(26)를 끌어당기는 제 2 전압(VPI0)은 하기 수학식 2와 같이 묘사될 수 있다.
Figure 112009044064922-PAT00002
상기 제 1 전압(VPI)과 상기 제 2 전압(VPI0), 제 1 거리(g1)와 상기 제 1 길이(L1), 상기 제 2 거리(g2)와 제 2 길이(L2) 사이의 상관 관계를 도 5의 그래프에 나타내었다.
도 5를 참조하면, g1≤0.5g2일 때, L1/L2에 상관없이 VPI/VPI0는 대략 1.0으로 일정하다. 이는 즉, 상기 제 2 거리(g2)가 제 1 거리(g1)의 두배 이상으로 충분히 크게 구현하면, 상기 제 1 전압(VPI)과 상기 제 2 전압(VPI0)은 상기 제 1 길이(L1), 제 2 길이(L2)에 상관없이 거의 같아진다. 이로써 상기 제 1 전압(VPI)의 산포를 줄일 수 있으며 안정적인 스위치 기능을 하는 나노튜브를 포함하는 반도체 메모리 장치를 구현할 수 있다.
다음으로 도 2a 내지 도 2d의 반도체 메모리 장치의 제조 과정을 설명하기로 한다. 도 6a 내지 도 14a는 도 2b의 상부 평면도의 반도체 메모리 장치를 형성하는 과정을 순차적으로 나타내는 상부 평면도들이다. 도 6b 내지 도 14b는 각각 도 6a 내지 도 14a를 I-I 선으로 자른 단면도들로써, 도 2c의 단면도의 반도체 메모리 장치를 형성하는 과정을 순차적으로 나타낸다. 도 6c 내지 도 14c는 각각 도 6a 내지 도 14a를 II-II 선으로 자른 단면도들로써, 도 2d의 단면도의 반도체 메모리 장치를 형성하는 과정을 순차적으로 나타낸다.
도 6a, 6b 및 6c를 참조하면, 반도체 기판(1) 상에 버퍼막(3)을 형성한다. 상기 버퍼막(3)은 열산화막일 수 있다. 도시하지는 않았지만 상기 버퍼막(3)을 형성하기 전에, 소자분리막과 웰 등을 형성할 수 있다.
도 7a, 7b 및 7c를 참조하면, 상기 버퍼막(3) 상에 상기 반도체 기판(1)을 가로지르는 제 1 도선(5)을 형성한다. 상기 제 1 도선(5)은 예를 들면 II-II선과 평행하도록 형성된다. 상기 제 1 도선(5)은 예를 들면, 상기 버퍼막(3) 상에 도전막을 전면적으로 형성하고 패터닝함으로써 형성될 수 있다. 본 실시예에서 상기 제 1 도선(5)은 상기 버퍼막(3) 상을 가로지르도록 형성되었지만, 반도체 기판 내에 소자분리막에 의해 한정된 활성영역에 형성되는 불순물 주입 영역으로도 대체 가능 하다.
도 8a, 8b 및 8c를 참조하면, 상기 제 1 도선(5) 상에 차례로 적층된 저항변화부(10)와 도전패드(12)를 형성한다. 상기 저항변화부(10)는 상변환물질막, 금속산화막, 고체전해질막, 또는 차례로 적층된 자성막, 절연막 및 자성막을 포함할 수 있다. 상기 저항변화부(10)와 상기 도전패드(12)를 형성하기 위해 상기 저항변화부(10)를 구성하는 상변환물질막, 금속산화막 또는 고체전해질막을 전면적으로 형성하고, 그 위에 상기 도전 패드(12)를 구성하는 도전막을 전면적으로 적층한 후에 차례로 패터닝할 수 있다. 또는 상기 저항변화부(10)와 상기 도전패드(12)를 형성하기 위해, 상기 저항변화부(10)를 구성하는 자성막, 절연막, 자성막을 차례로 전면적으로 적층하고, 그 위에 상기 도전 패드(12)를 구성하는 도전막을 전면적으로 적층한 후에 차례로 패터닝할 수 있다. 이 단계에서 상기 도전패드(12) 상에 탄소나노튜브 형성용 촉매를 미리 형성할 수 있다.
도 9a, 9b 및 9c를 참조하면, 상기 저항변화부(10)와 상기 도전패드(12)가 형성된 상기 반도체 기판(1)의 전면 상에 층간절연막(14)을 적층한다. 그리고 상기 층간절연막(14) 상에 상기 제 1 도선(5)과 교차되는 제 2 도선(16)을 형성한다.
도 10a, 10b 및 10c를 참조하면, 상기 제 2 도선(16)을 덮는 희생막(18)을 상기 반도체 기판(1)의 전면 상에 적층한다. 그리고 상기 희생막(18)과 상기 제 2 도선(16)을 연속적으로 패터닝하여 상기 도전패드(12)와 중첩되는 위치의 상기 층간절연막(14)의 상부면을 노출시키는 제 2 개구부(20)를 형성한다. 이로써 상기 제 2 개구부(20)를 포함하는 제 2 도선(16a)을 형성할 수 있다.
도 11a, 11b 및 11c를 참조하면, 상기 제 2 개구부(20)의 측벽을 덮는 스페이서(22)를 형성한다. 상기 스페이서(22)는 스페이서막을 전면적으로 적층한 후에 이방성 식각하여 형성될 수 있다. 상기 스페이서(22)의 폭(W)은 상기 스페이서막의 두께에 의해 결정될 수 있다. 상기 스페이서(22)의 폭(W)은 후속 공정에서 상기 제 2 거리(g2)에 대응될 수 있다.
도 12a, 12b 및 12c를 참조하면, 상기 스페이서(22)와 상기 희생막(18)을 식각 마스크로 이용하여 상기 제 2 개구부(20) 바닥에서 상기 스페이서(22)에 의해 노출된 상기 층간절연막(14)을 식각한다. 이로써 상기 도전패드(12)의 상부면을 일부 노출시키는 제 1 개구부(24)가 상기 층간절연막(14)에 형성된다.
도 13a, 13b 및 13c를 참조하면, 상기 스페이서(22)를 선택적으로 제거한다. 상기 스페이서(22)를 제거하는 공정은 습식 식각 공정으로 진행될 수 있다. 이때 상기 도전패드(12)의 노출된 상부면도 세정될 수 있다.
도 14a, 14b 및 14c를 참조하면, 상기 노출된 도전패드(12)의 상부면에 나노튜브(26)들을 형성한다. 상기 나노튜브(26)를 형성하는 공정은 다음과 같이 이뤄질 수 있다. 먼저 상기 노출된 도전패드(12)의 상부면에 탄소나노튜브 성장을 위한 촉매 나노입자를 형성한다. 상기 노출된 도전패드(12)의 상부면에만 촉매 나노입자를 선택적으로 형성하기 위하여, 상기 노출된 도전패드(12)의 상부면을 제외한 나머지 부분들의 표면을,예를 들면 소수성을 나타내도록, 처리할 수 있다. 상기 촉매 나노입자는 금속 나노입자일 수 있으며, 예를 들면, 철, 코발트, 니켈, 크롬, 바나듐, 백금, 팔라듐등이 사용될 수 있다. 상기 촉매 나노 입자를 형성한 후에 탄소나노튜브를 성장시켜 상기 나노 튜브(26)를 형성한다. 이때 탄소 소오스로서 예를 들면, 탄화수소, 일산화탄소, 이산화탄소등이 사용될 수 있다.
도 13a, 13b 및 13c에서, 상기 스페이서(22)가 선택적으로 제거되었으나, 상기 스페이서(22)를 제거하지 않은 상태에서 상기 나노 튜브(26)를 형성하고 상기 나노튜브(26) 형성 후에 상기 스페이서(22)를 제거하는 것도 가능하다. 이 경우, 상기 스페이서(22)에 의해 상기 제 1 개구부(24)의 입구가 좁아지므로 상기 탄소 소오스 가스가 원할하게 공급되기 어려울 수도 있다.
상기 나노 튜브(26)를 형성한 후에, 상기 희생막(18)을 선택적으로 제거한다. 이로써 도 2a 내지 도 2d의 반도체 메모리 장치를 완성할 수 있다.
도 15는 위와 같은 방법에 의해 제조된 반도체 메모리 장치의 단면 사진을 나타낸다. 도 15를 참조하면, 도전 패드(Elect. 1) 상에 나노튜브(CNTs)가 형성되며, 상기 나노튜브(CNTs)의 단부가 제 2 도선(Elect. 2)에 인접하여 스위칭됨이 도시되어 있다.
도 16은 위의 방법으로 제조된 도 2a 내지 도 2b와 같은 반도체 메모리 장치에서, 제 1 도선(5)에 0V를 인가하고 제 2 도선(16a)에 인가하는 전압(VT)을 변화시킴에 따라 측정되는 전류를 나타내는 그래프이다. 도 16을 참조하면, I-V 1-1은 첫번째 실험에서 측정된 전류(I)- 전압(V)그래프이고, I-V 1-6은 6번째 실험에서 측정된 전류(I)- 전압(V)그래프이다. 즉, I-V 1-1에서 I-V 1-6의 그래프들은 각각 첫 번째에서 6번째 실험에서 측정된 전류(I)- 전압(V)그래프이다. 도 16의 그래프에서 대략 1.5~2.0V를 인가했을때 전류가 급격히 증가하는 것으로 나타내어 이 지점에서 상기 나노 튜브(26)의 단부가 상기 제 2 도선(16a)과 접하게 되었음을 알 수 있다.
<실시예 2>
도 17a는 본 발명의 실시예 2에 따른 반도체 메모리 장치의 사시도를 나타낸다. 도 17b 및 도 17c는 도 17a를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다. 도 17a의 사시도에는 이해를 도모하기 위해, 도 17b 및 도 17c의 층간절연막(14)이 생략되었다.
도 17a, 17b 및 17c를 참조하면, 저항변화부(10)는 차례로 적층된 제 1 층(7), 제 2 층(8) 및 제 3 층(9)을 포함할 수 있다.
일 예에서, 상기 제 1 층(7), 상기 제 2 층(8) 및 상기 제 3 층(9)은 각각, 고정층(pinned layer), 터널층(tunneling layer) 및 자유층(free layer)일 수 있다. 이 경우, 반도체 메모리 장치는 MRAM일 수 있다. 상기 고정층은 반강자성체층(Anti-ferromagnetic layer)으로 구성될 수 있으며, 상기 자유층은 강자성체층(Ferromagnetic layer)으로 구성될 수 있다. 상기 터널층은 예를 들면 알루미늄 산화막일 수 있다. 이 경우, 상기 저항변화부(10)는 시드층, 피닝층(pinning layer)을 더 포함할 수 있다.
다른 예에서, 상기 제 1 층(7)과 상기 제 3 층(9)은 각각, 제 1 전극과 제 2 전극일 수 있고, 상기 제 2 층(8)은 금속산화막 패턴 또는 고체 전해질막 패턴일 수 있다. 이 경우 상기 반도체 메모리 장치는 ReRAM일 수 있다. 상기 제 2 층(8)이 금속산화막 패턴일 경우, 상기 금속산화막으로 니켈이나 니오브와 같은 전이금속의 산화물 또는 알루미늄산화물등이 사용될 수 있다. 이때, 상기 제 1 및 제 2 전극들로 전도성을 가지는 다양한 금속이 사용될 수 있다. 한편, 상기 제 2 층(5)이 고체 전해질막 패턴일 경우, 텔룰라이드 화합물로 예를 들면, GeTe, SbTe, GeSbTe 중 어느 하나를 포함할 수 있다. 이때 상기 제 1 및 제 2 전극들 중 어느 하나는 상기 고체 전해질막 패턴으로 금속 이온을 확산시키는 성질의 금속을, 예를 들면, 구리, 은, 아연을 포함할 수 있다. 또한 이 경우, 상기 제 1 및 제 2 전극들 중 나머지 하나는 불활성 전극으로, 예를 들면 백금, 루테늄, 이리듐, 티타늄, 탄탈륨과 같은 금속 또는 이러한 금속의 질화물로 이루어질 수 있다. 이때 상기 도전패드(12)와 상기 제 1 도선(5)으로 다양한 전도성 물질로 이루어질 수 있다.
그외의 구성은 실시예 1과 동일할 수 있다.
<실시예 3>
도 18a는 본 발명의 실시예 3에 따른 반도체 메모리 장치의 사시도를 나타낸다. 도 18b 및 도 18c는 도 18a를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다. 도 18a의 사시도에는 이해를 도모하기 위해, 도 18b 및 도 18c의 층간절연막(14)이 생략되었다.
도 18a, 18b 및 18c를 참조하면, 본 실시예에서 상기 저항변화부(10)는 바람직하게 상변환물질 패턴이다. 상변환물질패턴으로 예를 들면 칼코게나이드계 물질을 포함할 수 있다. 본 실시예에 따른 반도체 메모리 장치는 저항변화부(10)와 도전패드(12) 사이에 개재되며 접촉윈도우(4)를 포함하는 절연막(6)을 포함한다. 이 로써 상기 저항변화부(10)와 상기 도전패드(12)는 상기 접촉윈도우(4)를 통해 만난다. 이로써 상기 저항변화부(10)와 상기 도전패드(12)의 접촉 면적이 작아져 프로그램 전류 등을 작게할 수 있다. 상기 저항상기 저항 상기 접촉윈도우(4)의 측벽에는 절연막 스페이서(11)가 위치하여 상기 저항변화부(10)와 상기 도전패드(12)가 접촉하는 면적을 더욱 줄일 수 있다. 그 외의 구성은 실시예 1과 동일할 수 있다.
<실시예 4>
도 19a는 본 발명의 실시예 4에 따른 반도체 메모리 장치의 사시도를 나타낸다. 도 19b 및 도 19c는 도 19a를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다. 도 19a의 사시도에는 이해를 도모하기 위해, 도 19b 및 도 19c의 층간절연막(14)이 생략되었다.
도 19a, 19b 및 19c를 참조하면, 실시예 3에서처럼, 저항변화부(10)는 바람직하게 상변환물질 패턴이며, 반도체 메모리 장치는 저항변화부(10)와 도전패드(12) 사이에 개재되며 접촉윈도우(4)를 포함하는 절연막(6)을 포함하나, 상기 절연막(6)과 상기 저항변화부(10)는 상기 제 1 도선(5)과 중첩되는 라인 형태를 가진다. 상기 저항변화부(10)는 라인 형태로 연장되어, 서로 떨어져 이웃하는 도전패드들(12)을, 접촉윈도우들(4)을 통해 접하게 된다. 그외의 구성은 실시예 3과 동일할 수 있다.
<실시예 5>
도 20a는 본 발명의 실시예 5에 따른 반도체 메모리 장치의 사시도를 나타낸다. 도 20b는 도 20a의 상부 평면도이다. 도 20c 및 도 20d는 도 20a 또는 도 20b 를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다. 도 20a의 사시도에는 이해를 도모하기 위해, 도 20b 내지 도 20d의 층간절연막(14)이 생략되었다.
도 20a, 20b, 20c 및 20d를 참조하면, 본 실시예에 따른 반도체 메모리 장치는 제 2 도선(16b)이 제 1 개구부(24)의 일부 측벽들을 둘러싸는 측면의 만곡부 영역(laterally curved region, 27)을 가진다. 이 경우 역시, 나노튜브(26)과 제 1 개구부(24)의 측벽 사이의 제 1 거리 보다 제 1 개구부(24)의 측벽과 제 2 도선(16b) 사이의 제 2 거리가 넓다. 본 실시예에 따른 반도체 메모리 장치에서 전압이 인가되면, 상기 제 2 도선(16b)의 측면의 만곡부 영역(laterally curved region, 27)에 인접한 나노 튜브(26)의 단부들이 상기 제 2 도선(16b) 쪽으로 휘어진다. 그외의 구성은 실시예 1과 동일할 수 있다.
<실시예 6>
도 21a는 본 발명의 실시예 6에 따른 반도체 메모리 장치의 사시도를 나타낸다. 도 21b는 도 21a의 상부 평면도이다. 도 21c 및 도 21d는 도 21a 또는 도 21b를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다. 도 21a의 사시도에는 이해를 도모하기 위해, 도 21b 내지 도 21d의 층간절연막(14)이 생략되었다.
도 21a, 21b, 21c 및 21d를 참조하면, 본 실시예에 따른 제 2 도선(16c)은 실시예 1의 제 2 개구부(20)나 실시예 5의 측면의 만곡부 영역(27)을 포함하지 않고, 일자형으로 제 1 개구부(24)의 일 측면에 인접하여 지난다. 이 경우, 전압이 인가되면, 상기 제 2 도선(16c)에 인접한 나노 튜브(26)의 단부들이 상기 제 2 도선(16c) 쪽으로 휘어진다. 그외의 구성은 실시예 1과 동일할 수 있다.
<적용예>
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 22를 참조하면, 본 발명에 따른 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치 시스템(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
반도체 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 반도체 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 상변환 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 상변환 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 반도체 메모리 장치의 단위 회로도이다.
도 2a는 본 발명의 실시예 1에 따른 반도체 장치의 사시도이다.
도 2b는 도 2a의 상부 평면도이다.
도 2c는 도 2a 또는 도 2b를 I-I선으로 자른 단면도이다.
도 2d는 도 2a 또는 도 2b를 II-II선으로 자른 단면도이다.
도 3a와 도 3b는 각각 도 2c와 도 2d의 단면을 가지는 반도체 메모리 장치에 전압이 인가되었을 때 나노튜브 스위치가 동작한 모습을 나타낸다.
도 4는 도 2c의 일부 단면을 확대한 단면도이다.
도 5는 도 4의 나노튜브 스위치의 동작 특성을 나타내는 그래프이다.
도 6a 내지 도 14a는 도 2b의 상부 평면도의 반도체 메모리 장치를 형성하는 과정을 순차적으로 나타내는 상부 평면도들이다.
도 6b 내지 도 14b는 각각 도 6a 내지 도 14a를 I-I 선으로 자른 단면도들로써, 도 2c의 단면도의 반도체 메모리 장치를 형성하는 과정을 순차적으로 나타낸다.
도 6c 내지 도 14c는 각각 도 6a 내지 도 14a를 II-II 선으로 자른 단면도들로써, 도 2d의 단면도의 반도체 메모리 장치를 형성하는 과정을 순차적으로 나타낸다.
도 15은 본 발명의 일 예에 따라 제조된 반도체 메모리 장치의 단면 사진을 나타낸다.
도 16은 본 발명의 일 예에 따라 제조된 반도체 메모리 장치의 I-V 그래프이다.
도 17a는 본 발명의 실시예 2에 따른 반도체 메모리 장치의 사시도를 나타낸다.
도 17b 및 도 17c는 도 17a를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다.
도 18a는 본 발명의 실시예 3에 따른 반도체 메모리 장치의 사시도를 나타낸다.
도 18b 및 도 18c는 도 18a를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다.
도 19a는 본 발명의 실시예 4에 따른 반도체 메모리 장치의 사시도를 나타낸다.
도 19b 및 도 19c는 도 19a를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다.
도 20a는 본 발명의 실시예 5에 따른 반도체 메모리 장치의 사시도를 나타낸다.
도 20b는 도 20a의 상부 평면도이다.
도 20c 및 도 20d는 도 20a 또는 도 20b를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다.
도 21a는 본 발명의 실시예 6에 따른 반도체 메모리 장치의 사시도를 나타낸 다.
도 21b는 도 21a의 상부 평면도이다.
도 21c 및 도 21d는 도 21a 또는 도 21b를 각각 I-I선과 II-II선으로 자른 단면도들을 나타낸다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.

Claims (10)

  1. 제 1 도선;
    상기 제 1 도선 상을 교차하는 제 2 도선;
    상기 제 1 도선과 상기 제 2 도선이 교차하는 지점에 위치하여 상기 제 1 도선과 상기 제 2 도선에 전기적으로 연결되는 저항변화부; 및
    상기 저항변화부와 상기 제 2 도선 사이에 개재된 기계적 스위치를 포함하되,
    상기 기계적 스위치는 나노튜브를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 저항변화부와 상기 제 2 도선 사이에 개재되며 상부에 상기 나노튜브가 위치하는 도전패드를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 저항변화부는,
    상변환물질막패턴;
    차례로 적층된 고정층, 터널층 및 자유층을 포함하는 자기터널접합(Magnetic tunnel junction)구조 패턴;
    금속산화막 패턴; 및
    고체 전해질막 패턴 중에 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 저항변화부는 상기 상변환물질막 패턴이며,
    상기 도전패드와 상기 상변환물질패턴 사이에 개재되며 접촉윈도우가 형성된절연막을 더 포함하며,
    상기 도전패드와 상기 상변환물질 패턴은 상기 접촉 윈도우를 통해 서로 접하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 저항변화부는 상기 고체 전해질막 패턴이며,
    상기 도전패드와 상기 제 1 도선 중 어느 하나는 상기 고체 전해질막 패턴으로 금속 이온을 확산시키는 성질의 금속막을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    적어도 상기 제 1 도선, 상기 저항변화부 및 상기 도전패드의 측벽들을 덮으면서 상기 도전패드의 상부면을 노출시키는 제 1 개구부가 형성된 층간절연막을 더 포함하며,
    상기 나노튜브는 상기 제 1 개구부 안에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 나노튜브와 상기 층간절연막 사이의 제 1 간격에 비해 상기 제 1 개구부의 측벽과 상기 제 2 도선 사이의 제 2 간격이 더 큰 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 간격은 상기 제 1 간격의 두배 이상인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 2 도선은,
    상기 제 1 개구부와 중첩되는 위치에서 상기 제 1 개구부 보다 넓은 폭을 가지는 제 2 개구부; 및
    상기 제 1 개구부의 일부 측벽들을 둘러싸는 측면의 만곡부 영역(laterally curved region) 중에 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 도선과 상기 제 2 도선에 전압을 인가하여 상기 나노튜브가 상기 제 2 도선에 접함으로써 상기 기계적 스위치가 온(ON) 되는 것을 특징으로 하는 반도체 메모리 장치.
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