KR20130092930A - 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법 - Google Patents

가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법 Download PDF

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KR20130092930A
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Abstract

본 발명은 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법에 관한 것이다. 본 발명의 일 실시예에 따른 가변 저항 메모리 소자는, 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하며, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들; 상기 복수의 메모리 셀들의 일단에 전기적으로 연결되어 공통 기준 전압을 인가하는 공통 배선; 상기 복수의 메모리 셀들 중 상기 제 1 방향으로 배열된 복수의 메모리 셀들의 타단에 각각 전기적으로 연결되는 복수의 배선 라인들; 및 상기 복수의 메모리 셀들 각각의 선택 소자에 각각 결합되어, 상기 복수의 배선 라인들과 함께 상기 복수의 메모리 셀들 중 어느 하나를 선택하기 위한 복수의 선택 라인들을 포함할 수 있다

Description

가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법{Variable resistive memory device, method of fabricating the same and method of driving the same}
본 발명은 메모리 소자에 관한 것으로서, 더욱 상세하게는, 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍이 가능한 비휘발성 메모리로서, 비트당 제조 비용이 적은 고밀도의 플래시 메모리 소자가 널리 사용되고 있다. 그러나, 플래시 메모리는 프로그래밍을 위한 핫 캐리어주입 동작을 위해 비교적 큰 용량의 트랜지스터를 요구하고, 높은 신뢰성의 데이터 유지를 보장하기 위해서는 높은 내부전압을 견딜 수 있는 두꺼운 터널링 산화막을 필요로 하기 때문에, 그 스케일링에 기본적인 한계를 갖는다. 최근 플래시 메모리가 스케일링의 한계에 도달함에 따라 이를 대체할 수 있는 비휘발성 메모리로서 가변 저항성 재료를 이용한 비휘발성 메모리 소자가 주목을 받고 있다.
가변 저항성 재료는 이에 인가되는 전기적 펄스에 의해 저항 상태가 가역적으로 변할 수 있는 이중 안정 저항상태(bi-stable resistive state)를 갖기 때문에, 가변 저항성 재료의 물리적 특성을 그 자체로 데이터 상태로서 이용할 수 있어, 고속 메모리 소자의 구현과 상기 소자의 스케일링이 용이한 이점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 고용량화, 구동 능력의 향상 및 소자 신뢰성이 향상된 가변 저항 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 가지면서 제조가 용이한 가변 저항 메모리 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 전술한 이점을 갖는 가변 저항 메모리 소자의 구동 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자는, 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하며, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들; 상기 복수의 메모리 셀들의 일단에 전기적으로 연결되어 공통 기준 전압을 인가하는 공통 배선; 상기 복수의 메모리 셀들 중 상기 제 1 방향으로 배열된 복수의 메모리 셀들의 타단에 각각 전기적으로 연결되어, 선택된 메모리 셀들의 타단에 동작 전압을 인가하는 복수의 배선 라인들; 및 상기 복수의 메모리 셀들 각각의 선택 소자에 각각 결합되어, 상기 복수의 배선 라인들과 함께 상기 복수의 메모리 셀들 중 어느 하나를 선택하기 위한 복수의 선택 라인들을 포함할 수 있다.
상기 공통 배선은, 전기적으로 서로 연결된 복수의 서브 라인들을 포함할 수 있다. 다른 실시예에서, 상기 공통 배선은 도전성 평면일 수도 있다. 상기 복수의 선택 라인들은 상기 복수의 배선 라인들을 가로질러 상기 제 2 방향으로 연장될 수 있다.
일부 실시예에서, 상기 선택 소자는 인접하여 접합을 제공하는 서로 다른 종류의 반도체 영역들; 및 상기 반도체 영역들 중 어느 하나의 반도체 영역에 결합되는 절연된 게이트 구조를 포함할 수 있다. 상기 절연된 게이트 구조는 각각 상기 복수의 선택 라인들 중 어느 하나에 결합되는 게이트 전극을 포함할 수 있다. 이 경우, 상기 절연된 게이트 구조는 각각 결합되는 해당 반도체 영역에 전계를 인가하여 상기 반도체 영역들의 턴온을 위한 문턱 전압의 크기를 제어할 수 있다. 일부 실시예에서, 상기 게이트 전극은 상기 해당 반도체 영역 상에 형성된 게이트 절연막 상에서 상기 해당 반도체 영역의 일부 표면 상으로 경과하거나 이를 둘러쌀 수 있다.
일부 실시예에서, 상기 가변 저항체 및 상기 선택 소자의 반도체 영역들은 기판 상에 수직 방향으로 형성된 필라 구조를 가지고, 상기 공통 배선 및 상기 복수의 배선 라인들은 각각 상기 필라 구조를 사이에 두고 상기 기판의 주면에 평행한 방향으로 형성되는 도전성 패턴층을 포함하며, 상기 게이트 전극은 상기 공통 배선 및 상기 복수의 배선 라인들 사이로 연장될 수 있다. 일부 실시예에서, 상기 게이트 전극은 상기 반도체 영역들의 측벽에 스페이서 형태로 형성될 수 있다. 또한, 일부 실시예에서, 상기 절연된 게이트 전극의 게이트 절연막은 상기 필라 구조의 측벽을 둘러쌀 수 있다.
상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함할 수 있다. 바람직하게는, 상기 반도체 영역들은 상기 PIN 다이오드이다. 또한, 상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자는, 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하며, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들; 상기 복수의 메모리 셀들의 일단에 전기적으로 연결되어 기준 전압을 인가하는 제 1 공통 배선; 상기 복수의 메모리 셀들의 타단에 전기적으로 연결되어 동작 전압을 인가하는 제 2 공통 배선; 및 상기 복수의 메모리 셀들 각각의 선택 소자에 결합되어, 상기 복수의 메모리 셀들 중 어느 하나를 선택하기 위해 독립적으로 구동되는 제 1 및 제 2 선택 라인들을 포함하는 복수의 선택 라인들을 포함할 수 있다.
상기 제 1 및 제 2 공통 배선 중 적어도 어느 하나는 전기적으로 서로 연결된 복수의 서브 라인들을 포함할 수 있다. 또한, 상기 제 1 및 제 2 공통 배선 중 적어도 어느 하나는 도전성 평면일 수도 있다. 또한, 일부 실시예에서, 상기 제 1 및 제 2 선택 라인들은 각각 상기 제 1 방향 및 상기 제 2 방향으로 연장될 수 있다.
상기 선택 소자는 인접하여 접합을 제공하는 서로 다른 종류의 반도체 영역들; 및 상기 반도체 영역들 중 어느 하나의 반도체 영역에 결합되어 서로 전기적으로 분리된 제 1 및 제 2 절연된 게이트 구조들을 포함하며, 상기 제 1 및 제 2 절연된 게이트 구조는 상기 제 1 및 제 2 선택 라인에 각각 결합되는 게이트 전극을 포함할 수 있다. 상기 제 1 및 제 2 절연된 게이트 구조는 각각 결합되는 해당 반도체 영역에 전계를 인가하여 상기 반도체 영역들의 턴온을 위한 문턱 전압의 크기를 제어할 수 있다.
일부 실시예에서, 상기 제 1 및 제 2 절연된 게이트 구조는 상기 해당 반도체 영역 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에서 상기 해당 반도체 영역의 일부 표면 상으로 경과하거나 이를 둘러싸는 제 1 및 제 2 게이트 전극을 각각 포함할 수 있다. 또한, 상기 가변 저항체 및 상기 선택 소자의 반도체 영역들은 기판 상에 수직 형성된 필라 구조를 포함하고, 상기 제 1 및 제 2 공통 배선은 각각 상기 필라 구조를 사이에 두고 상기 기판의 주면에 평행한 방향으로 형성되는 도전성 패턴층을 포함하며, 상기 게이트 전극은 상기 제 1 공통 및 제 2 공통 배선들 사이로 연장될 수 있다.
상기 게이트 전극은 상기 반도체 영역들의 측벽에 스페이서 형태로 형성될 수 있다. 또한, 일부 실시예에서, 상기 절연된 게이트 구조의 게이트 절연막은 상기 필라 구조의 측벽을 둘러쌀 수 있다.
상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하며, 바람직하게는, 상기 PIN 다이오드이다.
상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항 효과 재료 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자는, 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하며, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들; 상기 복수의 메모리 셀들 중 상기 제 1 방향으로 인접하는 메모리 셀들의 일단에 전기적으로 연결된 제 1 배선 라인들; 상기 복수의 메모리 셀들 중 상기 제 2 방향으로 인접하는 메모리 셀들의 타단에 전기적으로 연결된 제 2 배선 라인들; 및 상기 복수의 메모리 셀들 각각의 선택 소자에 결합되어, 등전위의 전압을 인가하는 공통 선택 라인들을 포함할 수 있다.
일부 실시예에서, 상기 선택 소자는 인접하여 접합을 제공하는 서로 다른 종류의 반도체 영역들; 및 상기 반도체 영역들 중 어느 하나의 반도체 영역에 결합되는 적어도 하나 이상의 절연된 게이트 구조를 포함하며, 상기 절연된 게이트 구조는 상기 공통 선택 라인에 결합되는 게이트 전극을 포함할 수 있다.
상기 절연된 게이트 구조는 각각 결합되는 해당 반도체 영역에 전계를 인가하여 선택된 메모리 셀의 상기 반도체 영역들을 통해 흐르는 전류의 크기를 증가시킬 수 있다. 상기 게이트 전극은 상기 해당 반도체 영역의 일부 표면 상으로 경과하거나 이를 둘러쌀 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법은, 기판 상에 제 1 배선층을 형성하는 단계; 상기 기판 상에 제 1 배선층의 일부 표면을 노출시키는 제 1 개구부를 갖는 희생층을 형성하는 단계; 상기 제 1 개구부 내에 접합을 제공하는 반도체 영역들 및 가변 저항체를 포함하는 필라 구조를 형성하는 단계; 상기 희생층을 제거하여, 상기 반도체 영역들의 측벽 표면을 포함하는 상기 필라 구조의 측벽을 노출시키는 제 2 개구부를 형성하는 단계; 상기 반도체 영역들의 노출된 표면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 반도체 영역들 중 어느 하나의 영역과 결합되면서 상기 제 2 개구부 내부에 배치되는 게이트 전극을 형성하는 단계; 상기 제 2 개구부를 매립하는 절연층을 형성하는 단계; 및 상기 절연층 상에 상기 필라 구조의 상부 표면과 접하는 제 2 배선층을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 제 1 배선층 및 상기 제 2 배선층 중 적어도 어느 하나는 공통 배선일 수 있다. 또한, 상기 게이트 전극을 형성하는 단계 이전에, 상기 제 2 개구부 내에 스텝 절연막을 형성하는 단계가 더 수행될 수 있으며, 상기 게이트 전극은 상기 스텝 절연막 상에 형성될 수 있다.
일부 실시예에서, 상기 게이트 전극을 형성하는 단계는, 상기 제 1 개구부를 채우는 게이트 전극 재료를 형성하는 단계; 상기 게이트 전극 재료를 리세스시켜 상기 반도체 영역들 중 어느 하나의 영역과 결합되는 높이를 갖는 게이트 전극용 도전층을 형성하는 단계; 및 상기 게이트 전극용 도전층을 패터닝하여 상기 게이트 전극을 형성하는 단계를 포함할 수 있다.
상기 게이트 전극용 도전층의 패터닝은 이방성 식각 공정을 통해 수행되며, 상기 게이트 전극은 스페이서 형태를 가질 수 있다. 상기 게이트 전극은 공통 게이트 전극 또는 독립적으로 구동되는 복수의 게이트 전극들일 수 있다. 상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하며, 바람직하게는, 상기 PIN 다이오드이다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 구동 방법은, 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하고, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들을 포함하며, 상기 선택 소자는 접합을 제공하는 복수의 반도체 영역들 및 이들 반도체 영역들 중 어느 하나에 결합되는 절연된 게이트 구조를 포함하는 가변 저항 메모리 소자의 구동 방법이다. 상기 구동 방법은, 상기 복수의 메모리 셀들의 일단에 공통 기준 전압을 인가하는 단계; 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하는 제 1 방향의 메모리 셀들의 타단에 상기 반도체 영역들의 기준 문턱 전압보다 작은 전압이 인가되도록 선택된 동작 전압을 인가하는 단계; 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하지 않는 제 1 방향의 다른 메모리 셀들의 타단에는 상기 반도체 영역들이 턴온되지 않는 비선택 전압을 인가하는 단계; 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하는 제 2 방향의 메모리 셀들의 상기 반도체 영역들의 문턱 전압을 스윙시켜 상기 기준 문턱 전압 이하의 문턱 전압을 갖도록 해당 절연된 게이트 구조에 선택 전압을 인가하는 단계; 및 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하지 않는 상기 제 2 방향의 메모리 셀들의 상기 반도체 영역들의 문턱 전압을 상기 기준 문턱 전압 이상의 문턱 전압을 갖도록 해당 절연된 게이트 구조에 비선택 전압을 인가하는 단계를 포함할 수 있다.
상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하고, 바람직하게는, 상기 PIN 다이오드이다. 상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항효과 재료 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자의 구동 방법은, 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하고, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들을 포함하며, 상기 선택 소자는 접합을 제공하는 제 1 및 제 2 도전형 영역들 및 상기 도전형 영역들 사이의 중간 영역을 포함하는 반도체 영역들 및 상기 중간 영역에 결합되고 독립적으로 제어되며, 제 1 및 제 2 방향으로 각각 연장되는 제 1 및 제 2 절연된 게이트 구조들을 포함하는 가변 저항 메모리 소자의 구동 방법이다. 상기 구동 방법은, 상기 복수의 메모리 셀들의 일단에 공통 기준 전압을 인가하는 단계; 상기 복수의 메모리 셀들의 타단에 상기 반도체 영역들의 기준 문턱 전압보다 작은 전압이 인가되도록 선택된 공통 동작 전압을 인가하는 단계; 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하는 상기 제 1 방향 및 제 2 방향에 연결된 해당 제 1 및 제 2 절연된 게이트 구조들에 상기 반도체 영역들의 문턱 전압을 스윙시켜 상기 기준 문턱 전압 이하의 크기의 문턱 전압을 갖도록 선택 전압을 각각 인가하는 단계; 및 상기 선택된 메모리 셀들에 연결된 해당 제 1 및 제 2 절연된 게이트 구조들을 제외한 다른 제 1 및 제 2 절연된 게이트 구조들에는 상기 기준 문턱 전압 이상의 문턱 전압을 갖도록 비선택 전압을 각각 인가하는 단계를 포함할 수 있다.
상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함할 수 있으며, 바람직하게는, 상기 PIN 다이오드이다. 상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
본 발명의 실시예들에 따르면, 동일 전위를 제공하는 공통 배선에 의해 각 메모리 셀에 연결된 선택 소자의 구동을 위한 신호 전달의 지연과 전압 강하를 감소시켜, 선택된 메모리 셀의 어레이 내 위치에 따른 성능 편차가 감소되거나 억제된 가변 저항 메모리 소자가 제공될 수 있다. 또한, 선택 소자의 문턱 전압을 스윙함으로써, 메모리 셀의 선택을 달성할 수 있을 뿐만 아니라 선택 소자를 흐르는 온 전류의 크기를 증가시켜 소자의 소형화에 유리할 뿐만 아니라, 프로그래밍 동작과 같은 큰 전류를 필요로 하는 동작에 있어 신뢰성을 향상시킨 가변 저항 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 회로도이다.
도 2a 내지 도 2c는 각각 도 1의 가변 저항 메모리 소자의 구조를 나타내는 부분 절개 사시도, 도 2a의 선 IIB-IIB'를 따라 절취한 수직 단면도, 및 선 IIC-IIC'를 따라 절취한 수평 단면도이다.
도 3a 내지 도 3c는 도 1의 가변 저항 메모리 소자의 구조를 나타내는 부분 절개 사시도, 도 3a의 선 IIIB-IIIB'를 따라 절취한 수직 단면도 및 도 3a의 선 IIIC-IIIC'를 따라 절취한 수평 단면도들이다.
도 4a 및 도 4b는 본 발명의 다양한 실시예들에 따른 선택 소자들의 구조를 개시하는 단면도이고, 도 4c는 이들 선택 소자의 전류-전압 특성을 나타내는 그래프이다.
도 5는 본 발명의 선택 소자를 이용한 도 1의 가변 저항 메모리 소자의 구동 방법을 설명하는 도면이다.
도 6a 내지 도 6k는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 순서대로 도시하는 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이다.
도 8a 및 도 8b는 도 7에 도시된 회로도를 갖는 가변 저항 메모리 소자들의 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이다.
도 10a 및 도 10b는 각각 도 9에 도시된 회로도를 갖는 가변 저항 메모리 소자들의 부분 절개 사시도 및 구동 방법을 도시하는 도면이다.
도 11은 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이다.
도 12는 도 11에 도시된 회로도를 갖는 가변 저항 메모리 소자의 부분 절개 사시도이다.
도 13a는 본 발명의 일 실시예들에 따른 선택 소자의 구조를 개시하는 단면도이고, 도 13b는 본 발명의 선택 소자를 이용한 도 11의 가변 저항 메모리 소자의 구동 방법을 설명하는 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이다.
도 15a는 도 14에 도시된 회로도를 갖는 가변 저항 메모리 소자의 부분 절개 사시도이고, 도 15a는 본 발명의 일 실시예들에 따른 선택 소자의 구조를 개시하는 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이고, 도 17a는 도 16에 도시된 회로도를 갖는 가변 저항 메모리 소자(1000I)의 부분 절개 사시도이며, 도 17b는 본 발명의 선택 소자를 이용한 가변 저항 메모리 소자의 구동 방법을 설명하는 도면이다.
도 18a 및 도 18b는 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도 및 단면도이다.
도 19는 본 발명의 일실시예들에 따른 가변 저항 메모리소자들을 포함하는 전자시스템을 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)","수평의(horizontal)", 또는 수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들어, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
본 명세서에서, "기판"이라는 용어는 실리콘, 실리콘-온-절연체(SOI)또는 실리콘-온-반도체(SOS)와 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체층을 지칭한다. 또한, 상기 기저 구조체 및 반도체란 용어는 실리콘계 재료에 한정되지 않으며, 탄소, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료를 집합적으로 지칭한다.
본 명세서에서 지칭되는 "행"과 "열"은 상대적인 위치를 의미하는 것이며, 예를 들어 "행으로 배열됨"은 "제 1 방향으로 배열됨"을 의미할 수 있고, "열로 배열됨"은 "제 2 방향으로 배열됨"으로 해석할 수 있다. 이 경우 상기 제1 방향과 제2 방향은 서로 소정의 각도를 가질 수 있고, 평행할 수도 있다. 본 명세서에서, 상기 "행으로 배열됨"은 예시적으로 x 방향으로 배열된 것을 지칭하고, 상기 "열로 배열됨"은 예시적으로 y 방향으로 배열된 것을 지칭한다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 회로도이다.
도 1을 참조하면, 가변 저항 메모리 소자는 제 1 방향, 예를 들면, x 방향 및 제 2 방향, 예를 들면, y 방향으로 배열되는 복수의 메모리 셀들(MC11-MC33)을 포함하며, 공통 배선(110a, 100b), 제 2 배선 라인들(160_1, 160_2, 160_3), 및 공통 배선(110a_1, 110a_2, 110a_3; 110b_1, 110b_2, 110b_3, 이하에서는 집합적으로 110 이라 한다)과 배선 라인들(160) 사이에 상기 복수의 메모리 셀들(MC11-MC33)이 제공될 수 있다.
공통 배선(110)은 공통 워드 라인이고, 배선 라인들(160_1, 160_2, 160_3)은 비트 라인들일 수 있다. 반대로, 공통 배선(110a, 110b)은 공통 비트 라인이고, 배선 라인들(160_1, 160_2, 160_3)은 워드 라인일 수도 있다.
공통 배선(110)은 x 방향으로 연장된 제 1 서브 라인들(110_a1, 110_a2, 110_a3) 및 제 1 서브 라인들(110_a1, 110_a2, 110_a3)과 교차하면서 이들이 전기적으로 연결되도록 y 방향으로 연장된 제 2 서브 라인들(110b_1, 110b_2, 110b_3)을 포함할 수 있다. 이 경우, 공통 배선(110)은 격자 구조를 가질 수 있으며, 이들은 서로 전기적 연결되어 등전위를 가질 수 있다. 상기 등전위는 메모리 셀 구동시 기준 전위 또는 접지일 수 있으며, 본 명세서에는 공통 기준 전압과 상호 호환적으로 지칭될 수도 있다.
공통 배선(110)의 도시된 격자 구조는 예시적이며, 다른 실시예로서, 공통 배선(110)은 제 1 서브 라인들과 제 2 서브 라인들 중 어느 한 종류의 라인 구조를 가지면서 이들이 서로 등전위를 갖도록 서로 전기적으로 연결시키는 적합한 도전 구조를 포함할 수 있다. 또는, 공통 배선(110)은 전술한 라인 구조나 격자 구조가 아닌, 벌집 모양의 구조 또는 연속적인 도전성 평면 구조를 가질 수도 있다. 이에 관하여는, 도 2a 및 도 3a를 참조하여 상세히 개시될 것이다.
본 발명의 실시예에 따르면, 복수의 메모리 셀들(MC11-M33) 각각의 일단이 공통 배선(110)에 연결되어, 복수의 메모리 셀들(MC11-M33)의 상기 일단은 모두 동일 전위를 가질 수 있다. 이와 같이, 동일 전위를 제공하는 공통 배선(110)은 전기적으로 등전위일 뿐만 아니라, 동일 평면 내에서 공통 배선(110)을 형성하기 위한 도전 부재의 면적을 넓히는 효과를 가짐으로써 공통 배선의 저항이 감소될 수 있다. 그 결과, 각 메모리 셀에 연결된 선택 소자의 구동을 위한 신호 전달의 지연과 전압 강하가 감소될 수 있다. 따라서, 본 발명의 실시예에 따르면, 종래의 라인 패턴을 갖는 배선 저항에 의한 전압 강하 때문에 해당 메모리 셀에 엑세스하는 경우에 나타나는 워드 라인 바운스(counce), 즉 선택된 메모리 셀의 어레이내 위치에 따른 성능 편차가 감소되거나 억제될 수 있다.
복수의 메모리 셀들(MC11-M33)의 타단은 각각 배선 라인들(160_1, 160_2, 160_3) 중 어느 하나에 연결될 수 있다. 예를 들면, 도 1에 도시된 바와 같이 y 방향으로 배열된 제 1 메모리 셀들(MC11, MC21, MC31), 제 2 메모리 셀들(MC12, MC22, MC32), 및 제 3 메모리 셀들(MC12, MC22, MC32)은 y 방향으로 연장되어 나란히 이격된 제 2 배선 라인들(160_1, 160_2 및 160_3)에 각각 연결될 수 있다. 배선 라인들(160_1, 160_2 및 160_3) 중 선택될 메모리 셀의 타단이 연결된 배선 라인에는 프로그래밍 또는 독출 전압(이하에서는, 동작 전압이라 지칭한다)이 인가되고, 비선택된 메모리 셀의 타단에 연결된 다른 배선 라인은 접지되거나 기준 전압과 함께 비선택된 메모리 셀의 선택 소자가 오프되도록 유지하는 전압(이하에서는, 비선택 전압이라 지칭한다)이 인가될 수 있다. 예를 들면, 상기 비선택 전압은 접지 전압과 동일한 전압이거나 후술하는 선택 소자가 리버스 바이어스 상태에 있도록 하는 전압일 수 있다. 이에 관하여는, 도 5를 참조하여 상세히 후술하도록 한다.
복수의 메모리 셀들(MC11-MC33) 각각은 선택 소자(125)와 선택 소자(125)에 직렬 연결된 가변 저항체(150)를 포함할 수 있다. 선택 소자(125)는 메모리 셀 선택을 위한 선택 라인들(170_1, 170_2, 170_3) 중 어느 하나에 결합될 수 있다. 선택 소자(125)는 후술하는 바와 같이 하나 이상의 반도체 접합을 제공하는 반도체 영역들(120)과 반도체 영역들(120) 중 어느 하나의 영역에 전기장을 형성하기 위해 결합된 절연된 게이트 구조(130)를 포함하며, 상기 게이트 구조가 선택 라인들(170_1, 170_2, 170_3)에 결합될 수 있다. 선택 라인들(170_1, 170_2, 170_3)은 배선 라인들(160_1, 160_2, 160_3)을 가로지르는 제 1 방향, 즉, x 방향으로 연장될 수 있다.
상기 반도체 영역들은 다이오드와 등가적으로 기능할 수 있으나 이는 예시적이며, 후술하는 바와 같이 도전성 채널을 제공할 수도 있다. 이에 결합된 절연된 게이트 구조(130)는 상기 반도체 영역들(120)의 문턱 전압을 스윙시키는 역할을 한다. 이에 관하여는 도 4c를 참조하여 상세히 개시될 것이다.
가변 저항체(150)는 안티퓨즈, 퓨즈, 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징(또는, 필라멘트) 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 이들의 조합을 포함할 수 있다. 이들 가변 저항체(150)는 2 이상의 저항 상태를 가질 수 있으며, 그에 따라 2 비트 또는 3 비트 이상의 멀티 비트 동작을 할 수 있다.
도 2a 내지 도 2c는 각각 도 1의 가변 저항 메모리 소자(1000A)의 구조를 나타내는 부분 절개 사시도, 도 2a의 선 IIB-IIB'를 따라 절취한 수직 단면도, 및 선 IIC-IIC'를 따라 절취한 수평 단면도이다. 이들 도면들은 메모리 셀 어레이 영역(cell array area)의 일부에 대하여만 개시하고 있으며, 메모리 셀 어레이 영역에 인접하는 주변 영역(peripheral area)을 구성하는 회로 요소들, 예를 들어, 고전압 트랜지스터 및 저전압 트랜지스터들, 및 이들의 전기적 연결을 위한 배선에 관하여는 공지의 기술이 참작될 수도 있다.
도 2a 및 도 2b를 참조하면, 가변 저항 메모리 소자(1000A)는 기판(100) 상에 형성된 도 1의 제 1 공통 배선들(110a, 11b)과 제 2 배선(160_1, 160_2, 160_3)에 대응하는 제 1 공통 배선(110) 및 제 2 배선 라인들(160)을 포함하며, 제 1 공통 배선(110)과 제 2 배선 라인들(160) 사이에 배열된 복수의 메모리 셀들(예, MC1-MC3)을 포함한다.
제 1 공통 배선(110)은 기판(100)의 소자 분리막(도 3a의 100I 참조)에 의해 정의되는 활성 영역에 이온 주입 공정을 통해 형성된 고농도 불순물 영역에 의해서 제공되거나, 기판(100) 상에 형성된 금속 배선 패턴층 또는 고농도 도핑된 폴리실리콘 패턴층에 의해 제공될 수 있다. 상기 금속 배선 패턴층은 알루미늄, 구리, 텅스텐, 이의 합금, 또는 전도성 금속 산화물 및 금속 질화물과 같은 도전막을 패터닝하여 형성될 수 있다. 제 1 공통 배선(110)은 도 2a에 도시된 바와 같이 연속적인 도전성 평면 구조를 가질 수도 있다. 그러나, 이는 예시적이며, 제 1 공통 배선(110)은 도 3a의 제 1 공통 배선과 같이 격자형 패턴을 가질 수도 있다. 어느 경우에나, 제 1 공통 배선(110)은 복수의 메모리 셀들(MC1-MC2)의 일단에 대하여 공통 전압을 인가한다.
제 2 배선 라인들(160)은 복수의 메모리 셀들의 타단에 결합되어 y 방향으로 연장될 수 있다. 제 2 배선 라인들(160)은, 제 1 공통 배선(110)과 유사하게, 상기 금속 배선 패턴층 또는 고농도 도핑된 폴리실리콘 패턴층에 의해 제공될 수 있다.
복수의 메모리 셀들(MC1-MC3) 각각은 선택 소자(125)와 선택 소자(125)에 직렬 연결된 가변 저항체(150)를 포함할 수 있다. 복수의 메모리 셀들(MC1-MC3)은 도시된 바와 같이 기판(100) 상에 수직 방향으로 형성된 필라 구조를 가질 수 있지만, 이는 예시적이다. 예를 들면, 배선 구조의 방향을 달리하여 기판(100) 상에 수평으로 형성되거나, 수평 및 수직 방향이 조합된 3 차원 구조를 가질 수도 있다. 또한, 상기 필라 구조의 상부 단면은 도시된 바와 같이 직사각형일 수 있으나, 이는 예시적일 뿐 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 상기 필라 구조는 원형, 타원형, 또는 오각형 및 육각형과 같은 다각형 형태의 상부 단면을 가질 수도 있다.
선택 소자(125)는 도 2b에 도시된 바와 같이 서로 다른 도전형의 반도체 영역들(122, 124)에 의해 제공되는 PN 다이오드 구조와 이에 결합된 절연된 게이트 구조(130)를 포함할 수 있다.
반도체 영역들(122, 124)은, 단결정, 폴리 결정 또는 비정질 구조를 가질 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 반도체 영역들(122, 124)은 탄소, 실리콘, 또는 실리콘-게르마늄, 게르마늄과 같은 IV족, 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료이거나, 반도성 폴리머 또는 금속 산화물 반도체를 포함할 수도 있다.
제 1 도전형 영역(122), 예를 들면, P 형 불순물 영역 및 제 1 도전형과 다른 도전형을 갖는 제 2 도전형 영역(124), 예를 들면, N 형 불순물 영역을 포함하며, 제 1 도전형 영역(122)과 제 2 도전형 영역(124)은 P-N 접합을 제공한다. 다른 실시예에서, 제 1 도전형과 제 2 도전형은 각각 N 형 및 P 형일 수도 있다. 이 경우, 도 1의 회로도에서 PN 다이오드(120)는 역전된 극성으로 가변 저항체(130)와 직렬 연결될 것이다.
절연된 게이트 구조(130)는 게이트 절연막(132)과 게이트 전극(134)를 포함하며, 반도체 영역들 중 제 1 도전형 영역들(122)에 결합될 수 있다. 그러나, 이는 예시적이며, 절연된 게이트 구조(130)는 제 2 도전형 영역(124)에 결합될 수도 있을 것이다. 즉, 선택 소자(125A)는, 제 1 도전형 영역(122), 제 2 도전형 영역(124) 및 절연된 게이트 구조(130)에 의한 3 단자를 포함하는 소자가 된다.
게이트 절연막(132)은, 예를 들면, 실리콘 산화막, 실리콘 질화막, 또는 Al2O3, TiO2, La2O3, Ta2O3, Y2O3 및 HfO2와 같은 고유전율 절연막, 또는 이들의 적층체를 포함할 수 있다. 이들 게이트 절연막(132)에 관한 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 다른 페로브스카이트계 재료들도 게이트 절연막(132)으로 사용될 수 있을 것이다. 게이트 전극(134)은 적합한 도전체, 예를 들면, 고농도로 도핑된 폴리실리콘층, 알루미늄 및 텅스텐과 같은 금속층, 또는 금속 실리사이드층, 또는 금속 질화물층을 포함할 수 있다.
절연된 게이트 구조(130)의 게이트 전극(134)은, 소정 방향, 예를 들면, 도 2c에 개시된 바와 같이, y 방향으로 연장될 수 있다. 또한, 게이트 전극(134)은 2 개의 게이트 전극들(134, 134b)이 짝을 이루어 제 1 반도체 영역들(122)의 양 측벽을 경과할 수 있다. 그러나, 이는 예시적이며, 게이트 전극은 단일 구성으로 제 1 반도체 영역들(122)의 어느 일 면만을 경과하면서 연장될 수도 있다. 또 다른 실시예에서는, 게이트 전극(134)는, 도 3c에 도시된 바와 같이, 소정 방향, 예를 들면, y 방향으로 인접하는 메모리 셀들 사이를 채우면서 연장되어 제 1 반도체 영역들(122)을 둘러쌀 수도 있으며, 본 발명이 이에 제한되는 것은 아니다.
가변 저항체(150)는, 제 1 전극(152), 제 2 전극(158), 및 제 1 전극(152)과 제 2 전극(158) 사이의 정보 저장을 위한 가변 저항층(154)을 포함할 수 있다. 일부 실시예에서, 가변 저항체(150)는 가변 저항층(154)의 측벽과 희생층(112) 사이에 스페이서 절연막(156)을 더 포함할 수도 있다. 스페이서 절연막(156)은 제 1 전극(152)과 가변 저항층(154) 사이의 접촉 면적을 감소시키거나 가변 저항층(154)의 프로그래밍 부피를 감소시킴으로써 구동 전류를 감소시킬 수 있는 이점이 있다. 선택적으로는, 가변 저항층(154)과 스페이서 절연막(156)의 위치가 서로 바뀔 수도 있으며, 본 발명이 이에 제한되는 것은 아니다.
가변 저항층(156)은 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징(또는, 필라멘트) 재료, 스위칭 가능한 폴리머, 및 프로그래머블 금속화 셀(PMC) 및 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 이들의 조합을 포함할 수 있다.
상기 상변화 재료층의 예로서, GeSbTe계 재료와 같은 칼코게나이드계 화합물이 적용될 수 있다. 상기 도전성 브릿징 재료로서, SrTiO3, SrZrO3, Nb:SrTiO3 와 같은 페로브스카이트계 산화물, 또는 TiOx, NiO, TaOx, HfOx, AlOx, ZrOx, CuOx, NbOx, 및 TaOx, GaOx, GdOx, MnOx, PrCaMnO, 및 ZnONIOx와 같은 전이 금속 산화물이 적용될 수 있다. 또한, 상기 프로그래머블 금속화 셀(PMC)은 슈퍼 이온 영역들을 갖는 전해질 물질을 포함할 수 있으며, 상기 PMC재료는, 상기 전해질 재료내에서 슈퍼 이온 영역들의 물리적 재배치를 통해서 저항 변화 또는 스위칭 특성을 나타낼 수 있다. 상기 슈퍼 이온 영역들을 갖는 전해질 물질은, 예를 들어, 게르마늄 셀레늄 화합물(GeSe) 재료와 같은 베이스 글래스 재료(base glass material)일 수 있다. 상기 GeSe 화합물은 칼코게나이드 글래스 또는 칼로게나이드 재료로 지칭될 수도 있다. 이러한 GeSe 화합물에는, Ge3Se7, Ge4Se6 또는 Ge2Se3이 있다. 다른 실시예에서는, 카드뮴 황화합물(CdS)과 같은 다른 공지의 재료가 이용될 수도 있을 것이다. 상기 자기저항효과 재료는 거대자기저항 또는 스핀토크전달 마그네틱 메모리(STT-MRAM)에 적용되는 공지의 재료일 수 있다.
가변 저항층(156)의 또 다른 예로서, 안티퓨즈, 퓨즈, 또는 스위칭 가능한 폴리머 재료들이 적용될 수 있으며, 본 발명이 이에 한정되는 것은 아니며, 비휘발성 메모리 응용에 적합한 미세 구조 내에 전자 또는 이온에 의한 전류에 영향을 미치는 일종의 이력(hysteresis) 인자를 갖는 물질이면 가능하다. 예를 들어, 가변 저항층(156)은 공지의 고분자계 재료 또는 상기 고분자계 재료 내에 분산된 적합한 나노 스케일 금속 입자를 포함하는 고분자 박막, 그래핀, 탄소 나노 튜브 또는 이들의 복합체와 같은 재료일 수도 있다.
전술한 가변 저항층(156)에 관한 재료들은 단일층 또는 복수의 적층 구조를 가질 수도 있다. 이러한 적층 구조는 서로 조합되어, 2 이상의 저항 상태를 가질 수 있으며, 그에 따라 2 비트 또는 3 비트 이상의 멀티 비트 동작을 구현할 수도 있다.
가변 저항층(156)의 양단의 제 1 및 제 2 전극층들(152, 158)은 단일 금속층이거나, 장벽층, 결합층(adhesionlayer) 및/또는 오믹 콘택층과 같은 부가적인 층을 더 포함하는 적층 구조를 포함할 수도 있다. 전극층들(152, 158)은 백금(Pt), 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 타이타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 지르코늄(Zr), 납(Pb), 이들 금속의 질화물, 또는 이들 금속의 산화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 상기 장벽층은, 예를 들어, 타이타늄(Ti), 탄탈륨(Ta) 및 이들의 질화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 또한, 상기 결합층은, 예를 들어, 타이타늄(Ti), 타이타늄 질화물, 탄탈륨(Ta),탄탈륨 질화물 및 텅스텐 질화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
가변 저항층(156)이 상기 PMC재료인 경우, 제 1 전극(152)과 제2 전극(158) 중 어느 하나는 애노드 전극이고, 다른 하나는 캐소드 전극일 수 있다. 이 경우, 상기 애노드 전극은, 전기화학적으로 활성인 금속, 예를 들어 산화가능한 은(Ag), 테루륨(Te), 구리(Cu), 니켈(Ni) 및 아연(Zn)과 같은 반응성 금속을 포함할 수 있다. 또한, 상기 캐소드 전극은 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 타이타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 이들 금속의 질화물(예를 들어,TiN), 이들 금속의 규소화물(예를 들어,TiSi), 또는 이들의 조합과 같은 상대적으로 비활성인 금속을 포함할 수 있다.
이들 전극층들 중 어느 하나, 예를 들면, 제 2 전극층(158)은 제 2 배선 라인들(160)과 일체로서 생략될 수 있다. 또한, 제 2 전극층(158)은 도 2a 및 도 2b에 도시된 바와 같이 메모리 셀(MC1, MC2, MC3)마다 개별화되어 형성되거나, 제 2 배선 라인들(160)을 따라 라인 패턴을 가질 수도 있다.
복수의 메모리 셀들(MC1, MC2, MC3)에 결합되는 제 2 배선 라인들(160)은, 알루미늄, 구리, 텅스텐, 이의 합금, 또는 전도성 금속 산화물 및 금속 질화물과 같은 도전막을 패터닝하여 형성된 금속 패턴층있다. 선택적으로는, 제 2 배선 라인들(160)도 제 1 공통 배선(110)과 유사하게 고농도 도핑된 폴리실리콘 패턴층에 의해 제공될 수 있다.
복수의 메모리 셀들(MC1-MC3), 제 1 공통 배선(110)과 제 2 배선 라인들(160)은 하나 이상의 층간 절연막(119)에 의해 서로 전기적으로 분리될 수 있다. 층간 절연막(119) 중 일부는 복수의 메모리 셀들((MC1-MC3) 및/또는 제 2 배선 라인들(160)을 형성하기 위한 몰드 절연막으로 사용될 수도 있으며, 이에 관하여는 도 6a 내지 도 6m를 참조하여 후술하도록 한다.
도 3a 내지 도 3c는 도 1의 가변 저항 메모리 소자(1000B)의 구조를 나타내는 부분 절개 사시도, 도 3a의 선 IIIB-IIIB'를 따라 절취한 수직 단면도 및 도 3a의 선 IIIC-IIIC'를 따라 절취한 수평 단면도들이다. 이들 도면들의 구성 요소들 중 도 2a 내지 도 2c의 구성 요소와 동일한 참조 번호를 갖는 구성 부재에 관하여는 모순되지 않는 한 전술한 개시 사항을 참조할 수 있으며, 중복된 설명을 생략하기로 한다.
도 3a 내지 도 3b를 참조하면, 가변 저항 메모리 소자(1000B)는, 이의 선택 소자(125B)가, 도 2a의 선택 소자(125A)와 달리, 3 개의 반도체 영역들(122, 123, 124)에 의해 제공되는 PIN 다이오드 구조를 가지는 점에서, 도 2a의 가변 저항 메모리 소자(1000A)와 구별된다. 반도체 영역들(120)은, 제 1 도전형 영역(122), 예를 들면, P 형 불순물 영역 및 제 1 도전형과 다른 도전형을 갖는 제 2 도전형 영역(124), 예를 들면, N 형 불순물 영역, 및 중간 영역(123), 예를 들면, 진성 반도체 영역 또는 저농도 도핑 영역에 의해 상기 PIN 다이오드 구조를 제공할 수 있다. 절연된 게이트 구조(130)는 반도체 영역들(120) 중 중간 영역(123)에 결합될 수 있다. 즉, 선택 소자(125B)는, 제 1 도전형 영역(122), 제 2 도전형 영역(124) 및 절연된 게이트 전극(130)에 의한 3 단자를 포함하는 소자가 될 수 있다.
다른 실시예에서, 도시하지는 않았지만, 제 1 도전형과 제 2 도전형은 각각 N 형 및 P 형 불순물 영역일 수 있다. 이 경우, 도 1의 회로도에서 PIN 다이오드(120)는 극성이 역전되어 가변 저항체(130)와 직렬 연결될 것이다.
절연된 게이트 구조(130)의 게이트 전극(134)은, 소정 방향, 예를 들면, 도 3c에 개시된 바와 같이, y 방향으로 연장될 수 있다. 또한, 게이트 전극(134)은 단일 구성으로 y 방향으로 인접하는 메모리 셀들 사이를 채우면서 연장되어 중간 영역(123)을 둘러쌀 수도 있다. 그러나, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 게이트 전극(134)은 도 2c를 참조하여 전술한 바와 같이 중간 영역(123)의 한 면만을 경과하면서 연장되거나, 짝을 이루어 중간 영역(123)의 양 측면을 경과하는 구성을 가질 수도 있다.
도 4a 및 도 4b는 본 발명의 다양한 실시예들에 따른 선택 소자들(125A, 125B)의 구조를 개시하는 단면도이고, 도 4c는 이들 선택 소자의 전류-전압 특성을 나타내는 그래프이다. 도 5는 본 발명의 선택 소자를 이용한 도 1의 가변 저항 메모리 소자의 구동 방법을 설명하는 도면이다.
도 4a를 참조하면, 일 실시예에 따른 선택 소자(125A)는 도 2a를 참조하여 설명한 바와 같이 반도체 영역들(122, 124)에 의해 제공되는 PN 다이오드 구조를 포함할 수 있다. 예시적으로, 반도체 영역들(122, 124)은, P 형 반도체 영역 및 N 형 반도체 영역(124)을 포함한다. 제 1 도전형 영역(122)에 절연된 게이트 구조(130)가 제공될 수 있다.
절연된 게이트 구조(130)는 제 1 도전형 영역(122) 상에 형성된 게이트 절연막(132)과 게이트 절연막(132)에 의해 제 1 도전형 영역(122)과 절연된 게이트 전극(134)을 포함할 수 있다. 게이트 절연막(132)은 제 1 도전형 영역(122) 상에만 형성되거나 제 2 도전형 영역(124) 상으로 일부 연장될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 다른 실시예에서, 도시하지는 아니하였지만, 절연된 게이트 구조(130)는, 제 1 도전형 영역(122)이 아닌, 제 2 도전형 영역(124), 예를 들면, N 형 불순물 영역에 제공될 수도 있다.
일부 실시예에서, 절연된 게이트 구조(130)는 해당 반도체 영역의 어느 일면 상에, 또는 복수의 면들 상에 형성될 수 있다. 또는, 절연된 게이트 구조(130)는 제 1 도전형 영역(122)의 표면을 둘러쌀 수도 있다. 도 4a에 도시된 절연된 게이트 구조는 제 1 도전형 영역(122)의 양면에 또는 이를 둘러싸는 구조를 예시한다.
도 4a와 함께 도 1을 참조하면, 선택 소자(125A)의 제 1 도전형 영역(122)측의 단부는 가변 저항체(150)에 연결되고, 제 2 도전형 영역(124) 측의 단부는 공통 배선(110)에 연결될 수 있다. 절연된 게이트 구조(130)는 해당 선택 라인들(170_1, 170_2, 170_3)에 연결될 수 있다. 일부 실시예에서, 게이트 전극(134)은 해당 선택 라인과 일체일 수 있다.
절연된 게이트 구조(130)는 해당 선택 라인들에 연결되어, 인가되는 전압의 극성에 따라 상기 PN 다이오드 구조의 임계 전압을 감소시키거나 증가시킴으로써 전류-전압 곡선을 조절할 수 있다. 예를 들면, 소정 메모리 셀의 절연된 게이트 구조에 소정 전압을 인가하여 PN 다이오드의 임계 전압을 감소시킬 수 있으며, 이로써, PN 다이오드가 제 1 공통 배선과 제 2 배선 라인 사이에 인가된 전압 하에서 OFF 상태에서 ON 상태로 스위칭할 수 있으며, 그 결과, 해당 메모리 셀의 프로그래밍 또는 독출을 위한 셀 선택이 달성될 수 있다. 이러한 특징과 이점에 관하여는 도 4c 및 도 5를 참조하여 후술하도록 한다.
상기 PN 다이오드의 경우, 게이트 전극(134)에 전압을 인가하는 경우, 상기 PN 다이오드 구조를 흐르는 전류의 크기를 증가시킬 수도 있다. 예를 들면, P 도전형 영역(122)에 결합된 게이트 전극(134)에 + 전압을 인가하면, P 도전형 영역(122)은 공핍 모드가 형성되고, 상대적으로 PN 접합이 상대적으로 P 도전형 영역(122)쪽으로 이동될 수 있다. 동시에, 상기 PN 다이오드에서 소수 캐리어인 전자의 농도가 증가되면서, 상기 PN 다이오드는 게이트 전극(134)에 바이어스를 인가하기 전에 비해 더 낮은 저항을 갖게 되고, 그에 따라 상기 PN 다이오드를 흐르는 온 전류가 증가할 수 있다. 이 경우, 작은 동작 전압에서도 큰 전류를 얻을 수 있기 때문에 소자의 소형화에 유리할 뿐만 아니라, 프로그래밍 동작과 같은 큰 전류를 필요로 하는 동작에 있어, 신뢰성이 확보될 수 있다.
도 4b를 참조하면, 다른 실시예에 따른 선택 소자(125B)는 접합을 형성하는 반도체 영역들(122, 123, 124)에 의해 제공되는 PIN 다이오드 구조를 포함할 수 있다. 반도체 영역들(122, 123, 124)은, 제 1 도전형 영역(122), 예를 들면, P 형 불순물 영역, 제 1 도전형 영역과 다른 도전형을 갖는 제 2 도전형 영역(124), 예를 들면, N 형 불순물 영역 및, 제 1 도전형 영역(122)과 제 2 도전형 영역(124) 사이의 중간 영역(123), 예를 들면, 저도핑 불순물 영역 또는 진성 영역을 포함할 수 있다. 이 경우, 제 1 도전형 영역(122)과 중간 영역(123)은 P-I 반도성 접합을 제공하고, 제 2 도전형 영역(124)과 중간 영역(123)은 I-N 반도성 영역을 제공할 수 있다.
중간 영역(123)에 절연된 게이트 구조(130)가 제공될 수 있다. 게이트 절연막(132)은, 중간 영역(123) 상에 배치되거나, 도 4b에 도시된 바와 같이, 다른 영역들(122, 124) 상으로 연장될 수도 있다. 게이트 전극(134)은 중간 영역(123) 상에서 제 1 도전형 영역(122) 및 제 2 도전형 영역(124) 중 어느 한쪽으로 치우치도록 배치되어, 전기장을 P-I 접합 또는 I-N 접합 중 어느 하나에 집중시킬 수도 있다.
일부 실시예에서, 게이트 전극(134)은 중간 영역(123)의 어느 일면에 형성될 수 있다. 선택적으로는, 2 이상의 면에 형성되거나 중간 영역(123)의 표면을 둘러쌀 수도 있다. 도 4b에 도시된 절연된 게이트 구조(130)는 중간 영역(123)의 양면 상에 형성되거나 이를 둘러싸는 구조를 예시한다.
도 4b와 함께 도 1을 참조하면, 선택 소자(125B)의 제 1 도전형 영역(122) 측의 단부는 가변 저항체(150)에 연결되고, 제 2 도전형 영역(124) 측의 단부는 제 1 공통 배선(110)에 연결될 수 있다. 그러나, 이는 예시적이며, 제 1 도전형 영역(122) 측의 단부가 공통 배선(110)에 연결되고, 제 2 도전형 영역(124) 측의 단부는 가변 저항체(150)에 연결될 수 있다. 선택 소자(125B)의 절연된 게이트 구조(130)는 해당 선택 라인들(170)에 연결될 수 있다. 일부 실시예에서, 게이트 전극(134)은 해당 선택 라인과 일체일 수 있다.
절연된 게이트 구조(130)는 해당 선택 라인들에 연결되어, 인가되는 전압의 극성에 따라 P-I 반도성 접합과 I-N 반도성 접합 중 어느 하나의 접합 근처에 전계를 가함으로써, PIN 다이오드가 OFF 상태와 ON 상태 사이에서 스위칭되도록 할 수 있다. 상기 PIN 다이오드의 턴온은 중간 영역(123) 내의 어밸런치 항복(avalanche breakdown)을 통하여 일어날 수 있다.
예를 들면, 도 4b에 도시된 바와 같이 P형 반도체 영역(122), 진성 또는 저농도 도핑된 중간 영역(123), 및 N형 반도체 영역(124)에 의해 PIN 다이오드 구조가 제공되고, 절연된 게이트 구조(130)가 중간 영역(123)에 결합되는 경우를 가정하면, 도 4c에 도시된 바와 같이, 게이트 전극(134)에 양의 전압 +V이 인가되는 경우(즉, VG = +V; 곡선 L1임)에는, 바이어스 전압이 인가되지 않은 경우(즉, Vg = 0; 곡선 L0임)와 비교시, 중간 영역(123)의 전자 전도대의 강하로 P-I 접합 부근에서 다수 캐리어의 터널링이 쉽게 일어남으로써 문턱 전압이 Vt0 에서 Vt1으로 감소될 수 있다. 반대로, 게이트 전극(134)에 음의 전압, -V이 인가되는 경우(즉, Vg = -V; 곡선 L2임)에는, VG = 0 인 경우(곡선 L0)와 비교시, 문턱 전압이 Vt0에서 Vt2로 증가된다.
이와 같이 절연된 게이트 구조(130)에 인가되는 전압의 극성에 의해 이에 결합된 PIN 다이오드의 전류-전압 곡선의 문턱 전압을 조절함으로써, PIN 다이오드의 양단부에 인가된 전압과 별도로 PIN 다이오드를 스위칭할 수 있게 된다. 이를 이용함으로써, 도 5에 도시된 바와 같은 복수의 메모리 셀 중 어느 하나의 셀로의 어드레싱이 가능하다.
구체적으로, 도 5는 도 1의 가변 저항 메모리 소자의 메모리 셀들(MC11-MC33) 중 특정 메모리 셀(MC22)을 선택하는 경우를 예시한다. 제 1 공통 배선(110)에 기준 전압인, 예를 들면, 0 V (= Vcom)가 인가되고, 비선택된 셀들(MC11, MC21, MC31; MC13, MC23, MC33)의 제 2 배선 라인들(160_1, 160_3)에는 비선택 전압인 0 V가 인가되며, 선택된 셀(M22)의 제 2 배선 라인(160_2)에는 동작 전압, 예를 들면, 양의 전압 Vd이 인가될 수 있다. 이 경우, 다이오드에 전압 Vd가 인가되었음을 가정하자. 이 경우, 제 2 배선 라인(16_2)에 연결된 비선택된 메모리 셀들(MC12, MC32)과 선택된 메모리 셀(MC22)에는 모두 전압 Vd가 인가될 것이다. 이와 함께, 비선택된 셀들(MC12, MC32)이 결합된 선택 라인들(170_1, 170_3)에는 게이트 전압(Vg)로서 음의 전압, - V을 인가하고, 선택된 셀(MC22)에 결합된 선택 라인(170_2)에는 양의 전압, + Vg을 인가하면, 도 4c를 참조하여 설명한 바와 같이, 메모리 셀(MC22)의 선택 소자의 문턱 전압만이 기준 문턱 전압 Vt0 미만으로 강하하여(Vth = Vt1), 해당 선택 소자가 ON 상태가 되면서 메모리 셀(MC22)이 선택될 수 있다. 선택된 메모리 셀(MC22)에서는 상기 동작 전압에 따라 프로그래밍 또는 독출 동작이 수행될 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 선택 라인에 각각 결연된 절연된 게이트 구조가 선택 소자의 전류-전압 특성, 즉 문턱 전압의 스윙을 제어함으로써, 프로그래밍 또는 독출을 위한 메모리 셀의 선택이 달성될 수 있다. 또한, 절연된 게이트 구조를 갖는 선택 소자에 의해 실질적으로 구동 전압이 감소됨으로써 동일한 구동 전압 하에서 프로그래밍을 위한 유효 전류를 증가시킬 수 있을 뿐만 아니라, 응답 속도가 향상될 수 있다. 또한, 유효 전류의 향상은 주변 회로의 소형화를 꾀함으로써 고집적화를 달성할 수 있다.
도 6a 내지 도 6k는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 순서대로 도시하는 단면도들이다. 이들 도면의 구성요소들 중 이전의 도면들에 도시된 구성 요소들과 동일한 참조 번호를 갖는 구성 요소들에 관하여는 모순되지 않는 한 전술한 개시 사항을 참조할 수 있다.
도 6a를 참조하면, 기판(100) 상에 제 1 배선층(110), 예를 들면, 제 1 공통 배선을 형성한다. 상기 제 1 공통 배선은 격자 구조의 라인 패턴들을 가지거나 도전성 평면일 수 있다. 제 1 공통 배선은 기판(100)의 활성 영역 내에 불순물 주입 공정, 증착 방법, 도금 방법, 또는 임프린트 방법과 같은 공지의 도전층 형성 공정이 이용될 수 있다.
도 6b를 참조하면, 제 1 배선층(110) 상에 제 1 배선층(110)의 일부 표면을 노출시키는 제 1 개구부(114)를 포함하는 희생층(112)을 형성한다. 이를 위하여, 먼저 제 1 배선층(110) 상에 희생층(112)을 형성한다. 희생층(112)은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 희생층(112)은 예를 들어 열산화법, 물리 기상 증착법, 화학 기상 증착법(chemical vapor deposition, CVD), 또는 플라즈마 강화 CVD(plasma enhanced CVD, PECVD)를 이용하여 형성할 수 있다. 이후, 희생층(112)을 패터닝하여 제 1 개구부들(114)을 형성한다.
이후, 제 1 개구부들(114) 내에 필라 구조의 반도체 영역들과 가변 저항체를 형성한다. 이를 위하여, 먼저, 기판(100) 상에 제 1 배선층(110)에 전기적으로 연결되는 다이오드 구조를 형성할 수 있다. 도 6c를 참조하면, 이를 위하여, 희생층(112)의 제 1 개구부(114) 내에 반도체층(129)을 매립하고 에치백 공정에 의해 반도체층(129)을 제 1 개구부(114) 내에서 리세스시킨다. 반도체층(129)은 제 1 배선층(110)이 고농도 불순물층인 경우 선택적 에피택시얼 성장법(SEG) 또는 고상 에피택시법(SPE)에 의해 형성된 단결정층일 수 있다. 다른 실시예에서, 제 1 배선층(110)이 금속층인 경우, 상기 반도체층은 폴리실리콘층을 수도 있다.
도 6d 및 도 6e를 참조하면, 반도체층(129)의 증착 동안에 인시츄로, 또는 증착 이후에 반도체층(129) 내에 이온 주입 공정을 통하여 접합을 형성하는 반도체 영역들을 형성할 수 있으며, 이로써, 도 6d의 PN 다이오드 구조 또는 도 6e의 PIN 다이오드 구조(120)가 제 1 개구부(114) 내에 제공될 수 있다. 필요에 따라, 다이오드 구조들(120)을 활성화하기 위한 열처리가 더 수행될 수 있다. 다이오드 구조들(120)에 의해 희생층(112) 내에 제 1 홈(115)이 정의될 수 있다. 이하에서는, PIN 다이오드 구조에 관하여만 도면을 참조하여 개시하고, PN 구조에 대하여는 도면없이 설명하도록 한다.
도 6f을 참조하면, 제 1 홈(115) 내의 반도체 영역들(120) 상에 가변 저항체(150)를 형성한다. 가변 저항체(150)의 제 1 전극(152)은 물리 기상 증착 또는 화학 기상 증착법에 의해 전극 재료로 제 1 홈(115)를 채운 후, 에치백 공정 등을 통해 소정 두께로 리세스시킴으로써 형성할 수 있다. 또는, 제 1 전극(152)은 반도체 영역의 실리사이드화와 같은 화학반응을 통하여 제 1 홈(115)내에 국소적으로 형성될 수도 있다. 일부 실시예에서, 제 1 전극(152)은 도 4f에 도시된 바와 같이 단일 금속층이거나, 금속층, 장벽층, 결합층 및/또는 실리사이드층과 같은 오믹 콘택층(20a)과 같은 복수의 층으로로 형성될 수도 있다.
제 1 전극(152)을 형성한 후, 제 1 홈(115) 내에 가변 저항층(154)을 형성할 수 있다. 일부 실시예에서는, 도 6f에 도시된 바와 같이, 가변 저항층(154)의 측벽과 희생층(112) 사이에 스페이서 절연막(156)이 더 형성될 수 있다. 선택적으로는, 가변 저항층(154)과 스페이서 절연막(156)의 위치가 서로 바뀔 수도 있으며, 본 발명이 이에 제한되는 것은 아니다.
스페이서 절연막(156)은, 제 1 홈(115) 내에 스페이서용 절연막을 형성하고, 플라즈마 식각과 같은 이방성 식각을 이용하여 제 1 홈(115)의 측벽 상에 잔존하면서 제 1 전극(152)을 노출시키는 스페이서 절연막(156)이 형성될 수 있다. 스페이서 절연막(156)은 산화물, 질화물, 및 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
스페이서 절연막(156)에 의해 노출된 제 1 전극(152) 상에 가변 저항층(154)을 형성한다. 제 1 홈(115)을 채우도록 희생막(112) 상에 가변 저항 재료층을 형성한 후에, 화학 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 공정 또는 플라즈마 식각을 이용한 에치백 공정을 수행하여 가변 저항층(154)을 형성할 수 있다. 상기 평탄화 공정 또는 에치백 공정은 가변 저항층(154)이 희생층(112)의 표면보다 아래로 리세스되도록 과잉 식각될 수 있다.
이어서, 가변 저항층(154) 상에 제 2 전극(158)을 형성할 수 있다. 도 6f에서는, 제 2 전극(158)이 희생층(112)의 제 1 홈(115) 내부에 배치되어 있지만, 이는 예시적이며, 희생층(112)의 표면 상에, 또는 희생층(112)의 표면 상으로 연장될 수도 있다. 제 2 전극(158)은 물리 기상 증착 또는 화학 기상 증착법에 의해 형성될 수 있다. 상기 물리 기상 증착법은, 예를들어, 스퍼터링, 전자빔 융발법, 및 아크 증착 중 어느 하나 또는 이들의 조합에 의해 수행될 수 있다.
제 1 전극(152), 가변 저항층(154), 스페이서 절연막(156), 및 제 2 전극(158)에 의해 가변 저항체(150)가 제공될 수 있다. 선택적으로 제 2 전극(158)이 제 2 배선 라인들(160)에 결합되거나, 제 2 배선 라인들(160) 자체가 제 2 전극(158)을 겸유할 수 있다. 이 경우, 제 2 전극(158)의 형성 공정은, 도 6l을 참조하여 후술될 제 2 배선 라인들(160)의 형성 공정 중에 수행될 수도 있다.
도 6g를 참조하면, 에치백 또는 습식 식각 공정을 이용하여 희생층(112)을 적어도 일부 제거하여, 반도체 영역들(120)의 측벽 표면을 포함하는 상기 필라 구조의 측벽을 노출시키는 제 2 개구부(116)를 형성할 수 있다. 제 2 개구부(116)는 트렌치 구조를 가질 수 있다. 상기 트렌치 구조는 상기 필라 구조들의 사이를 지나는 격자 구조이거나 소정 방향, 예를 들면, 제 2 배선 라인들(도 3a의 160 참조)의 연장 방향, 즉 y 방향으로 일부의 희생층(112)을 남기면서, 희생층(112)의 다른 부분, 즉, x 방향(지면의 수직한 방향)의 일 부분들을 제거할 수 있으며, 이 경우, 제 2 개구부(116)은, x 방향으로 인접하는 메모리 셀들 사이로 나란히 연장되는 라인 패턴의 트렌치 구조를 가질 수도 있을 것이다. 이 경우, 형성되는 트렌치 구조는, 도 2c 또는 도 3c를 참조하여 개시된 게이트 전극이 형성될 공간을 정의할 수 있다. 또한, 다른 실시예에서는, 희생층(112)은 도 6i를 참조하여 후술하는 스텝 절연막(117)에 해당하는 부분을 남기는 높이까지만 식각을 함으로써, 스텝 절연막(117)의 형성 공정을 생략할 수도 있을 것이다.
도 6h를 참조하면, 제 2 개구부(116) 내에 게이트 절연막(132)을 형성한다. 게이트 절연막(132)은 예를 들면, 열산화법이나 우수한 단차 피복성을 갖는 화학 기상 증착법 또는 원자층 증착법에 의해 형성될 수 있다. 도 6h에 도시된 게이트 절연막(132)은 화학기상 증착법 또는 원자층 증착법에 의해 형성된 경우이다. 상기 열산화법에 의하는 경우, 반도체 영역들(120)의 측벽 상에만 게이트 절연막(132)이 형성될 수도 있다.
일부 실시예에서, 게이트 절연막(132)은 제 2 개구부(116)의 측벽에만 형성될 수 있다. 이 경우, 제 2 개구부(116)의 측벽과 노출된 기판 표면을 다 덮는 게이트용 절연막을 형성한 후, 상기 게이트용 절연막을 이방성 식각하여, 도 6h에 도시된 바와 같이, 기판(100)의 표면 또는 제 1 공통 배선(110)의 표면을 노출시킬 수 있다.
도 6i를 참조하면, 제 2 개구부(116) 내의 하부에 스텝 절연막(117)을 형성한다. 스텝 절연막(117)은 게이트 전극(도 3a의 134 참조)의 높이를 조절하는 절연층이다. PIN 다이오드 구조(120)의 중간 영역(123)에 결합되는 게이트 전극(134)를 형성하기 위하여, 스텝 절연막(117)은 중간 영역을 노출하도록 제 2 개구부(116)의 하부를 채울 수 있다. 도시하지는 않았지만, 도 6d에 도시된 바와 같은 PN 다이오드 구조(120)에서 P 형 불순물 영역(122)에 절연된 게이트 구조를 결합시키기 위해서는 스텝 절연막(117)은 P형 불순물 영역(122)의 측면을 노출하는 높이까지 제 2 개구부(116)의 하부를 채울 것이다. 절연층(117)은 산화물, 질화물, 및 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
도 6j를 참조하면, 스텝 절연막(117) 상에 게이트 전극용 도전층(134L)을 형성한다. 이를 위하여, 제 2 개구부(116)를 채우도록 스텝 절연막(117) 상에 게이트 전극 재료를 형성하고, 에치백 공정 또는 습식 식각 공정에 의해 상기 게이트 전극 재료를 리세스시켜 중간 영역(124)의 측벽 높이 정도에 해당하는 높이를 갖는 게이트 전극용 도전층(134L)을 형성한다.
도 6k를 참조하면, 이후, 적합한 이방성 식각 공정을 통해 스페이서 형태의 게이트 전극(134)을 형성할 수 있다. 도시된 실시예에서는, 게이트 전극(134)이 중간 영역(123)의 양 측벽 상에 위치하는 것을 예시하고 있으나, 본 발명이 이에 제한되는 것은 아니다. 도 3c를 참조하여, 전술한 바와 같이, 게이트 전극(134)은 전술한 제 2 개구부(116)의 패턴에 따라 중간 영역(123)을 둘러싸면서 x 방향으로 연장될 수도 있다. 다른 실시예에서는, 도 6h를 참조하여 설명한 게이트 절연막(132)와 같이 원자층 증착과 같은 단차 피복성이 우수한 공정에 의해 게이트 전극용 도전층을 형성하고, 패터닝함으로써 게이트 전극(134)를 형성할 수도 있다.
도 6l을 참조하면, 제 2 개구부(116)를 완전히 매립하는 절연층(118)을 형성한다. 절연층(118)은 인접하는 게이트 구조(134)와 가변 저항체들(150)을 분리하는 역할을 한다. 절연층(118)은 산화물, 질화물, 및 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 절연층(118)은 스텝 절연층(117)과 동일 물질을 포함할 수 있다. 절연층(118)은 스텝 절연막(117)과 함께 가변 저항 메모리 소자의 층간 절연층(119)을 구성할 수 있다.
이어서, 도 3a에 도시된 바와 같이, 결과물 상에 제 2 배선층(160), 예를 들면, 제 2 배선 라인들을 형성할 수 있다. 제 2 배선 라인들(160)의 형성 공정은 다마신 또는 듀얼 다마신 공정에 의해 수행되거나, 통상의 포토리소그래피 공정을 이용한 패터닝 공정에 의해 수행될 수 있다. 일부 실시예에서, 전술한 바와 같이, 제 2 배선층(160)은 가변 저항체(150)의 제 2 전극(158)과 일체로 형성될 수 있다. 또는, 제 2 배선층(160)이 제 2 전극(158)을 겸유함으로써, 제 2 전극(158)의 형성 공정이 생략될 수도 있다.
도 6m은 전술한 실시예들과 달리 반도체 영역들(120)에 의해 PN 다이오드 구조가 제공된 경우로서, 이에 결합되는 게이트 전극(134)이 제 2 도전형 영역(122)에 결합된 경우를 예시한다. 또한, 도 6m에 도시된 가변 저항 메모리 소자는 게이트 전극(134)의 형성 높이를 조절하기 위해 형성된 도 6i의 스텝 절연막(117)이 생략된 경우를 예시한다. 일부 실시예에서는, 도 6h를 참조하여 예시된 게이트 절연막(132) 형성 공정에서 제 1 배선층(110) 또는 기판(100) 상의 게이트 절연막의 일부를 제거하지 않고 잔존시킴으로써, 후속 형성되는 게이트 전극(132)과 제 1 배선층(110) 또는 기판(100) 사이의 전기적 절연을 달성할 수도 있다. 후속하는 절연층(119)의 형성 공정은 도 6l을 참조하여 상술한 바와 같다.
도시하지는 않았지만, 전술한 실시예에 관한 다양한 변형 실시예가 있을 수 있다. 예를 들면, 메모리 셀들의 선택 소자(125)와 가변 저항체(150)의 연결 순서가 반대가 되는 경우, 기판(100) 상에 형성된 희생층(112)의 제 1 개구부(114) 내에 가변 저항체(150)를 먼저 형성하고, 이후 가변 저항체(150) 상에 선택 소자가 될 반도체 영역들(120)을 형성할 수도 있다. 다른 실시예에서, 선택 소자(125)의 반도체 영역들(120)의 도전형은 반전된 구조로 제조될 수도 있을 것이다.
도 6a 내지 도 6m의 실시예에서는, 제 1 배선층(110)이 공통 배선이고, 제 2 배선층(160)이 배선 라인이지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 제 1 배선층(110)이 배선 라인이고, 제 2 배선층(160)이 공통 배선이거나, 제 1 및 제 2 배선층(110, 160)이 모두 공통 배선일 수도 있으며, 이에 관하여는 후술하는 개시 사항을 참조할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이며, 도 8a 및 도 8b는 도 7에 도시된 회로도를 갖는 가변 저항 메모리 소자들(1000C, 1000D)의 단면도들이다.
도 7을 참조하면, 가변 저항 메모리 소자는 제 1 공통 배선(110a)와 제 2 배선 라인들(160_1, 160_2, 160_3)의 사이에 직렬 연결된 선택 소자(125)와 가변 저항체(150)의 전기적 연결 순서가 서로 역전된 것을 제외하고는, 도 1에 도시된 가변 저항 메모리 소자와 유사하다.
이와 같이, 선택 소자(125)와 가변 저항체(150)의 순서가 역전됨에 따라, 도 8a 및 도 8b의 가변 저항 메모리 소자들(1000C, 1000D)은, 필라 형태의 메모리 셀 구조(MC1, MC2, MC3)에서 선택 라인들(170_1, 170_2, 170_3)에 결합되는 선택 소자(125)의 게이트 구조(130)의 기판(100)으로부터의 높이가, 도 2b 및 도 3b에 도시된 게이트 구조(130)의 높이와 상이하도록 구성될 수 있다. 이를 위하여, 제조 공정 측면에서 스텝 절연막(117)의 높이는 도 6i에 도시된 스텝 절연막(117)의 높이보다 더 클 수 있다. 이들 가변 저항 메모리 소자(1000C, 1000D)의 제조 공정은 도 6a 내지 도 6m을 참조하여 개시된 사항을 참조할 수 있다. 다른 실시예로서, 도시하지는 않았지만, 게이트 전극(134)은 N형 불순물 영역(124)에 결합될수도 있으며, 이 경우, 구동을 위해 게이트 전극(134)에 인가되는 전압의 극성은 반전될 수 있을 것이다.
도 9는 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이며, 도 10a 및 도 10b는 각각 도 9에 도시된 회로도를 갖는 가변 저항 메모리 소자들(1000E)의 부분 절개 사시도 및 구동 방법을 도시하는 도면이다.
도 9를 참조하면, 가변 저항 메모리 소자는 제 1 배선 라인(110_1, 110_2, 110_3)과 제 2 공통 배선(160)의 사이에 직렬 연결된 선택 소자(125)와 가변 저항체(150)를 포함한다. 도 1에 도시된 가변 저항 메모리 소자와 비교시, 도 9의 가변 저항 메모리 소자는, 워드 라인으로서 지칭된 도 1의 제 1 공통 배선(110)이 비트 라인으로서 기능하고, 비트 라인으로 지칭된 도 1의 제 2 배선 라인이 공통 워드 라인으로서 기능한다.
제 2 공통 배선(160)은 x 방향으로 연장된 제 1 서브 라인들(160_a1, 160_a2, 160_a3) 및 제 1 서브 라인들(160_a1, 160_a2, 160_a3)과 교차하면서 전기적으로 연결되도록 y 방향으로 연장된 제 2 서브 라인들(160_b1, 160_b2, 160_b3)을 포함할 수 있으며, 이들 서브 라인들은 동일 평면 상에 존재하는 격자 구조를 가질 수 있다. 이러한 격자 구조는 예시적이며, 제 2 공통 배선(160)은 제 1 서브 라인들과 제 2 서브 라인들 중 어느 한 종류의 라인 구조를 가지면서 이들이 서로 등전위를 갖도록 서로 연결시키는 다른 도전 구조를 더 포함할 수 있다. 또 다른 예로서, 제 2 공통 배선(160)은 라인 구조나 격자 구조가 아닌, 벌집 모양의 구조 또는 연속적인 도전성 평면 구조를 가질 수도 있다. 도 1을 참조하여, 전술한 바와 같이, 제 2 공통 배선(160)은 배선 저항에 따른 신호 지연과 전압 강하를 감소시킴으로써 복수의 메모리 셀들(MC11-MC33)의 위치에 따라 나타날 수 있는 워드 라인 바운스와 같은 성능 편차를 감소하거나 억제하여, 소자 성능의 신뢰성을 향상시킬 수 있다.
도 10a를 참조하면, 가변 저항 메모리 소자(1000E)는 기판(100) 상에 제 1 배선층(110), 즉, 배선 라인들(110_1, 110_2, 110_3)과 제 2 배선층(160), 즉, 제 2 공통 배선(160a_1, 160a_2, 160a_3; 160b_1, 160b_2, 160b_3)를 포함한다. 제 2 배선층(160)은 도전성 평판이지만, 이는 예시적이며, 도 3a의 배선층(110)의 격자 패턴 구조를 가질 수도 있다.
도 10b를 참조하면, 메모리 셀들(MC11-MC33) 중 특정 메모리 셀(MC22)이 선택 되는 경우가 예시된다. 선택될 메모리 셀(MC22)을 포함하는 일 방향, 예를 들면, y 방향으로 인접하는 메모리 셀들(MC12, MC22, MC32)의 일단에 제 1 배선 라인(110)을 통하여 동작 전압인 0 V (= Vcom)가 인가되고, 비선택된 셀들(MC11, M21, M31; M13, M23, M33)의 일단에는 다른 제 1 배선 라인들(110_1, 110_3)에는 비선택 전압인 + V가 인가된다. 복수의 메모리 셀들(MC11-MC33) 모두의 타단에는 제 2 공통 배선(160)을 통하여 기준 전압, + V 가 인가될 수 있다. 그에 따라, 메모리 셀들(MC12, MC22, MC32)에 걸리는 전압은 + V가 될 수 있다. 이때, 동작 전압과 기준 전압의 차이 + V 는 도 4c를 참조하여 설명한 바와 같이 기준 문턱 전압 Vt0 보다 작은 전압일 수 있다. 따라서, 메모리 셀들(MC12, MC22, MC32)의 선택 소자들은 모두 아직 턴온되지 않는다.
이와 함께, 상기 선택 소자에 인가되는 제어 전압과 관련하여, 비선택된 셀들(MC12, MC32)의 선택 소자의 절연된 게이트 구조(134)에 결합된 선택 라인들(170_1, 170_3)에는 게이트 전압으로서 음의 전압, - Vg을 인가하고, 선택된 셀(MC22)의 선택 소자의 절연된 게이트 구조(134)에 결합된 선택 라인(170_2)에는 해당 선택 소자의 반도체 영역들이 갖는 문턱 전압을 스윙시켜 상기 기준 문턱 전압 이하로 문턱 전압을 강하시킬 수 있는, 적합한 게이트 전압인, 양의 전압 + Vg을 인가하면, 도 4c를 참조하여 설명한 바와 같이, 선택될 메모리 셀(MC22)의 선택 소자의 문턱 전압만이 Vt1 아래로 이동할 수 있으며, 그에 따라, 메모리 셀(MC22)의 선택 소자는 턴온되며, 인가된 전압에 따라 메모리 셀(MC22)의 가변 저항체(150)의 프로그래밍 또는 독출 동작이 수행될 것이다. 비선택된 메모리 셀들(MC12, MC32)이 각각 결합된 선택 라인들(170_1, 170_3)에는 0 V, 또는 도시된 바와 같이, - V 의 게이트 전압이 인가될 수 있으며, 이에 따라 비선택된 메모리 셀들(MC12, MC32)의 문턱 전압은 오히려 기준 문턱 전압보다 상승되어, 해당 메모리 셀을 통하여 흐르는 누설 전류를 억제할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이고, 도 12는 도 11에 도시된 회로도를 갖는 가변 저항 메모리 소자(1000G)의 부분 절개 사시도이다. 도 13a는 본 발명의 일 실시예들에 따른 선택 소자(125C)의 구조를 개시하는 단면도이고, 도 13b는 본 발명의 선택 소자를 이용한 도 11의 가변 저항 메모리 소자의 구동 방법을 설명하는 도면이다.
도 11 및 도 12를 참조하면, 가변 저항 메모리 소자(1000G)는 제 1 배선층(110) 및 제 2 배선층(160)과 제 1 및 제 2 배선층들(110, 160) 사이에 직렬 연결된 선택 소자(125)와 가변 저항체(150)를 포함할 수 있다. 제 1 배선층(110)과 제 2 배선층(160)이 모두 등전위를 제공하는 공통 배선인 점에서, 도 1에 도시된 가변 저항 메모리 소자와 구별된다. 제 1 배선층(110)과 제 2 배선층(160)은 서브 라인들로 구성된 도전성 격자 패턴을 갖거나, 도 12에 도시된 바와 같이 도전성 평면일 수도 있다.
제 1 배선층(110)과 제 2 배선층(160) 사이에는, 복수의 메모리 셀들(MC11-MC33)이 배열된다. 복수의 메모리 셀들(MC1-MC3) 각각은 선택 소자(125C)와 선택 소자(125C)에 직렬 연결된 가변 저항체(150)를 포함할 수 있다. 선택 소자(125D)와 가변 저항체(150)의 연결 순서는 도 15a와 달리 반대로 역전될 수도 있다.
복수의 메모리 셀들(MC1-MC3)은 도시된 바와 같이 기판(100) 상에 수직 방향으로 형성된 필라 구조를 가질 수 있다. 선택 소자(125C)는 제 1 및 제 2 선택 라인들(170a_1, 170a_2, 170a_3; 170b_1, 170b_2, 170b_3)에 결합될 수 있다. 제 1 및 제 2 선택 라인들(170a_1, 170a_2, 170a_3; 170b_1, 170b_2, 170b_3)은 각각 x 방향과 y 방향으로 연장될 수 있다.
도 13a를 참조하면, 선택 소자(125C)는 서로 다른 도전형의 반도체 영역들(122, 123, 124)에 의해 제공되는 PIN 다이오드 구조와 이에 결합된 독립적으로 구동 가능한 제 1 및 제 2 절연된 게이트 구조(130a, 130b)를 포함할 수 있다. 제 1 및 제 2 절연된 게이트 구조(130a, 130b)는 반도체 영역들(122, 123, 124) 중 중간 영역(123)에 결합될 수 있다. 게이트 전극(134a, 134b)는 서로 이격되어 전기적으로 분리되고, 각각 제 1 선택 라인들(170a_1, 170a_2, 170a_3)과 제 2 선택 라인들(170b_1, 170b_2, 170b_3)에 결합될 수 있다.
도 12에 도시된 실시예에서는, 게이트 전극(134a, 134b)가 반도체 영역들 중 중간 영역(123)의 어느 일 면만을 경과하면서 90 ° 각도로 서로 엇갈려 연장되는 것을 개시하고 있지만, 이는 예시적이다. 예를 들면, 도 3c를 참조하여 전술한 바와 같이, 게이트 전극(134a, 134b) 중 적어도 어느 하나는 x 방향 또는 y 방향으로 인접하는 메모리 셀들 사이를 채우면서 연장되어, 중간 영역(123)의 일부를 둘러쌀 수도 있다.
도 13b를 참조하면, 메모리 셀들(MC11-MC33) 중 특정 메모리 셀(MC22)이 선택되는 경우가 예시된다. 제 1 배선층(110)과 제 2 배선층(160)은 모두 공통 배선으로서, 어느 하나의 배선은 모든 메모리 셀들의 일단에 기준 전압을 인가하고, 다른 하나의 배선은 프로그래밍 또는 독출 동작이 가능한 동작 전압이 인가될 것이다. 그러나, 상기 동작 전압과 기준 전압의 차는 메모리 셀들의 선택 소자의 기준 문턱 전압에 비하여 작아, 제 1 및 제 2 배선층에 의해 인가된 전압에 의해서는 메모리 셀들의 선택 소자는 턴온되지 않는다.
메모리 셀(MC22)의 선택을 위하여, 메모리 셀(MC22)을 포함하는 x 방향으로 인접하는 메모리 셀들(MC21, MC22, MC23)의 선택 소자의 제 1 게이트 전극(134a)에는 제 1 선택 라인(170a_2)을 통하여, 해당 선택 소자의 반도체 영역들이 갖는 문턱 전압을 기준 문턱 전압 미만으로 강하시킬 수 있는 적합한 + Vg1 가 인가되고, 비선택된 셀들(MC11, MC12, MC13; MC31, MC32, MC33)의 선택 소자의 게이트 전극(134a)에는 다른 제 1 선택 라인들(170a_1, 170a_3)을 통하여 0 V를 인가한다. 그러나, 이는 예시적이며, 음의 전압이 인가될 수도 있을 것이다.
유사하게, 선택될 메모리 셀(MC22)을 포함하는 y 방향으로 인접하는 메모리 셀들(MC12, MC22, MC32)의 선택 소자의 제 2 게이트 전극(134b)에는 제 2 선택 라인(170b_2)을 통하여 해당 선택 소자의 반도체 영역들이 갖는 문턱 전압을 기준 문턱 전압 미만으로 강하시킬 수 있는 적합한 + Vg2 가 인가될 수 있다. 비선택된 셀들(MC11, MC21, MC31; MC13, MC23, MC33)의 선택 소자의 게이트 전극(134b)에는 다른 제 2 선택 라인들(170b_1, 170b_3)을 통하여 0 V 또는 음의 전압이 인가될 수 있다.
본 발명의 실시예에 따르면, 독립적으로 제어되는 제 1 게이트 전극(134a)과 제 2 게이트 전극(134b)에 인가된 전압 + Vg1, + Vg2에 의해 중간 영역(123)의 에너지 벤드를 변형시켜, PIN 다이오드의 문턱 전압을 반도체 영역들의 양단에 인가된 전압 이하로 강하시키면서, 상기 PIN 다이오드가 턴온시킨다. 그에 따라, 선택된 메모리 셀의 프로그램 또는 독출 동작이 수행될 수 있다. 본 발명의 실시예에 따르면, 모든 메모리 셀들에 공통 동작 전압이 인가됨으로써 종래 워드 라인의 저항으로 인한 전압 강하 및 신호 지연과 같은 성능 저하의 문제점이 감소 또는 제거될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이고, 도 15a는 도 14에 도시된 회로도를 갖는 가변 저항 메모리 소자(1000H)의 부분 절개 사시도이며, 도 15b는 본 발명의 일 실시예들에 따른 선택 소자(125D)의 구조를 개시하는 단면도이다.
도 14 및 도 15a를 참조하면, 가변 저항 메모리 소자(1000H)는 제 1 배선층(110) 및 제 2 배선층(160)과 제 1 및 제 2 배선층들(110, 160) 사이에 직렬 연결된 선택 소자(125D)와 가변 저항체(150)를 포함할 수 있다. 제 1 배선층(110)과 제 2 배선층(160)이 모두 등전위를 제공할 수 있는 공통 배선인 점에서, 도 11에 도시된 가변 저항 메모리 소자(1000G)와 유사하다. 전술한 바와 같이, 제 1 배선층(110)과 제 2 배선층(160)은 서브 라인들로 구성된 도전성 격자 패턴을 갖거나, 도 15a에 도시된 바와 같이 도전성 평면일 수도 있다.
제 1 배선층(110)과 제 2 배선층(160) 사이에는, 복수의 메모리 셀들(MC11-MC33)이 배열된다. 복수의 메모리 셀들(MC1-MC3) 각각은 선택 소자(125D)와 선택 소자(125C)에 직렬 연결된 가변 저항체(150)를 포함할 수 있다. 선택 소자(125D)와 가변 저항체(150)의 연결 순서는 도 15a와 달리 반대로 역전될 수도 있다.
복수의 메모리 셀들(MC1-MC3)은 도시된 바와 같이 기판(100) 상에 수직 방향으로 형성된 필라 구조를 가질 수 있다. 선택 소자(125D)는 제 1 및 제 2 선택 라인들(170a_1, 170a_2, 170a_3; 170b_1, 170b_2, 170b_3)에 결합될 수 있다. 제 1 및 제 2 선택 라인들(170a_1, 170a_2, 170a_3; 170b_1, 170b_2, 170b_3)은 각각 x 방향과 y 방향으로 연장될 수 있다.
도 15b를 참조하면, 선택 소자(125D)는 서로 다른 도전형의 반도체 영역들(122, 123, 124)에 의해 제공되는 모스팻 채널을 제공할 수 있도록, 제 1 도전형 불순물 영역(122), 제 1 도전형 불순물 영역과 동일한 도전형을 갖는 제 1 도전형 불순물 영역(124)과, 중간 영역(123)을 포함할 수 있다. 제 1 도전형은 N 형 또는 P 형일 수 있으며, 중간 영역은 그 반대의 도전형을 가질 수 있다. 도 15b에 도시된 선택 소자(125D)는 N 채널 모스펫을 예시하지만, P 채널 모스펫도 본 발명의 실시예에 포함된다.
선택 소자(125D)는 상기 모스펫 채널 구조에 결합되어 독립적으로 구동 가능한 제 1 및 제 2 절연된 게이트 구조(130a, 130b)를 포함할 수 있다. 제 1 및 제 2 절연된 게이트 구조(130a, 130b)는 채널 형성 영역인 중간 영역(123)에 결합될 수 있다. 게이트 전극(134a, 134b)은 서로 이격되어 전기적으로 분리되고, 각각 제 1 선택 라인들(170a_1, 170a_2, 170a_3)과 제 2 선택 라인들(170b_1, 170b_2, 170b_3)에 결합될 수 있다.
도 15a 및 도 15b에 도시된 실시예에서는, 게이트 전극(134a, 134b)이 중간 영역(123)의 어느 일 면만을 경과하면서 90 ° 각도로 서로 엇갈려 연장되는 것을 개시하고 있지만, 이는 예시적이다. 예를 들면, 도 3c를 참조하여 전술한 바와 같이, 게이트 전극(134a, 134b) 중 적어도 어느 하나는 x 방향 또는 y 방향으로 인접하는 메모리 셀들 사이를 채우면서 연장되어, 중간 영역(123)의 일부를 둘러쌀 수도 있다.
메모리 셀들(MC11-MC33) 중 특정 메모리 셀(MC22)을 선택하는 방법은 도 13b를 참조하여 개시한 것과 유사하다. 예를 들면, 제 1 배선층(110)과 제 2 배선층(160)에 각각 기준 접압과 동작 전압이 인가되고, 상기 동작 전압과 기준 전압의 차이는 기준 문턱 전압 미만이다. 이 경우, 메모리 셀(MC22)의 제 1 및 제 2 게이트 전극(134a, 134b)에 선택 소자(125D)의 문턱 전압을 기준 문턱 전압 미만으로 강하시킬 수 있는 적합한 + Vg1 및 + Vg2의 전압을 인가함으로써 메모리 셀(MC22)를 선택할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자의 회로도이고, 도 17a는 도 16에 도시된 회로도를 갖는 가변 저항 메모리 소자(1000I)의 부분 절개 사시도이며, 도 17b는 본 발명의 선택 소자를 이용한 가변 저항 메모리 소자(1000I)의 구동 방법을 설명하는 도면이다.
도 16 및 도 17a를 참조하면, 가변 저항 메모리 소자(1000I)는 제 1 방향, 예를 들면, x 방향으로 연장된 제 1 배선 라인들(110_1, 110_2, 110_3; 110), 제 2 방향, 예를 들면, y 방향으로 연장된 제 2 배선 라인들(160_1, 160_2, 160_3; 160)을 포함한다. 제 1 배선 라인들(110_1, 110_2, 110_3)과 제 2 배선 라인들(160_1, 160_2, 160_3) 사이에 복수의 메모리 셀들(MC11-MC33)이 제공될 수 있다. 제 1 배선 라인(110)과 제 2 배선 라인(160) 중 어느 하나는 비트 라인이고, 다른 하나는 워드 라인일 수 있다.
가변 저항 메모리 소자(1000I)는 복수의 메모리 셀들(MC11-MC33)의 선택 소자에 결합되어 등전위의 게이트 전압을 인가할 수 있는 공통 선택 라인(170)을 포함한다. 공통 선택 라인(170)에 결합되는 절연된 게이트 구조의 게이트 전극(134)는 단일 구성으로 중간 영역(123)의 어느 일 면만을 경과하면서 연장되거나, 메모리 셀들(MC1, MC2, MC3) 사이를 채우면서 연장될 수도 있다. 또한, 게이트 전극(134)는 격자 패턴을 갖거나 도전성 평판 구조를 가질 수 있으며, 본 발명이 이에 제한되는 것은 아니다.
도 17b를 참조하면, 메모리 셀들(MC11-MC33) 중 특정 메모리 셀(MC22)을 선택하기 위하여, 선택될 메모리 셀(MC22)의 제 1 배선 라인(110_2)과 제 2 배선 라인(160_2)에 선택 소자(130)가 턴온될 수 있는 기준 전압과 동작 전압을 각각 인가하여, 메모리 셀(MC22)을 선택한다. 이와 함께, 공통 선택 라인(170)에 공통 전압 Vg를 인가한다. 이 경우, 복수의 메모리 셀들(MC11-MC33) 모두의 반도체 영역들(120)의 선택 소자의 문턱 전압은 모두 기준 문턱 전압 미만으로 강하할 수 있다. 이때 비선택된 셀들이 턴온되지 않도록 공통 전압 Vg가 선택될 수 있다.
상기 공통 전압 Vg에 의해 선택된 메모리 셀(MC22)의 선택 소자를 흐르는 구동 전류의 크기는 공통 전압 Vg가 인가되지 않은 경우와 비교시 더 증가될 수 있으며, 그 결과, 신속하고 신뢰성 있는 프로그래밍 및 독출 동작이 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 전류 증폭을 위해 주변 회로의 대형화를 초래하지 않으면서도 공통 전압 Vg의 인가만으로 소자 구동을 위한 구동 전류를 향상시킬 수 있어 소자의 소형화에 유리하고, 고속의 신뢰성 있는 가변 저항 메모리 소자가 제공될 수 있다.
일부 실시예에서는, 공통 선택 라인(170)에 인가되는 공통 전압 Vg는 문턱 전압을 상승시키도록 -Vg 의 반전된 극성을 가질 수도 있다. 이 경우, 선택된 메모리 셀(MC22)에 인가되는 기준 전압과 동작 전압의 차이는 공통 전압 Vg에 의해 턴오프되지 않을 정도로 충분히 큰 전압일 수 있다. 이 경우, 선택되지 않은 메모리 셀들에서 초래되는 누설 전류와 기생 전류가 감소되어 신뢰성 있는 메모리 셀 구동을 확보할 수 있다.
도 18a 및 도 18b는 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 소자(2000)의 회로도 및 단면도이다. 이들 도면의 구성 요소들 중 전술한 도면들의 구성 요소들과 동일한 참조 부호를 갖는 구성 요소들에 관하여는, 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
도 18a 및 도 18b를 참고하면, 가변 저항 메모리 소자(2000), 2 층의 메모리 스택들(1000_1, 1000_2)이 적층된 3 차원 수직 구조를 갖는다. 메모리 스택들(1000_1, 1000_2) 각각은 메모리 셀들과 결합하는 제 1 배선층(100A, 160), 제 2 배선층(160), 및 제 3 배선층(110B)을 포함한다. 일부 실시예에서, 가변 저항 메모리 소자(2000)의 배선층(160)은 도시된 바와 같이 2 개의 메모리 스택들(1000_1, 1000_2)에 의해 공유될 수 있다. 그러나, 이는 예시적이며, 메모리 스택들(1000_1, 1000_2)은 각각 2 개의 배선층들을 독립적으로 가질 수도 있다.
제 1 배선층(110A)과 제 3 배선층(110B)은 공통 배선이고, 제 2 배선층(160)은 배선 라인일 수 있다. 이 경우, 제 1 및 제 3 배선층은 공통 워드 라인이고, 제 2 배선층(160)은 비트 라인일 수 있다. 다른 실시예에서, 제 1 배선층(110A)과 제 3 배선층(110B)이 배선 라인이고, 제 2 배선층(160)이 공통 배선일 수도 있다.
메모리 스택들(1000_1, 1000_2)의 적층 공정은 도 6a 내지 도 6m을 참조하여 전술한 제조 방법에 따라, 제 1 메모리 스택(1000_1)을 형성한 후, 제 2 메모리 스택(1000_2)을 형성함으로써 3 차원 수직 구조의 가변 저항 메모리 소자(2000)가 제공될 수 있다. 또는, 제 1 메모리 스택(1000_1)과 제 2 메모리 스택91000_2)을 별개의 공정을 통해 제조한 후, 이를 웨이퍼 본딩 기술을 통해 접합함으로써 가변 저항 메모리 소자(2000)가 제공될 수 있다. 메모리 스택들(1000_1, 1000_2)의 접합은 스택들의 접합면에 노출된 배선층의 합금화 공정 또는 층간 절연막 사이의 물리 및/또는 화학적 결합에 의해 달성될 수 있다.
도시하지는 않았지만, 메모리 스택들(1000_1, 1000_2)의 메모리 셀들(MC11-MC22; MC11'-MC22')의 구성은 이전의 개시 사항을 참조하여 다양하게 변형실시될 수 있을 것이다. 예를 들면, 선택 소자는 PIN 다이오드 구조가 아닌, PN 다이오드 또는 모스펫 채널을 가질 수 있을 것이다. 선택 소자와 가변 저항체의 연결 순서는 반대가 될 수도 있을 것이다.
본 명세서에 첨부된 도면들을 참조하여 전술한 특징들과 이점은 상호 호환적이어서, 모순되지 않는 한 서로 대체되어 실시되거나, 조합되어 실시될 수 있으며 이러한 변형 실시예들도 본 발명의 범위에 속함을 이해하여야 한다.
또한, 본 명세서에 첨부된 도면들을 참조하여 개시된 다양한 가변 저항 메모리 소자들은 단일 메모리 소자로 구현되거나, 하나의 칩 내에서 다른 이종 장치들, 예를 들어, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 가변 저항 메모리 소자가 형성된 웨이퍼칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합하고 이를 개별화함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
또한, 전술한 실시예들에 따른 가변 저항 메모리 소자들은 다양한 형태의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 가변 저항 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Package, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Package(MQFP), Thin Quad Flat package(TQFP), Small Outline IC(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flat package(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자들이 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리소자 등을 더 포함할 수도 있다.
도 19는 본 발명의 일실시예들에 따른 가변 저항 메모리소자들을 포함하는 전자시스템(3000)을 도시하는 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자시스템(3000)은 컨트롤러(3010), 입출력장치(I/O, 3020), 기억장치(storage device, 3030), 인터페이스(3040) 및 버스(bus, 3050)를 포함할 수 있다. 컨트롤러(3010), 입출력 장치(3020), 기억 장치(3030) 및/또는 인터페이스(3040)는 버스(3050)를 통하여 서로 결합될 수 있다.
컨트롤러(3010)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력장치(1020)는 키패드(keypad), 키보드 또는 디스플레이 장치를 포함할 수 있다. 기억장치(3030)는 데이터 및/또는 명령어를 저장할 수 있으며, 기억장치(3030)는 본 명세서에 개시된 가변 저항 메모리 소자들을 포함할 수 있다.
일부 실시예에서, 기억장치(3030)는 다른 형태의 반도체 메모리 소자(예를 들어, 디램 장치 및/또는 에스램 장치 등)를 더 포함하는 혼성 구조를 가질 수도 있다. 인터페이스(3040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(3040)는 유선 또는 무선 형태일 수 있다. 이를 위하여, 인터페이스(3040)는 안테나 또는 유무선 트랜시버를 포함할 수 있다. 도시하지 않았지만, 전자시스템(3000)은 컨트롤러(3010)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램을 더 포함할 수도 있다.
전자시스템(3000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant). 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자제품에 적용될 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (46)

  1. 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하며, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들의 일단에 전기적으로 연결되어 공통 기준 전압을 인가하는 공통 배선;
    상기 복수의 메모리 셀들 중 상기 제 1 방향으로 배열된 복수의 메모리 셀들의 타단에 각각 전기적으로 연결되는 복수의 배선 라인들; 및
    상기 복수의 메모리 셀들 각각의 선택 소자에 각각 결합되어, 상기 복수의 배선 라인들과 함께 상기 복수의 메모리 셀들 중 어느 하나를 선택하기 위한 복수의 선택 라인들을 포함하는 가변 저항 메모리 소자.
  2. 제 1 항에 있어서,
    상기 공통 배선은 전기적으로 서로 연결된 복수의 서브 라인들을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  3. 제 1 항에 있어서,
    상기 공통 배선은 도전성 평면인 것을 특징으로 하는 가변 저항 메모리 소자.
  4. 제 1 항에 있어서,
    상기 복수의 선택 라인들은 상기 제 2 방향으로 연장되는 것을 특징으로 하는 가변 저항 메모리 소자.
  5. 제 1 항에 있어서,
    상기 선택 소자는 인접하여 접합을 제공하는 서로 다른 종류의 반도체 영역들; 및
    상기 반도체 영역들 중 어느 하나의 반도체 영역에 결합되는 절연된 게이트 구조를 포함하며,
    상기 절연된 게이트 구조는 각각 상기 복수의 선택 라인들 중 어느 하나에 결합되는 게이트 전극을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  6. 제 5 항에 있어서,
    상기 절연된 게이트 구조는 각각 결합되는 해당 반도체 영역에 전계를 인가하여 상기 반도체 영역들의 턴온을 위한 문턱 전압의 크기를 제어하는 것을 특징으로 하는 가변 저항 메모리 소자.
  7. 제 5 항에 있어서,
    상기 게이트 전극은 상기 해당 반도체 영역 상에 형성된 게이트 절연막 상에서 상기 해당 반도체 영역의 일부 표면 상으로 경과하거나 이를 둘러싸는 것을 특징으로 하는 가변 저항 메모리 소자.
  8. 제 5 항에 있어서,
    상기 가변 저항체 및 상기 선택 소자의 반도체 영역들은 기판 상에 수직 방향으로 형성된 필라 구조를 가지고,
    상기 공통 배선 및 상기 복수의 배선 라인들은 각각 상기 필라 구조를 사이에 두고 상기 기판의 주면에 평행한 방향으로 형성되는 도전성 패턴층을 포함하며,
    상기 게이트 전극은 상기 공통 배선 및 상기 복수의 배선 라인들 사이로 연장되는 것을 특징으로 하는 가변 저항 메모리 소자.
  9. 제 8 항에 있어서,
    상기 게이트 전극은 상기 반도체 영역들의 측벽에 스페이서 형태로 형성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  10. 제 8 항에 있어서,
    상기 절연된 게이트 전극의 게이트 절연막은 상기 필라 구조의 측벽을 둘러싸는 것을 특징으로 하는 가변 저항 메모리 소자.
  11. 제 5 항에 있어서,
    상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하는 것을 특징으로 가변 저항 메모리 소자.
  12. 제 1 항에 있어서,
    상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  13. 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하며, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들의 일단에 전기적으로 연결되어 기준 전압을 인가하는 제 1 공통 배선;
    상기 복수의 메모리 셀들의 타단에 전기적으로 연결되어 동작 전압을 인가하는 제 2 공통 배선; 및
    상기 복수의 메모리 셀들 각각의 선택 소자에 결합되어, 상기 복수의 메모리 셀들 중 어느 하나를 선택하기 위해 독립적으로 구동되는 제 1 및 제 2 선택 라인들을 포함하는 복수의 선택 라인들을 포함하는 가변 저항 메모리 소자.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 공통 배선 중 적어도 어느 하나는 전기적으로 서로 연결된 복수의 서브 라인들을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  15. 제 13 항에 있어서,
    상기 제 1 및 제 2 공통 배선 중 적어도 어느 하나는 도전성 평면인 것을 특징으로 하는 가변 저항 메모리 소자.
  16. 제 13 항에 있어서,
    상기 제 1 및 제 2 선택 라인들은 각각 상기 제 1 방향 및 상기 제 2 방향으로 연장되는 것을 특징으로 하는 가변 저항 메모리 소자.
  17. 제 13 항에 있어서,
    상기 선택 소자는 인접하여 접합을 제공하는 서로 다른 종류의 반도체 영역들; 및
    상기 반도체 영역들 중 어느 하나의 반도체 영역에 결합되어 서로 전기적으로 분리된 제 1 및 제 2 절연된 게이트 구조들을 포함하며,
    상기 제 1 및 제 2 절연된 게이트 구조는 상기 제 1 및 제 2 선택 라인에 각각 결합되는 게이트 전극을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 절연된 게이트 구조는 각각 결합되는 해당 반도체 영역에 전계를 인가하여 상기 반도체 영역들의 턴온을 위한 문턱 전압의 크기를 제어하는 것을 특징으로 하는 가변 저항 메모리 소자.
  19. 제 13 항에 있어서,
    상기 제 1 및 제 2 절연된 게이트 구조는 상기 해당 반도체 영역 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에서 상기 해당 반도체 영역의 일부 표면 상으로 경과하거나 이를 둘러싸는 제 1 및 제 2 게이트 전극을 각각 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  20. 제 17 항에 있어서,
    상기 가변 저항체 및 상기 선택 소자의 반도체 영역들은 기판 상에 수직 형성된 필라 구조를 포함하고,
    상기 제 1 및 제 2 공통 배선은 각각 상기 필라 구조를 사이에 두고 상기 기판의 주면에 평행한 방향으로 형성되는 도전성 패턴층을 포함하며,
    상기 게이트 전극은 상기 제 1 공통 및 제 2 공통 배선들 사이로 연장되는 것을 특징으로 하는 가변 저항 메모리 소자.
  21. 제 20 항에 있어서,
    상기 게이트 전극은 상기 반도체 영역들의 측벽에 스페이서 형태로 형성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  22. 제 19 항에 있어서,
    상기 절연된 게이트 구조의 게이트 절연막은 상기 필라 구조의 측벽을 둘러싸는 것을 특징으로 하는 가변 저항 메모리 소자.
  23. 제 17 항에 있어서,
    상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하는 것을 특징으로 가변 저항 메모리 소자.
  24. 제 13 항에 있어서,
    상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  25. 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하며, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 상기 제 1 방향으로 인접하는 메모리 셀들의 일단에 전기적으로 연결된 제 1 배선 라인들;
    상기 복수의 메모리 셀들 중 상기 제 2 방향으로 인접하는 메모리 셀들의 타단에 전기적으로 연결된 제 2 배선 라인들; 및
    상기 복수의 메모리 셀들 각각의 선택 소자에 결합되어, 등전위의 전압을 인가하는 공통 선택 라인들을 포함하는 가변 저항 메모리 소자.
  26. 제 25 항에 있어서,
    상기 선택 소자는 인접하여 접합을 제공하는 서로 다른 종류의 반도체 영역들; 및
    상기 반도체 영역들 중 어느 하나의 반도체 영역에 결합되는 적어도 하나 이상의 절연된 게이트 구조를 포함하며,
    상기 절연된 게이트 구조는 상기 공통 선택 라인에 결합되는 게이트 전극을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  27. 제 26 항에 있어서,
    상기 절연된 게이트 구조는 각각 결합되는 해당 반도체 영역에 전계를 인가하여 선택된 메모리 셀의 상기 반도체 영역들을 흐르는 전류의 크기를 증가시키도록 동작하는 것을 특징으로 하는 가변 저항 메모리 소자.
  28. 제 26 항에 있어서,
    상기 게이트 전극은 상기 해당 반도체 영역의 일부 표면 상으로 경과하거나 이를 둘러싸는 것을 특징으로 하는 가변 저항 메모리 소자.
  29. 제 26 항에 있어서,
    상기 가변 저항체 및 상기 선택 소자의 반도체 영역들은 기판 상에 수직 형성된 필라 구조를 포함하고,
    상기 제 1 및 제 2 배선 라인들은 각각 상기 필라 구조를 사이에 두고 상기 기판의 주면에 평행한 방향으로 형성되는 도전성 패턴층을 포함하며,
    상기 게이트 전극은 상기 제 1 및 제 2 배선 라인들 사이로 연장되는 것을 특징으로 하는 가변 저항 메모리 소자.
  30. 제 29 항에 있어서,
    상기 절연된 게이트 구조의 게이트 절연막은 상기 필라 구조의 측벽을 둘러싸는 것을 특징으로 하는 가변 저항 메모리 소자.
  31. 제 29 항에 있어서,
    상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하는 것을 특징으로 가변 저항 메모리 소자.
  32. 제 25 항에 있어서,
    상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  33. 기판 상에 제 1 배선층을 형성하는 단계;
    상기 기판 상에 제 1 배선층의 일부 표면을 노출시키는 제 1 개구부를 갖는 희생층을 형성하는 단계;
    상기 제 1 개구부 내에 접합을 제공하는 반도체 영역들 및 가변 저항체를 포함하는 필라 구조를 형성하는 단계;
    상기 희생층을 제거하여, 상기 반도체 영역들의 측벽 표면을 포함하는 상기 필라 구조의 측벽을 노출시키는 제 2 개구부를 형성하는 단계;
    상기 반도체 영역들의 노출된 표면 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 반도체 영역들 중 어느 하나의 영역과 결합되면서 상기 제 2 개구부 내부에 배치되는 게이트 전극을 형성하는 단계;
    상기 제 2 개구부를 매립하는 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 필라 구조의 상부 표면과 접하는 제 2 배선층을 형성하는 단계를 포함하는 가변 저항 메모리 소자의 제조 방법.
  34. 제 33 항에 있어서,
    상기 제 1 배선층 및 상기 제 2 배선층 중 적어도 어느 하나는 공통 배선인 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  35. 제 33 항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에, 상기 제 2 개구부 내에 스텝 절연막을 형성하는 단계를 더 포함하며,
    상기 게이트 전극은 상기 스텝 절연막 상에 형성되는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  36. 제 33 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 제 1 개구부를 채우는 게이트 전극 재료를 형성하는 단계;
    상기 게이트 전극 재료를 리세스시켜 상기 반도체 영역들 중 어느 하나의 영역과 결합되는 높이를 갖는 게이트 전극용 도전층을 형성하는 단계; 및
    상기 게이트 전극용 도전층을 패터닝하여 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  37. 제 36 항에 있어서,
    상기 게이트 전극용 도전층의 패터닝은 이방성 식각 공정을 통해 수행되며, 상기 게이트 전극은 스페이서 형태를 갖는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  38. 제 33 항에 있어서,
    상기 게이트 전극은 공통 게이트 전극 또는 독립적으로 구동되는 복수의 게이트 전극들인 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  39. 제 34 항에 있어서,
    상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하는 것을 특징으로 가변 저항 메모리 소자의 제조 방법.
  40. 제 1 항에 있어서,
    상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  41. 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하고, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들을 포함하며, 상기 선택 소자는 접합을 제공하는 복수의 반도체 영역들 및 이들 반도체 영역들 중 어느 하나에 결합되는 절연된 게이트 구조를 포함하는 가변 저항 메모리 소자의 구동 방법으로서,
    상기 복수의 메모리 셀들의 일단에 공통 기준 전압을 인가하는 단계;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하는 제 1 방향의 메모리 셀들의 타단에 상기 반도체 영역들의 기준 문턱 전압보다 작은 전압이 인가되도록 선택된 동작 전압을 인가하는 단계;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하지 않는 제 1 방향의 다른 메모리 셀들의 타단에는 상기 반도체 영역들이 턴온되지 않는 비선택 전압을 인가하는 단계;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하는 제 2 방향의 메모리 셀들의 상기 반도체 영역들의 문턱 전압을 스윙시켜 상기 기준 문턱 전압 이하의 문턱 전압을 갖도록 해당 절연된 게이트 구조에 선택 전압을 인가하는 단계; 및
    상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하지 않는 상기 제 2 방향의 메모리 셀들의 상기 반도체 영역들의 문턱 전압을 상기 기준 문턱 전압 이상의 문턱 전압을 갖도록 해당 절연된 게이트 구조에 비선택 전압을 인가하는 단계를 포함하는 가변 저항 메모리 소자의 구동 방법.
  42. 제 41 항에 있어서,
    상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 구동 방법.
  43. 제 41 항에 있어서,
    상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자성 변화 재료 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 구동 방법.
  44. 가변 저항체 및 상기 가변 저항체에 직렬 연결된 선택 소자를 각각 포함하고, 제 1 방향 및 제 1 방향과 다른 제 2 방향으로 배열되는 복수의 메모리 셀들을 포함하며, 상기 선택 소자는 접합을 제공하는 제 1 및 제 2 도전형 영역들 및 상기 도전형 영역들 사이의 중간 영역을 포함하는 반도체 영역들 및 상기 중간 영역에 결합되고 독립적으로 제어되며, 제 1 및 제 2 방향으로 각각 연장되는 제 1 및 제 2 절연된 게이트 구조들을 포함하는 가변 저항 메모리 소자의 구동 방법으로서,
    상기 복수의 메모리 셀들의 일단에 공통 기준 전압을 인가하는 단계;
    상기 복수의 메모리 셀들의 타단에 상기 반도체 영역들의 기준 문턱 전압보다 작은 전압이 인가되도록 선택된 공통 동작 전압을 인가하는 단계;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀을 포함하는 상기 제 1 방향 및 제 2 방향에 연결된 해당 제 1 및 제 2 절연된 게이트 구조들에 상기 반도체 영역들의 문턱 전압을 스윙시켜 상기 기준 문턱 전압 이하의 크기의 문턱 전압을 갖도록 선택 전압을 각각 인가하는 단계; 및
    상기 선택된 메모리 셀들에 연결된 해당 제 1 및 제 2 절연된 게이트 구조들을 제외한 다른 제 1 및 제 2 절연된 게이트 구조들에는 상기 기준 문턱 전압 이상의 문턱 전압을 갖도록 비선택 전압을 각각 인가하는 단계를 포함하는 가변 저항 메모리 소자의 구동 방법.
  45. 제 1 항에 있어서,
    상기 반도체 영역들은 PN 다이오드, PIN 다이오드 및 모스펫 채널 중 어느 하나를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 구동 방법.
  46. 제 1 항에 있어서,
    상기 가변 저항체는 상변화 재료층, 스위칭 가능한 단극성 또는 양극성 도전성 브리징 재료, 스위칭 가능한 폴리머, 프로그래머블 금속화 셀(PMC), 안티퓨즈, 퓨즈 및 자기저항 효과(magnetoresistance effect) 재료 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 구동 방법.
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