KR20100120484A - 반도체 소자 및 이의 제조방법 - Google Patents

반도체 소자 및 이의 제조방법 Download PDF

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Abstract

마스크 패턴의 리닝 불량을 방지할 수 있는 반도체 장치의 제조방법 및 이에 의한 반도체 소자를 개시한다. 반도체 소자는 다수의 도전성 구조물 및 배선라인을 포함하고 퓨즈영역이 정의된 기판 상에 적층되며 상기 퓨즈영역에서 상부의 일부가 함몰된 퓨즈 창(fuse window)을 구비하는 다수의 층간절연막을 구비한다. 상기 퓨즈영역에 대응하는 상기 층간절연막들 중의 어느 하나에 배치되어 상기 배선라인과 전기적으로 연결되며 상기 퓨즈 개구부를 통하여 노출되는 퓨즈 라인을 포함하고, 상기 퓨즈영역의 주변부를 따라 연장하여 상기 퓨즈영역을 한정하는 몸체 및 상기 몸체의 측부와 연결되며 상기 몸체의 연장방향을 따라 일정한 거리로 이격되어 배치되는 다수의 돌출부재를 구비하고 외부 이물질(foreign matters)의 침투를 방지하는 가드 링을 포함한다. 이에 따라, 리닝 불량 없이 가드 링의 폭을 충분히 축소할 수 있다.

Description

반도체 소자 및 이의 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 퓨즈 박스를 구비하는 반도체 소자 및 이의 제조방법에 관한 것이다.
반도체 메모리 소자가 고집적화 되고 저장용량이 증가함에 따라 제조공정 중 메모리 셀의 결함발생 가능성이 증대하고 있으며 이에 따라 소자의 생산수율 저하 가능성도 커지고 있다. 이와 같은 메모리 소자의 고집적화에 따른 수율 저하를 개선하기 위하여 기판의 퓨즈영역에 마련된 잉여회로(redundancy circuit)를 이용하는 공정이 반도체 제조공정에서 일반적으로 채택되고 있다.
집적회로를 갖는 셀을 형성하는 가공(fabrication)공정이 완료된 후 검사(electrical die sorting, EDS)공정에 의해 불량 셀이 검출되면 퓨즈 박스 내의 해당 퓨즈를 선택적으로 단절하여 상기 잉여회로에 의하여 메인 셀 주변에 마련되어 있는 예비 셀이 상기 불량 셀을 대체하도록 한다. 이때, 상기 퓨즈의 단절은 레이저 조사에 의해 특정 퓨즈가 포함되는 퓨즈 박스의 절연막을 제거하여 퓨즈 윈도(fuse window)를 형성하고 상기 퓨즈 윈도를 통하여 노출된 특정 퓨즈를 레이저 커팅함으로써 수행된다. 이때, 퓨즈 윈도를 통하여 노출되는 층간절연막들은 외부의 습기에 약하여 층간절연막 사이에 배치된 금속배선은 외부 습기에 의해 쉽게 부식된다. 이에 따라, 일반적인 퓨즈 박스는 퓨즈 창을 통한 습기의 침투를 막기 위하여 상기 퓨즈 창의 둘레를 감싸는 가드 링(guard ring)을 포함한다.
상기 퓨즈는 워드라인이나 비트라인 또는 상부의 금속배선을 이용하여 형성되며, 상기 가드 링은 상기 퓨즈를 둘러싸는 사각 링 형상으로 형성되어 상기 퓨즈를 가드 링의 내부에 포함한다. 이때, 상기 가드 링은 폴리실리콘막을 식각 저지막으로 이용한 식각 공정에 의해 형성된 트렌치의 내부를 금속물질로 매립함으로써 완성된다.
그러나 반도체 소자가 고집적화 되면서 가드 링을 형성하기 위한 마스크 패턴의 선폭이 작아지고 이에 따라 가드 링을 형성하기 위한 공정 수행 중에 마스크 패턴 및 이로 인한 폴리실리콘 패턴이 쓰러지는 리닝 불량(leaning failure)이 발생한다.
커패시터 형성용 유전막 상에 폴리실리콘막을 형성하고 마스크 패턴을 이용하여 상기 폴리실리콘막을 식각함으로써 셀 영역에서는 상기 커패시터의 상부전극을 형성하고 페리영역(특히, 퓨즈영역)에서는 퓨즈박스를 한정하는 폴리실리콘 패턴을 형성한다. 상기 폴리실리콘 패턴을 식각 저지막으로 이용하는 식각 공정에 의해 상부의 층간절연막을 부분적으로 제거하여 가드 링용 트렌치를 형성하고 상기 트렌치의 내부를 금속물질로 매립함으로써 가드 링을 완성한다.
그러나 커패시터가 완성된 경우, 셀 영역과 페리 영역은 적어도 1㎛ 내지 2 ㎛ 이상의 단차를 갖도록 형성되며 상기 마스크 패턴으로 널리 이용되는 포토레지스트 패턴의 경우 상기와 같은 셀 영역과 페리영역 사이의 단차를 갖는 조건에서 리닝을 방지하기 위해서는 적어도 4 이상의 종횡비(aspect ratio)를 요구하는 것으로 알려져 있다. 따라서 상기 포토레지스트 패턴 및 상기 폴리실리콘 패턴의 리닝을 방지하기 위하여 상기 폴리실리콘 패턴은 최소한의 폭(minimal width for protecting the leaning)을 요구하게 되고 이는 반도체 소자의 사이즈 축소 및 고집적화를 제한하는 요소로 기능한다.
특히, 고용량의 정전용량(cell capacitance)을 확보하기 위해 커패시터를 실린더 형으로 형성하고 실린더의 높이를 증가시키는 경우에는 상기 셀 영역과 페리영역의 단차는 더욱 커지게 되고 이에 따라 상기 리닝 불량을 방지하기 위하여 폴리실리콘 패턴의 최소 폭은 더욱 커지게 된다. 이에 따라, 상기 가드 링 형성용 식각 저지막인 폴리실리콘 패턴에 대한 최소 폭 조건(minimal width requirement)은 반도체 소자의 사이즈 축소 및 집적도 향상의 가장 큰 장애요인으로 등장하였으며, 특히 임계치수 50nm이하의 미세 공정에서는 반드시 해결되어야 할 문제점으로 대두되었다.
따라서 본 발명의 목적은 반도체 소자의 퓨즈박스를 한정하는 가드 링의 측부에 돌출부재를 구비하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 반도체 소자를 제조하는 방법을 제 공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 다수의 도전성 구조물 및 배선라인을 포함하고 퓨즈영역이 정의된 기판, 상기 기판 상에 적층되며 상기 퓨즈영역에서 상부의 일부가 함몰된 퓨즈 윈도(fuse window)를 구비하는 다수의 층간절연막, 상기 퓨즈영역에 대응하는 상기 층간절연막들 중의 어느 하나에 배치되어 상기 배선라인과 전기적으로 연결되며 상기 퓨즈 윈도를 통하여 노출되는 퓨즈 라인, 및 상기 퓨즈영역의 주변부를 따라 연장하여 상기 퓨즈영역을 한정하는 몸체 및 상기 몸체의 측부와 연결되며 상기 몸체의 연장방향을 따라 일정한 거리로 이격되어 배치되는 다수의 돌출부재를 구비하고 외부 이물질(foreign matters)의 침투를 방지하는 가드 링을 포함한다.
일실시예로서, 상기 돌출부재는 상기 몸체의 제1 측부와 연결되며 상기 퓨즈 윈도를 향하여 돌출한 제1 돌출부를 포함한다. 이때, 상기 제1 돌출부의 단부와 연결되며 상기 퓨즈 윈도를 둘러싸도록 상기 퓨즈 윈도를 따라 연장하는 보조 링(supplementary ring)을 더 포함할 수 있다.
일실시예로서, 상기 돌출부재는 상기 제1 측부와 대칭인 상기 몸체의 제2 측부와 연결되며 상기 퓨즈 윈도로부터 멀어지는 방향으로 돌출한 제2 돌출부를 더 포함한다. 상기 제1 돌출부 및 제2 돌출부는 상기 가드 링의 몸체를 따라 상기 제1 측부 및 제2 측부에 서로 교호적으로 연결될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따라 상기 반도체 소 자의 제조방법이 개시된다. 다수의 도전성 구조물 및 배선라인이 구비되고 퓨즈영역이 정의된 기판을 제공한다. 이어서, 상기 기판 상에 상기 퓨즈영역을 한정하고 측면을 따라 다수의 돌출부재가 일정한 간격으로 정렬되는 제1 가드 패턴을 형성하고, 상기 제1 가드 패턴을 구비하는 기판 상에 상기 제1 가드 패턴을 덮는 제1 층간절연막을 형성한다. 이어서, 상기 제1 층간절연막 상에 상기 제1 가드 패턴과 연결되는 제2 가드 패턴 및 상기 배선라인과 전기적으로 연결되는 퓨즈라인을 형성하고, 상기 제2 가드패턴 및 퓨즈라인을 덮는 제2 층간절연막을 형성한다. 상기 제2 층간절연막 상에 상기 제2 가드패턴과 전기적으로 연결되는 제3 가드패턴을 형성한다.
일실시예로서, 상기 제1 가드패턴을 형성하는 단계는 상기 기판 상에 제1 도전막을 형성하는 단계, 상기 퓨즈영역에 대응하는 상기 제1 도전막을 노출하며, 상기 퓨즈영역역의 주변부를 따라 연장하는 주 마스크 패턴 및 상기 주 마스크 패턴의 측부와 연결되며 상기 주 마스크 패턴의 연장방향을 따라 일정한 거리로 이격되도록 배치되어 상기 주 마스크 패턴을 지지하는 보조 마스크 패턴을 구비하는 마스크 패턴을 상기 제1 도전막 상에 형성하는 단계 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 도전막을 식각하는 단계를 포함한다. 따라서, 상기 제1 가드 패턴은 상기 퓨즈영역을 따라 연장하여 상기 퓨즈영역을 한정하는 몸체 및 상기 몸체의 측부와 연결되며 상기 몸체의 연장방향을 따라 일정한 거리로 이격되어 배치되는 다수의 돌출부재를 구비하도록 형성된다. 이때, 상기 보조 마스크 패턴과 연결되며 상기 주 마스크 패턴의 형상을 따라 연장하는 확장 마스크 패턴이 더 형 성될 수 있다.
일실시예로서, 상기 제1 도전막은 상기 기판의 셀 영역으로 연장되도록 형성되며 상기 셀 영역에는 상기 제1 가드패턴과 동시에 커패시터용 상부전극이 형성될 수 있다. 또한, 상기 제2 가드패턴은 상기 커패시터의 상부전극과 전기적으로 연결되는 제1 배선과 동시에 형성되며 상기 제3 가드패턴은 상기 제1 배선과 전기적으로 연결되는 제2 배선과 동시에 형성될 수 있다.
본 발명에 따른 반도체 소자 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 바와 같은 본 발명에 의하면, 반도체 소자의 퓨즈박스를 한정하는 가드 링을 형성하기 위한 마스크 패턴의 측부에 보조 마스크 패턴을 형성하여 임계치수의 축소에 따라 리닝 방지를 위한 한계 종횡비(marginal aspect ratio) 이상의 종횡비를 갖는 경우에도 가이드 링을 형성하기 위한 공정에서 상기 마스크 패턴의 쓰러짐(leaning)을 방지할 수 있다. 이에 따라, 상기 가이드 링의 폭을 한계 종횡비에 대응하는 최소폭(minimal width) 이하로 축소함으로써 소자의 사이즈 축소 및 고집적화를 달성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 퓨즈박스를 나타내는 사시도이며, 도 2는 도 1에 도시된 퓨즈박스를 나타내는 평면도이다. 도 3a는 도 1에 도시된 퓨즈박스를 I-I' 방향으로 절단한 단면도이며, 도 3b는 도 1에 도시된 퓨즈박스를 II-II' 방향으로 절단한 단면도이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 본 발명의 일실시예에 의한 반도체 소자(900)는 다수의 도전성 구조물(미도시) 및 배선라인(미도시)을 포함하고 퓨즈영역이 정의된 기판(100), 상기 기판(100) 상에 적층되며 상기 퓨즈영역에서 상부의 일부가 함몰된 퓨즈 창(fuse window, 135)을 구비하는 다수의 층간절연막(110, 120), 상기 층간절연막들 중의 어느 하나에 배치되고 퓨즈 윈도(fuse window, 135)를 통하여 노출된 퓨즈라인(125), 상기 퓨즈영역의 주변부를 따라 연장하여 상기 퓨즈영역을 한정하는 몸체(140) 및 상기 몸체의 측부와 연결되며 상기 몸체의 연장방향을 따라 일정한 거리로 이격되어 배치되는 다수의 돌출부재(150)를 구비하고 외부 이물질(foreign matters)의 침투를 방지하는 가드 링(180)을 포함한다.
상기 기판(100)은 실리콘과 같은 반도체 기판을 포함하며 상기 도전성 구조물 및 배선라인은 디램소자의 집적회로를 형성하는 단위 트랜지스터(미도시) 및 이와 전기적으로 연결된 워드라인(미도시) 및 비트라인(미도시)과 상기 단위 트랜지스터의 소스 전극(미도시) 및 드레인 전극(미도시)과 전기적으로 연결된 커패시터(미도시)를 포함한다. 상기 도전성 구조물 및 배선라인으로서 디램소자의 트랜지스터와 커패시터 및 워드/비트라인은 예시적으로 제시된 것이며, 상기 반도체 소자는 디램소자를 포함하여 제조공정 중 기판의 셀 영역과 퓨즈영역의 단차가 크게 형성되는 모든 집적회로 소자를 포함할 수 있음은 자명하다.
일실시예로서, 상기 다수의 층간절연막은 제1 및 제2 층간절연막(110, 120)을 구비하며 절연성 및 유동성이 우수한 산화막을 포함한다. 상기 제2 층간절연막(120)의 상부에는 보호막(passivation layer, 130)이 배치되어 상기 반도체 소자를 외부로부터 밀폐시킨다. 일실시예로서, 상기 산화막은 BPSG(boronphosphorous silicate glass)막, PSG(phosphorous silicate glass)막, SOG(silicon on glass)막 또는 TEOS(tetra ethyl ortho silicate) 막 등을 포함할 수 있다. 또한, 상기 보호막은 질화막을 포함할 수 있다.
상기 퓨즈라인(125)은 상기 다수의 층간절연막 중의 어느 한 층간절연막상에 배치 될 수 있으며, 반도체 소자의 메모리 셀 영역에 배치되는 배선라인(미도시)과 동일 층에 배치된다. 예를 들면, 상기 퓨즈라인(125)은 셀 영역에 배치된 디램소자의 단위소자에 배치된 워드라인, 비트라인 또는 상기 디램소자의 커패시터로 전기신호를 공급하는 금속배선과 동일한 층에 배치될 수 있다. 본 실시예의 경우, 상기 퓨즈라인(125)은 상기 제1 층간절연막(110)상에 배치되며 상기 커패시터로 전기신호를 공급하는 금속배선과 동일한 층에 위치한다. 이때, 상기 퓨즈라인(125)은 퓨즈 컨택(미도시)에 의해 하부에 위치하는 비트라인과 전기적으로 연결될 수 있다. 상기 퓨즈라인(125)의 위치는 상기 퓨즈박스(10)를 이용하는 반도체 소자의 용도 및 특성이나 사용 환경에 따라 상이하게 배치될 수 있음은 자명하다. 특히, 상기 비트라인의 일부를 이용하여 상기 퓨즈라인을 형성하는 경우에는 상기 퓨즈 컨택이 배치되지 않을 수 있다.
일실시예로서, 상기 퓨즈라인(125)들은 상기 제1 층간절연막(110) 상에서 일정한 간격으로 이격되어 서로 평행하게 다수 배치되며 도전성 금속물질을 포함한다. 예를 들면, 상기 퓨즈라인(125)은 티타늄(Ti), 탄탈륨(Ta), 질화 티타늄(TiN), 질화탄탄륨(TaN), 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)중에서 선택된 어느 하나로 형성된 단일막 또는 이들의 조합으로 형성된 다층막을 포함한다.
상기 퓨즈라인(125)은 상부에 적층된 상기 제2 층간절연막(120) 및 보호막(130)에 의해 덮여지며, 상기 제2 층간절연막(120) 및 보호막(130)이 부분적으로 제거되어 형성된 상기 퓨즈 윈도(fuse window, 135)에 의해 부분적으로 노출된다. 상기 퓨즈 윈도(135)를 통하여 노출된 특정 퓨즈로 레이저 빔을 조사하여 절단할 수 있다.
일실시예로서, 상기 가드 링(180)은 상기 퓨즈 윈도(125)의 측벽을 통하여 수분이나 습기가 상기 반도체 소자(900)의 셀 영역으로 침투하는 것을 방지하는 몸체(140) 및 상기 몸체의 측벽에 연결되어 상기 몸체(140)의 연장방향을 따라 일정한 거리만큼 이격되어 배치하는 다수의 돌출부재(150)를 구비한다.
예를 들면, 상기 몸체(140)는 상기 층간절연막들을 관통하여 상기 퓨즈 윈도(135)의 둘레를 따라 직사각 형상의 링을 이루도록 배치되며, 상기 몸체(140)에 의해 한정된 직사각 형상의 내부에 상기 다수의 퓨즈라인(125)들 및 상기 퓨즈 윈도가 위치한다. 본 실시예의 경우, 상기 몸체(140)는 상기 기판 및 각 층간절연막 상에 위치하는 제1 내지 제3 가드 패턴(112, 122, 132) 및 상기 층간절연막을 관통하여 상기 가드 패턴들 사이를 전기적으로 연결하는 가드 콘택(114, 124)을 포함한다.
일실시예로서, 상기 제1 가드 패턴(112)은 셀 영역에 배치된 커패시터의 상부전극과 동일한 물질로 형성되며 상기 제2 가드 패턴(122)은 상기 커패시터의 상부전극과 전기적으로 연결되는 제1 배선(미도시)과 동일한 물질로 형성된다. 상기 제3 가드패턴(132)은 상기 제1 배선과 전기적으로 연결되어 외부신호를 상기 커패 시터로 전송하는 제2 배선(미도시)과 동일한 물질로 형성된다. 바람직하게는, 상기 상부전극, 제1 배선 및 제2 배선을 형성하는 공정과 동일한 공정을 통하여 상기 제1 내지 제3 가드패턴(112, 122, 132)이 형성된다. 상기 제1 가드 콘택(114)는 상기 제1 및 제2 가드 패턴(112, 122)을 전기적으로 서로 연결하며 상기 제2 가드 콘택(124)는 상기 제2 및 제3 가드 패턴(122, 132)을 전기적으로 서로 연결한다.
상기 제1 내지 제3 가드 패턴(112,122,132)과 제1 및 제2 가드 콘택(114,124)들은 도전성 물질을 포함하며, 특히 알루미늄(Al), 구리(Cu) 또는 텅스텐(W)과 같은 저저항 금속물질을 포함할 수 있다. 본 실시예의 경우, 상기 제1 내지 제3 가드 패턴과 제1 및 제2 가드 콘택들은 반도체 소자의 셀 영역에 배치된 커패시터의 상부전극이나 전기신호를 전달하기 위한 배선과 동일한 공정을 통하여 형성되므로 상기 상부전극이나 배선과 동일한 도전성 물질을 포함하며, 상기 퓨즈 라인(125)과 동일한 물질로 형성된다.
일실시예로서, 상기 돌출부재(150)는 상기 제1 가드 패턴(112)의 제1 측부 및 제2 측부와 각각 연결된 제1 돌출부(150a) 및 제2 돌출부(150b)를 포함한다.
상기 제1 돌출부(150a)들은 상기 제1 가드패턴(112)의 제1 측벽에서 상기 제1 가드패턴(112)을 따라 일정한 이격거리(d1)만큼 이격되어 정렬되며 상기 제1 가드 패턴(112)으로부터 상기 퓨즈 윈도(135)를 향하여 제1 돌출거리(p1)만큼 돌출하여 위치한다. 상기 제2 돌출부(150b)들은 상기 제1 가드패턴(112)의 제2 측벽에서 상기 제1 가드패턴(112)을 따라 일정한 이격거리(d1)만큼 이격되어 정렬되며 상기 제1 가드 패턴(112)으로부터 상기 퓨즈 윈도(135)로부터 멀어지는 방향으로 제2 돌 출거리(p2)만큼 돌출하여 위치한다.
상기 돌출부재(150)는 상기 제1 가드패턴(112)을 형성하기 위한 마스크 패턴을 이용하여 동시에 형성한다. 이때, 상기 마스크 패턴의 종횡비는 상기 제1 및 제2 돌출거리(p1, p2)와 상기 제1 가드패턴의 폭(w)의 합 및 커패시터용 스토리지 전극이 형성된 기판의 셀 영역과 커패시터용 플레이트 전극막이 형성된 기판의 주변영역의 단차에 의해 결정된다. 따라서, 동일한 단차가 유지되는 경우 상기 제1 및 제2 돌출거리(p1, p2)를 조절함으로써 상기 마스크 패턴의 종횡비를 변화시키지 않으면서 상기 제1 가드패턴의 폭(w)을 줄일 수 있다.
예를 들면, 상기 퓨즈영역에 형성된 플레이트 전극막을 식각하기 위한 마스크 패턴으로서 상기 제1 가드패턴(112)에 대응하는 주 마스크 패턴 및 상기 보조패턴(150)에 대응하는 보조 마스크 패턴이 일체로 형성된 경우, 상기 기판에서 커패시터에 의해 셀 영역과 페리영역의 단차가 증가한다 할지라도 상기 돌출부재(150)의 돌출거리(p1, p2)를 조절함으로써 한계 종횡비 조건을 충분히 만족시킬 수 있다. 이에 따라, 상기 제1 가드 패턴을 형성하기 위한 식각공정이 수행되는 동안 상기 마스크 패턴이 상기 셀 영역과 주변영역의 큰 단차에 기인하는 높은 종횡비에 의해 쓰러지는 것을 방지할 수 있다. 또한 부수적으로, 상기 제1 가드패턴(112)의 측부 지지력도 향상할 수 있는 장점이 있다.
따라서, 상기 제1 및 제2 돌출부(150a, 150b)의 돌출거리(p1,p2)는 상기 마스크 패턴의 리닝을 방지하기 위한 보조패턴의 크기에 따라 결정된다. 즉, 상기 마스크 패턴의 한계 종횡비와 주 마스크 패턴의 폭(w)을 고려하여 상기 보조 마스크 패턴의 사이즈가 결정되며 상기 보조 패턴의 사이즈에 따라 상기 제1 및 제2 돌출거리(p1, p2)가 결정된다. 상기 제1 돌출부(150a) 및 제2 돌출부(150b)가 상기 제1 가드패턴(112)에 대하여 서로 대칭적으로 배치되는 경우에는 상기 제1 및 제2 돌출거리(p1, p2)는 서로 동일하다.
본 실시예의 경우, 상기 돌출부재는 상기 몸체(140) 중의 제1 가드 패턴(112)의 측부에 형성되는 것을 개시하고 있지만, 공정조건에 따라 제2 및/또는 제3 가드 패턴(122, 132)의 측부에 형성될 수 있음은 자명하다. 다만, 디램소자의 경우에는 상기 제2 및 제3 가드패턴(122, 132)은 반도체 소자의 상부배선 및 하부 배선과 동일한 공정에서 수행되므로 상대적으로 셀 영역과 페리 영역에서 큰 단차를 갖지 않으므로 마스크 패턴의 쓰러짐을 방지하기 위한 돌출부재의 필요성은 상대적으로 낮다. 그러나, 공정조건이나 반도체 소자의 필요성에 따라 높은 단차를 갖고 공정이 진행되는 경우에는 제2 및 제3 가드패턴(122, 132)을 형성하기 위한 식각공정에서도 보조 마스크 패턴을 이용할 수 있으며 이에 따라 상기 제2 및 제3 가드패턴(122, 132)의 측부에 돌출부재들이 배치될 수 있음은 자명하다.
상기 돌출부재(150)들의 배치방법은 공정조건이나 공정효율을 고려하여 다양하게 변형될 수 있다.
도 4a 내지 도 4d는 도 2에 도시된 돌출부재들의 다양한 변형예를 나타내는 평면도들이다.
상기 돌출부재(150)는 도 4a에 도시된 바와 같이 상기 퓨즈 윈도(135)를 향하여 제1 돌출거리(p1)만큼 돌출하는 제1 돌출부(150a)만으로 구성될 수도 있으며, 퓨즈 윈도로부터 멀어지는 방향으로 제2 돌출거리(p2)만큼 돌출하는 제2 돌출부(150b)만으로 구성될 수도 있다. 이와 같은 변형은 상기 퓨즈윈도(135)를 형성하기 위한 공정마진을 고려하여 결정될 수 있다.
또한, 상기 돌출부재(150)는 도 4c에 도시된 바와 같이 상기 제1 돌출부재(150a) 및 제2 돌출부재(150b)가 서로 대칭적인 상기 제1 가드패턴(112)의 제1 및 제2 측면을 따라 서로 교호적으로 배치될 수도 있다. 이에 따라, 상기 제1 가드패턴을 형성하는 공정이 진행되는 동안 보조 마스크 패턴의 지지력은 주 마스크 패턴의 전체 측벽을 따라 보다 균일하게 가해질 수 있다.
도 4d를 참조하면, 상기 제1 돌출부(150a)의 단부와 연결되며 상기 퓨즈 윈도(135)를 둘러싸도록 상기 퓨즈 윈도(135)를 따라 연장하는 보조 링(160)을 더 포함할 수 있다. 보조 마스크 패턴만으로는 상기 제1 가드 패턴(112)의 폭을 충분히 축소하기 어려운 경우에는 주 마스크 패턴의 리닝을 방지하기 위한 확장 마스크 패턴을 더 형성할 수 있으며, 이에 따라 상기 제1 돌출부(150a)와 접촉하고 상기 퓨즈 윈도(135)를 둘러싸는 보조 링(160)이 상기 제1 돌출부(150a)와 상기 퓨즈 윈도(135) 사이에 더 배치될 수 있다. 특히, 상기 보조 링(160)을 형성하는 경우에는 상기 퓨즈 윈도(135)를 통하여 공급되는 습기나 수분을 차단하는 가드 링의 기능을 더욱 강화할 수 있는 장점도 있다.
상기 제2 층간절연막(122)의 상부에 실리콘 질화막과 같은 보호막(132)을 형성하여 상기 반도체 장치(900)를 외부와 단절시킨다. 이때, 상기 퓨즈 윈도(135)의 질화막은 부분적으로 제거되어 제2 층간절연막(122)이 노출되어 있으며, 레이저 주 사에 의해 상기 제2 층간절연막(122)을 제거하고 하부에 위치하는 상기 퓨즈라인(125)을 절단할 수 있다.
본 발명의 일실시예에 의한 반도체 장치에 의하면, 퓨즈박스를 한정하는 가드 링의 선폭을 효율적으로 줄일 수 있다. 특히, 셀 영역과 주변영역의 단차가 크게 발생하는 고집적 디램소자의 경우에 마스크 패턴의 허용 한계 종횡비의 범위 내에서 가드링의 선폭을 현저하게 줄임으로써 소자의 집적도를 향상할 수 있다.
이하, 도 1에 도시된 반도체 장치를 제조하는 방법을 도 5a 내지 도 5f를 참조하여 설명한다. 도 5a 내지 도 5f는 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다. 도 6은 도 5b에 도시된 마스크 패턴을 형성하는 단계를 나타내는 사시도이며, 도 7은 도 5c에 도시한 제1 가드 패턴을 형성하는 단계를 나타내는 사시도이다.
도 1, 도 2및 도 5a를 참조하면, 퓨즈영역을 갖는 기판(100) 상에 제1 도전막(112a)을 형성한다.
일실시예로서, 상기 기판(100)은 메모리 소자가 배치되는 셀 영역 및 상기 퓨즈라인(125)이 위치하는 주변 영역인 퓨즈영역을 갖는 반도체 기판을 포함하며 층간절연막을 포함하는 다수의 막 구조물과 도전성 구조물을 구비하여 집적회로용 트랜지스터 및 이의 배선을 포함한다. 상기 제1 도전막(112a)은 저항특성이 우수한 금속물질 또는 폴리실리콘을 포함한다. 상기 금속물질은 구리, 알루미늄, 텅스텐, 티타늄, 탄타륨 등을 포함할 수 있다. 예시된 금속물질들은 단독으로 또는 화합물 로 이용될 수 있음은 자명하다.
본 실시예에서, 상기 제1 도전막(112a)은 상기 반도체 기판의 셀 영역에 형성된 커패시터 구조물의 스토리지 전극(storage electrode) 상에 형성된 유전막 및 플레이트 전극막(plate electrode layer)을 포함한다. 따라서, 상기 제1 도전막(112a)은 상기 셀 영역에서는 커패시터의 플레이트 전극을 형성하기 위한 전극막으로 기능하며 퓨즈영역에서는 가드 링(140)의 하부를 형성하기 위한 막질로 기능한다.
도 1, 도 2, 도 5b를 참조하면, 상기 제1 도전막(112a) 상에 상기 마스크 막(미도시)을 형성하고 이를 패터닝하여 상기 제1 가드패턴(112)을 형성하기 위한 마스크 패턴(200)을 형성한다. 일실시예로서, 상기 마스크 막은 포토레지스트 막을 포함한다.
일실시예로서, 상기 제1 도전막(112a)은 상기 마스크 패턴을 식각 마스크로 하는 식각 공정에 의해 셀 영역에서는 상기 커패시터의 스토리지 전극으로 형성되며 상기 퓨즈 영역에서는 상기 제1 가드 패턴(112)으로 형성된다.
이때, 상기 셀 영역에 형성되는 커패시터의 스토리지 전극은 반도체 소자의 정전용량을 높이기 위해 실린더 형과 같이 상기 기판(100)의 표면으로부터 높게 형성되어 상기 셀 영역과 퓨즈 영역 사이에는 단차가 형성된다. 이에 따라, 상기 기판의 퓨즈 영역의 마스크 막의 높이(h)는 셀 영역의 그것보다 더 크게 형성된다. 본 실시예의 경우, 퓨즈 영역에 형성되는 상기 마스크 막의 높이는 적어도 2㎛이상의 높이를 갖도록 형성한다.
상기 마스크 막을 사진식각 공정으로 패터닝하여 도 6에 도시된 바와 같이 상기 제1 가드 패턴(112)을 형성하기 위한 주 마스크 패턴(210) 및 상기 보조패턴(150)을 형성하기 위한 보조 마스크 패턴(220)을 구비하는 마스크 패턴(200)을 형성한다.
상기 주 마스크 패턴(210)은 일정한 패턴 높이(h)와 패턴 두께(t)를 갖도록 패터닝 되며 상기 보조 마스크 패턴(220)은 상기 주 마스크 패턴(210)의 서로 대칭하는 양 측면으로부터 각각 제1 돌출거리(p1) 및 제2 돌출거리(p2) 만큼 돌출한 제1 보조 마스크 패턴(220a) 및 제2 보조 마스크 패턴(220b)을 포함한다. 따라서, 상기 제1 보조 마스크 패턴(220a) 및 제2 보조 마스크 패턴(220b)은 상기 주 마스크 패턴(210)에 대하여 서로 대칭적으로 배치된다. 상기 제1 및 제2 보조 마스크 패턴(220a, 220b)은 상기 주 마스크 패턴(210)의 양 측면을 따라 일정한 간격으로 다수 배치된다. 일실시예로서, 상기 주 마스크 패턴(210)은 사각 링 모양으로 형성되며 사각 링에 의해 한정된 상기 주 마스크 패턴 사이의 공간(S)은 퓨즈 박스 영역을 한정한다.
상기 주 마스크 패턴(210)의 두께(t)가 축소되는 경우, 주 마스크 패턴의 종횡비(aspect ratio, Ar=h/t)가 급격하게 증가하여 주 마스크 패턴(210)이 쓰러질 수 있다. 그러나, 본 실시예의 경우 상기 주 마스크 패턴은 상기 보조 마스크 패턴(220)에 의해 측벽이 지지되므로 쓰러지는 것을 방지할 수 있다. 따라서, 리닝 불량을 방지하면서 상기 주 마스크 패턴(210)의 두께(t)를 용이하게 축소할 수 있으며 한계 종횡비(marginal aspect ratio)보다 큰 종횡비를 갖는 주 마스크 패턴을 용이하게 형성할 수 있다.
특히, 소자의 정전용량 증대 및 사이즈 축소에 따라 상기 주 마스크 패턴(210)의 패턴높이(h)는 증가하고 패턴 두께(t)는 감소되어 주 마스크 패턴(210)의 종횡비(aspect ratio, Ar=h/t)가 급격히 증가하더라도 상기 주 마스크 패턴(210)은 측벽에 형성된 보조 마스크 패턴(220)에 의해 지지되어 높은 종횡비에도 불구하고 쓰러짐을 방지할 수 있다.
이에 따라, 상기 제1 가드패턴(112)을 형성하는 동안 상기 마스크 패턴의 높은 종횡비에 의해 발생하는 리닝 불량을 방지할 수 있다.
도 1, 도 2 및 도 5c를 참조하면, 상기 마스크 패턴(200)을 식각 마스크로 이용하여 상기 제1 도전막(112a)을 부분적으로 제거하여 상기 퓨즈 박스 영역을 한정하는 제1 가드 패턴(112)을 형성한다.
예를 들면, 상기 제1 도전막(112a)이 폴리실리콘으로 구성된 경우 상기 마스크 패턴(200)에 노출된 영역을 염소(Cl2)가스 및 플루오르화 황(SF6)을 식각가스로 이용하는 플라즈마 식각공정에 부분적으로 제거함으로써 상기 제1 가드패턴(112)을 형성할 수 있다.
이때, 상기 마스크 패턴(200)의 형상이 상기 제1 도전막(112a)으로 전사되도록 식각공정이 진행되므로 상기 제1 가드 패턴(112)과 그 측벽을 따라 일정한 간격(d1)으로 이격된 다수의 돌출부재(150)가 동시에 형성된다. 본 실시예의 경우, 상기 돌출부재(150)는 상기 제1 보조 마스크 패턴(220a)이 전사되어 형성된 제1 돌출부(150a) 및 상기 제2 보조 마스크 패턴(220b)이 전사되어 형성된 제2 돌출 부(150b)로 구성된다.
상기 보조 마스크 패턴(220)은 도 4a 내지 도 4d에 도시된 바와 같은 돌출부재(150)를 형성할 수 있도록 다양하게 변형될 수 있으며, 이와 같은 보조패턴의 변형은 공정조건 및 소자의 특성에 따라 달라질 수 있음은 자명하다.
이후, 상기 마스크 패턴(200)은 스트립 공정에 의해 상기 기판(100)으로부터 제거된다.
도 1, 도 2 및 도 5d를 참조하면, 상기 기판(100)의 상면에 제1 가드 패턴(112)을 덮는 제1 층간 절연막(110) 및 상기 제1 층간절연막(110)을 관통하여 상기 제1 가드 패턴(112)의 상면과 접촉하는 제1 가드 컨택(114)을 형성한다.
일실시예로서, 상기 제1 가드 패턴(112)이 형성된 상기 기판(100)의 상면에 단차 도포성이 우수한 실리콘 산화물을 증착하여 예비 층간절연막을 형성하고, 상기 예비 층간절연막을 화학기계적 연마(CMP)공정이나 에치백 공정에 의해 평탄화시켜 상기 제1 층간 절연막(112)을 형성한다. 예를 들면, 상기 제1 층간절연막은 BPSG(boronphosphorous silicate glass)막, PSG(phosphorous silicate glass)막, SOG(silicon on glass)막 또는 TEOS(tetra ethyl ortho silicate) 막 등을 포함할 수 있다. 이때, 상기 제1 층간절연막(110)은 상기 제1 가드 패턴(112)을 충분히 밀폐할 수 있을 정도의 두께를 갖도록 형성한다.
이어서, 상기 제1 가스 패턴(112)의 상면을 부분적으로 노출하는 제1 컨택 홀(113)을 형성하고 상기 제1 컨택 홀(113)의 내부를 도전성 물질로 매립하여 제1 가드 콘택(114)을 완성한다.
도 1, 도 2 및 도 5e를 참조하면, 상기 제1 가드 콘택(114)을 구비하는 상기 제1 층간절연막(110)의 상면에 상기 제1 가드 콘택(114)과 접촉하는 제2 가드 패턴(124) 및 상기 퓨즈라인(125)을 형성한다.
일실시예로서, 도전성 물질로 이루어진 제2 도전막(미도시)을 상기 제1 층간절연막(110) 및 상기 제1 가드 콘택(114) 상에 소정의 두께만큼 형성한다. 예를 들면, 상기 도전성 물질은 저저항 금속물질로서 텅스텐, 구리, 알루미늄, 티타늄 또는 탄탈륨을 포함한다. 이때, 상기 제2 도전막은 퓨즈영역 뿐 아니라 기판의 셀 영역에까지 연장되어 형성된다. 이어서, 상기 제2 도전막 상에 마스크 패턴을 형성한 후 상기 제2 도전막을 패터닝하여 셀 영역에서는 커패시터의 플레이트 전극과 전기적으로 접촉하고 주변영역에서는 주변회로의 콘택 패드와 전기적으로 연결되는 제1 배선(미도시)을 형성하고, 퓨즈영역에서는 상기 제1 가드 콘택(114)과 접촉하는 제2 가드 패턴(122) 및 상기 제2 가드 패턴(122) 사이에 배치되는 퓨즈라인(125)을 형성한다.
이때, 상기 퓨즈라인(125)은 상기 제1 보조패턴(150a)과 교호적으로 배치되어 서로 인접하는 제1 보조패턴(150a) 사이의 이격 영역에 상기 퓨즈라인의 퓨즈 컨택 플러그(129)가 배치된다.
도 1, 도 2 및 도 5f를 참조하면, 상기 제1 층간절연막(110)의 상면에 상기 제2 가드 패턴(122) 및 퓨즈라인(125)을 매립하기에 충분한 두께를 갖는 제2 층간절연막(120)을 형성하고 상기 제2 가드 패턴(122)과 접촉하는 제2 가드 컨택(124)을 형성한다.
일실시예로서, 상기 제2 층간절연막(120)은 단차 도포성 및 전기적 절연특성이 우수한 실리콘 산화물 또는 실리콘 질화물을 포함하며 증착공정 및 평탄화 공정을 연속적으로 수행하여 형성할 수 있다. 상기 제2 층간절연막(120)의 일부를 제거하여 제2 가드 패턴(122)의 상부를 노출하는 제2 컨택 홀(124)을 형성하고 상기 제2 컨택 홀(124)의 내부를 도전성 물질로 매립하여 상기 제2 가드 컨택(124)을 형성한다. 상기 제2 층간절연막(120)의 상면에 상기 제2 컨택 홀(124)을 매립하기에 충분한 두께를 갖도록 도전성 물질막(미도시)을 형성하고 상기 제2 층간절연막(120)의 상면이 노출되도록 평탄화함으로써 상기 제2 가드 컨택(124)을 형성할 수 있다.
본 실시예의 경우, 상기 제1 및 제2 층간절연막(110, 120) 및 상기 제1 및 제2 가드 컨택(114, 124)은 동일한 물질로 동일한 공정에 의해 형성할 수도 있다.
도 1, 도 2 및 도 5g를 참조하면, 상기 제2 가드 컨택(124)과 접촉하는 제3 가드 패턴(132)을 상기 제2 층간절연막(120)의 상면에 형성한다.
일실시예로서, 상기 제2 가드 컨택(124)을 구비하는 제2 층간절연막(120)의 상면에 도전성 물질을 증착하여 제3 도전막(미도시)을 형성한다. 상기 제3 도전막은 상기 제2 도전막과 마찬가지로 퓨즈영역 뿐 아니라 기판의 셀 영역에까지 연장되어 형성된다. 이어서, 상기 제3 도전막 상에 마스크 패턴을 형성한 후 상기 제3 도전막을 패터닝하여 주변영역에서 상기 제1 배선으로 외부신호를 인가하는 제2배선(미도시)을 형성하고, 퓨즈영역에서는 상기 제2 가드 콘택(124)과 접촉하는 제3 가드 패턴(132)을 형성한다. 따라서, 상기 제3 도전막도 제2 도전막과 같이 저저항 금속물질로서 텅스텐, 구리, 알루미늄, 티타늄 또는 탄탈륨을 포함한다.
이에 따라, 상기 퓨즈 라인(125)을 둘러싸는 가드 링(140)이 완성된다. 본 실시예의 경우 상기 가드 링(140)은 사각 링 형상으로 상기 퓨즈라인을 둘러싸도록 형성되지만, 공정조건에 따라서 상기 가드 링(140)의 형상은 다양하게 변형될 수 있음은 자명하다. 본 실시예에서는 상기 퓨즈 라인(125)은 반도체 소자의 제1 배선을 형성하는 제2 도전막과 동일하게 형성하는 것을 개시하고 있지만, 반도체 소자의 특성이나 공정의 필요성에 따라 상기 기판의 내부에 포함된 비트라인, 상기 제1 가드 패턴(112)과 동일한 플레이트 전극막으로 형성될 수 있음은 자명하다.
도 1, 도 2 및 도 5h를 참조하면, 상기 제3 가드 패턴(132)이 형성된 상기 제2 층간절연막(130)의 상부에 상기 제3 가드 패턴(132)을 덮을 수 있도록 충분한 두께를 갖는 보호막(passivation layer, 130)을 형성한다.
일실시예로서, 상기 제2 층간 절연막(130)의 상부에 실리콘 질화물을 약 5,000Å 내지 약 10,000Å 정도의 두께를 갖도록 증착하여 상기 보호막(130)을 형성한다.
도 1, 도 2 및 도 5i를 참조하면, 상기 퓨즈 라인(125)의 상부에 위치하는 상기 보호막(130) 및 제2 층간절연막(120)을 부분적으로 식각하여 상기 퓨즈라인(125)의 상부에 퓨즈 윈도(135)를 형성한다.
일실시예로서, 상기 보호막(130)의 상부에 상기 퓨즈 라인(125)의 주변부를 제외한 나머지 영역에 대응하는 보호막(130)을 노출하는 마스크 패턴을 형성한 후 상기 마스크 패턴을 식각 마스크로 이용하여 식각공정을 수행한다. 상기 보호막(130)에 대한 식각을 완료한 후 연속적으로 상기 제2 층간절연막(120)에 대한 식 각을 수행하되, 상기 퓨즈 라인(125)의 상부로부터 소정의 거리만큼 이격된 지점에서 상기 제2 층간절연막(120)에 대한 식각을 종료한다. 바람직하게는, 상기 제2 층간절연막(120)에 대한 식각 종료점을 제어하기 위한 식각 저지막(미도시)이 상기 제2 층간절연막의 상부에 더 형성될 쉬 있음은 자명하다.
이후, 상기 퓨즈 윈도(135)를 통하여 레이저 광을 조사하면 상기 퓨즈 라인(125) 상에 잔류하는 제2 층간절연막을 제거하고 하부에 형성된 상기 퓨즈라인(125)이 절단된다.
상기 퓨즈 윈도(135)를 통한 외부의 수분이나 습기는 상기 가드링(140)에 의해 상기 반도체 소자(900)의 내부로 확산되는 것이 충분히 방지된다.
본 실시예에서는 디램소자(DRAM (dynamic random access memory) device)를 예시적으로 개시하고 있지만, 퓨즈박스를 구비하는 반도체 소자로서 셀 영역과 페리영역의 단차가 크게 형성되고 한계 종횡비에 근거한 가드 링의 최소 폭 조건(minimal width requirement)이 요구되는 모든 반도체 소자에 본 발명이 적용될 수 있음은 자명하다.
상술한 바와 같은 반도체 소자의 제조방법에 의하면, 측부에 보조 마스크 패턴을 구비하는 마스크 패턴을 이용하여 가드 링을 형성함으로써 마스크 패턴의 종횡비가 증가하는 경우에도 마스크 패턴의 리닝 불량을 방지할 수 있다. 또한, 리닝 불량과 같은 공정불량 없이 상기 퓨즈박스의 가드 링 폭을 충분하게 저하시킬 수 있다. 이에 따라, 퓨즈 윈도의 사이즈는 동일하게 유지하면서 퓨즈 박스의 전체 사이즈를 줄일 수 있는 장점이 있다.
본 발명의 일실시예에 의한 반도체 소자 및 이의 제조방법에 의하면, 측부에 배치된 보조 마스크 패턴에 지지되어 큰 종횡비에도 불구하고 쓰러짐이 방지되는 마스크 패턴을 이용하여 퓨즈 박스의 가드 링을 형성한다. 이에 따라, 리닝 불량을 방지하면서 가드 링의 폭을 충분히 축소함으로써 고용량 반도체 소자의 사이즈를 줄일 수 있다. 특히, 실린더형 디램소자의 정전용량을 높이기 위해 셀 영역과 주변영역의 단차가 높게 발생한다 할지라도 마스크 패턴의 리닝 불량없이 가드 링의 폭을 충분히 축소함으로서 50nm 이하의 공정에서도 고용량 집적회로 소자의 사이즈를 충분히 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 퓨즈박스를 나타내는 사시도이다.
도 2는 도 1에 도시된 퓨즈박스를 나타내는 평면도이다.
도 3a는 도 1에 도시된 퓨즈박스를 I-I' 방향으로 절단한 단면도이다.
도 3b는 도 1에 도시된 퓨즈박스를 II-II' 방향으로 절단한 단면도이다.
도 4a 내지 도 4d는 도 2에 도시된 돌출부재들의 다양한 변형예를 나타내는 평면도들이다.
도 5a 내지 도 5i는 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 6은 도 5b에 도시된 마스크 패턴을 형성하는 단계를 나타내는 사시도이다.
도 7은 도 5c에 도시한 제1 가드 패턴을 형성하는 단계를 나타내는 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 110: 제1 층간절연막
112: 제1 가드 패턴 114: 제1 가드 컨택
120: 제2 층간절연막 122: 제2 가드 패턴
124: 제2 가드 컨택 125: 퓨즈 라인
130: 보호막 132: 제3 가드 패턴
135: 퓨즈 윈도 140: 몸체
150: 돌출부재 180: 가드 링

Claims (10)

  1. 다수의 도전성 구조물 및 배선라인을 포함하고 퓨즈영역이 정의된 기판;
    상기 기판 상에 적층되며 상기 퓨즈영역에서 상부의 일부가 함몰된 퓨즈 창(fuse window)을 구비하는 다수의 층간절연막;
    상기 퓨즈영역에 대응하는 상기 층간절연막들 중의 어느 하나에 배치되어 상기 배선라인과 전기적으로 연결되며 상기 퓨즈 개구부를 통하여 노출되는 퓨즈 라인; 및
    상기 퓨즈영역의 주변부를 따라 연장하여 상기 퓨즈영역을 한정하는 몸체 및 상기 몸체의 측부와 연결되며 상기 몸체의 연장방향을 따라 일정한 거리로 이격되어 배치되는 다수의 돌출부재를 구비하고 외부 이물질(foreign matters)의 침투를 방지하는 가드 링을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 돌출부재는 상기 몸체의 제1 측부와 연결되며 상기 퓨즈 윈도를 향하여 돌출한 제1 돌출부를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 돌출부의 단부와 연결되며 상기 퓨즈 윈도를 둘러싸도록 상기 퓨즈 윈도를 따라 연장하는 보조 링(supplementary ring)을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 돌출부재는 상기 제1 측부와 대칭인 상기 몸체의 제2 측부와 연결되며 상기 퓨즈 윈도로부터 멀어지는 방향으로 돌출한 제2 돌출부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 돌출부 및 제2 돌출부는 상기 가드 링의 몸체를 따라 상기 제1 측부 및 제2 측부에 서로 교호적으로 연결되는 것을 특징으로 하는 반도체 장치.
  6. 다수의 도전성 구조물 및 배선라인이 구비되고 퓨즈영역이 정의된 기판을 제공하는 단계;
    상기 기판 상에 상기 퓨즈영역을 한정하고 측면을 따라 다수의 돌출부재가 일정한 간격으로 정렬되는 제1 가드 패턴을 형성하는 단계;
    상기 제1 가드 패턴을 구비하는 기판 상에 상기 제1 가드 패턴을 덮는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 상기 제1 가드 패턴과 연결되는 제2 가드 패턴 및 상기 배선라인과 전기적으로 연결되는 퓨즈라인을 형성하는 단계;
    상기 제2 가드패턴 및 퓨즈라인을 덮는 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상에 상기 제2 가드패턴과 전기적으로 연결되는 제3 가드패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 제1 가드패턴을 형성하는 단계는
    상기 기판 상에 제1 도전막을 형성하는 단계;
    상기 퓨즈영역에 대응하는 상기 제1 도전막을 노출하며, 상기 퓨즈영역역의 주변부를 따라 연장하는 주 마스크 패턴 및 상기 주 마스크 패턴의 측부와 연결되며 상기 주 마스크 패턴의 연장방향을 따라 일정한 거리로 이격되도록 배치되어 상기 주 마스크 패턴을 지지하는 보조 마스크 패턴을 구비하는 마스크 패턴을 상기 제1 도전막 상에 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 도전막을 식각하여 상기 퓨즈영역을 따라 연장하여 상기 퓨즈영역을 한정하는 몸체 및 상기 몸체의 측부와 연결되며 상기 몸체의 연장방향을 따라 일정한 거리로 이격되어 배치되는 다수의 돌출부재를 구비하는 상기 제1 가드패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 마스크 패턴을 형성하는 단계는 상기 보조 마스크 패턴과 연결되며 상기 주 마스크 패턴의 형상을 따라 연장하는 확장 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제7항에 있어서, 상기 제1 도전막은 상기 기판의 셀 영역으로 연장되도록 형성되며 상기 셀 영역에는 상기 제1 가드패턴과 동시에 커패시터용 상부전극이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제2 가드패턴은 상기 커패시터의 상부전극과 전기적으로 연결되는 제1 배선과 동시에 형성되며, 상기 제3 가드패턴은 상기 제1 배선과 전기적으로 연결되는 제2 배선과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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