JP3502288B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
ードリングを備えた半導体装置に関する。
多数の半導体素子を相互接続するために、前記基板上に
前記多数の半導体素子を覆うように複数の層間絶縁膜を
積層し、各々の層間絶縁膜中に配線パターンを埋設した
多層配線構造が使われることが多い。かかる半導体装置
では、前記多層配線構造を構成する層間絶縁膜の間の界
面に沿って、水分あるいは腐食性ガスが半導体装置内部
へ侵入することがあるため、前記多層配線構造中に、基
板周辺部に沿ってガードリングを形成し、かかる水分や
腐食性ガスの侵入を阻止することが一般的に行なわれて
いる。
グの一部を拡大して示す拡大図、また図1(B)は図1
(A)のガードリング全体の構成を示す平面図。
装置11が形成された半導体チップの周辺部には、前記
半導体装置11を連続して囲むように、ガードリング構
造12が形成されている。
に沿った断面図を示す。
ィールド酸化膜22を形成されたSi基板21上に形成
されており、前記フィールド酸化膜22は前記Si基板
21表面において拡散領域21Aを画成する。
膜22および拡散領域21Aを覆うように、SiO
2 ,PSG,BPSG等の無機絶縁膜、あるいはフル
オロカーボン、炭化水素、ポリイミド、有機SOG等の
有機絶縁膜よりなる層間絶縁膜23,24,25が順次
堆積されており、前記層間絶縁膜23中には前記拡散領
域21Aを露出するコンタクト溝23Aが、前記半導体
装置11の外周縁に沿って、連続的に形成されている。
前記コンタクト溝23AはW等の導体壁23Bにより充
填され、前記層間絶縁膜23上には前記導体壁23Bに
電気的かつ機械的にコンタクトするように、W,WSi
あるいはポリシリコンよりなる導体パターン24Aが、
前記半導体装置11の外周縁に沿って、前記コンタクト
溝23Aに対応するように形成される。
24により覆われ、前記層間絶縁膜24中には前記導体
パターン24Aを露出するコンタクト溝24Bが、前記
半導体装置11の外周縁に沿って、前記コンタクト溝2
4Aに平行に、かつ連続的に延在する。
4Cにより充填され、前記層間絶縁膜24上には前記導
体壁24Cに電気的かつ機械的にコンタクトするよう
に、W,WSiあるいはポリシリコンよりなる導体パタ
ーン25Aが、前記半導体装置11の外周縁に沿って、
前記コンタクト溝24Bに対応するように形成される。
25により覆われ、前記層間絶縁膜25中には前記導体
パターン25Aを露出するコンタクト溝25Bが、前記
半導体装置11の外周縁に沿って、前記コンタクト溝2
4Bに平行に、かつ連続的に延在する。
導体壁25Cにより充填され、前記層間絶縁膜25上に
は前記導体壁25Cに電気的かつ機械的にコンタクトす
るように、W,WSiあるいはポリシリコンよりなる導
体パターン26Aが、前記半導体装置11の外周縁に沿
って、前記コンタクト溝25Bに対応するように形成さ
れる。前記導体パターン26Aは、前記層間絶縁膜25
上に形成されたSiN等よりなる保護膜26により覆わ
れる。
24Cおよび25Cは、前記導体パターン24A.25
Aおよび26Aと共に、図1(B)のガードリング12
を構成する。かかるガードリング12を形成することに
より、図2に示すように層間絶縁膜の間の界面、例えば
層間絶縁膜23と層間絶縁膜24との間の界面に沿った
H2Oあるいは腐食性ガスの半導体装置11内部への侵
入が効果的に阻止される。
すようなガードリング構造は、多層配線構造と同時に形
成されていた。従来の多層配線構造では、下地層上に先
に導体パターンを形成した後、これを絶縁膜で覆い、さ
らに前記絶縁膜を平坦化する工程が行われていた。
クォータミクロンサイズの半導体装置を含む超微細化半
導体装置では、かかる多層配線構造中において生じる信
号遅延を回避するために、導体パターンとして低抵抗の
Cuを低誘電率の有機層間絶縁膜と組み合わせて使うこ
とが行われている。その際、Cuは従来より導電パター
ンに使われてきたAlやW,あるいはSiさらにはAu
と異なりドライエッチングによるパターニングが困難で
あるため、先に層間絶縁膜中に配線溝およびコンタクト
ホールを形成しておき、かかる配線溝およびコンタクト
ホールを埋めるようにCu層を電解めっき法等により堆
積する、いわゆるデュアルダマシン法が使われる。かか
るデュアルダマシン法では、かかるCu層の堆積の後、
前記層間絶縁膜上に残留しているCu層を化学機械研磨
(CMP)工程により除去し、前記配線溝あるいはコン
タクトホールを埋めるCuパターンあるいはCuプラグ
を形成する。
11に、かかるCMP工程を行なった場合の様子を示
す。ただし、図3(B)は図3(A)図の拡大図であ
る。
MP工程は研磨布を被せた回転台上において実行され、
前記研磨布上に研磨剤を滴下しながら前記半導体装置が
多数形成された半導体ウェハ10を前記研磨布に、所定
の圧力で押し付ける。その際、図3(A)に示すよう
に、ウェハ10自体も所定の速度で回転されるこのよう
なCMP工程を前記ガードリング構造を有する半導体装
置11に対して行なった場合、図3(B)に示すように
CMPの作用する方向が、前記ガードリング構造12の
延在方向に略一致する場合が必ず生じる。
57回転/秒の速度で回転する研磨台に押し付け、同時
に0.857回転/秒の速度で自転させた場合の、ウェ
ハ10に対する研磨剤粒子の相対速度分布を示す。
10の中央部では研磨剤粒子のx方向およびy方向への
速度vx およびvy は、ウェハ10の自転に伴い斜線
で示す円周上を変化するが、ウェハ10の周辺部分で
は、かかる速度vx ,vy の変化は連続線で示す円周
上を変化する。ただし、前記xおよびy方向はウェハ1
0に固定した座標系における直交方向を示す。
は、ウェハ10の周辺部分の方が、回転台の回転中心か
らの距離が大きい分だけ、中央部分よりも大きくなる。
また、この効果はウェハ10の径が大きくなればなるほ
ど大きくなる。
のようにウェハ10上に形成された半導体装置11で
は、前記ガードリング構造12は必然的に研磨剤粒子と
の係合により大きな応力を受けることになり、特にウェ
ハ10の周辺部に形成される半導体装置11では、その
影響が著しい。
記ガードリング構造12の長手方向に応力を及ぼすこと
になるが、このように一方向に連続するパターンでは、
その途中に必ず下地との密着性が弱い部分が含まれてい
るものであり、そのような弱い個所において剥離が発生
しやすい。前記ガードリング構造12が研磨方向に対し
て交差する方向に延在している場合には、このようガー
ドリング12中にこのように弱い部分が存在しても、左
右の側壁がガードリング構造12を両側から支持するた
め、剥離等の欠陥の発生にはつながらずにすむ。また、
同様に、半導体装置11内部においても、多層配線構造
中の配線パターンは頻繁に屈曲を繰り返すため、このよ
うな問題は生じない。
y方向に延在するガードリング12を側方から支持する
構造が存在しないため、導体壁23B,24Cあるいは
25C中に密着性が弱い部分が存在すると、図5のよう
にその部分が破壊されてしまい、欠陥が発生する。ただ
し、図5中、先に説明した部分には同一の参照符号を付
し、説明を省略する。また、図5の構造では、前記コン
タクト溝23Aの側壁面と底面とは、密着性を改善する
ために設けられたTiN等の高融点金属化合物膜(23
B)1 に覆われている。
新規で有用な半導体装置を提供することを概括的課題と
する。
ードリング構造を有する半導体装置において、CMP工
程の際に生じる前記ガードリングの剥離を解消すること
にある。
前記基板上に形成された多層配線構造とを含み、前記多
層配線構造は、前記基板周辺部に沿って連続して延在
し、前記基板表面に連続してコンタクトするガードリン
グパターンと、前記ガードリングパターンを埋める層間
絶縁膜とよりなり、前記ガードリングパターンは、前記
基板に垂直な方向から見た場合に屈曲を繰り返し、前記
ガードリングパターンは、前記層間絶縁膜の下主面から
上主面方向に延在する導体壁と、前記導体壁上端部にコ
ンタクトし、前記層間絶縁膜の上主面に一致する上主面
を有する導体パターンとより構成され、前記導体壁を、
前記基板に垂直な方向から見た場合に、前記ガードリン
グパターンに対応して屈曲を繰り返すことを特徴とする
半導体装置により解決する。
ンを前記基板周辺部に沿って、直線的に延在するように
構成してもよい。
部に沿って、前記基板に垂直な方向から見た場合に、前
記導体壁に対応して屈曲を繰り返すように構成してもよ
い。
は、Cuより構成してもよい。
側方から保持する第1の絶縁膜と、前記導体パターンを
側方から保持する第2の絶縁膜とより構成してもよい。
との間にエッチングストッパ膜を形成してもよい。
上に層間絶縁膜を堆積する工程と、前記層間絶縁膜中
に、前記基板周辺部に沿って連続して延在する第1の溝
を形成する工程と、前記層間絶縁膜中に、前記第1の溝
中を連続して延在するように第2の溝を形成する工程
と、前記層間絶縁膜上に、前記第1および第2の溝を埋
めるように導体層を堆積する工程と、前記導体層のう
ち、前記層間絶縁膜の表面上に堆積した部分を化学機械
研磨により除去し、前記第1および第2の溝を埋めるガ
ードリングパターンを形成する工程とを含む半導体装置
の製造方法において、前記第2の溝を形成する工程は、
前記第2の溝が前記基板面内において屈曲を繰り返すよ
うに実行されることにより、解決する。
前記第1の溝が前記基板周辺部に沿って、直線的に延在
するように実行してもよい。
記第1の溝が前記基板周辺部に沿って、前記第2の溝に
対応して前記基板面内で屈曲を繰り返すように実行して
もよい。
い。
前記基板上に第1の絶縁膜を堆積する工程と、前記第1
の絶縁膜上にエッチングストッパ膜を堆積する工程と、
前記エッチングストッパ膜上に第2の絶縁膜を堆積する
工程とより構成し、前記第1の溝を形成する工程を、前
記第1の絶縁膜を、前記エッチングストッパ膜が露出す
るまでエッチングすることにより実行し、前記第2の溝
を形成する工程を、前記エッチングストッパ膜および前
記第2の絶縁膜を、前記第2の溝が前記第2の絶縁膜の
下主面に到達するまでエッチングすることにより実行し
てもよい。
ンを、基板周辺部において屈曲を繰り返す形状に形成す
ることにより、ガードリングパターンが一方向に長く延
在し、かかる延在方向がCMP工程における研磨方向と
一致した場合に生じるガードリングパターンの損傷の問
題が回避される。かかるガードリングパターンを形成す
ることにより、前記基板内部に形成される半導体素子
は、水分や腐食性ガスの侵入から防護される。
装置40の構成を示す平面図、また図7は図6の半導体
装置40の断面図を示す。
装置40はフィールド酸化膜42を形成されたSi基板
41上に形成されており、前記フィールド酸化膜42は
前記Si基板41表面において拡散領域41Aを画成す
る。
膜42および拡散領域41Aを覆うように、SiO
2 ,PSG,BPSG等の無機絶縁膜、あるいはフル
オロカーボン、炭化水素、ポリイミド、有機SOG等の
有機絶縁膜よりなる層間絶縁膜431が堆積されてお
り、前記層間絶縁膜431中には前記拡散領域41Aを
露出するコンタクト溝431aが、後程図6の平面図を
参照しながら説明するように、前記装置41の外周縁に
沿って、連続的に、しかもジグザグに形成されている。
前記コンタクト溝431aはW等の導体壁431bによ
り充填される。
エッチングストッパとなるSiN膜432により覆わ
れ、前記エッチングストッパ膜432上には、別の層間
絶縁膜433が堆積される。前記別の層間絶縁膜433
は、前記層間絶縁膜431と同様に、SiO2,PS
G,BPSG等の無機絶縁膜、あるいはフルオロカーボ
ン、炭化水素、ポリイミド、有機SOG等の有機絶縁膜
よりなる。さらに、前記別の層間絶縁膜433およびそ
の下のエッチングストッパ膜432には前記コンタクト
溝431aを含むように前記層間絶縁膜431の上主面
を露出する溝433aが形成される。さらに、前記溝4
33aはCuあるいはW等の導体パターン433bによ
り充填される。その際、前記導体壁431bは前記導体
パターン433bに連続的にコンタクトする。
膜433と同一面を有し、前記層間絶縁膜431,エッ
チングストッパ膜432および層間絶縁膜433は、層
間絶縁膜構造43を構成する。
前記導体パターン433bを覆うように、SiO2,P
SG,BPSG等の無機絶縁膜、あるいはフルオロカー
ボン、炭化水素、ポリイミド、有機SOG等の有機絶縁
膜よりなる層間絶縁膜441が前記層間絶縁膜431と
同様に堆積されており、前記層間絶縁膜441中には前
記導体パターン433b を露出するコンタクト溝44
1aが、後程図6の平面図を参照しながら説明するよう
に、前記集積回路装置41の外周縁に沿って、連続的
に、しかもジグザグに形成されている。前記コンタクト
溝441aはCuあるいはW等の導体壁441bにより
充填される。
グストッパとなるSiN膜442により覆われ、前記エ
ッチングストッパ膜442上には、別の層間絶縁膜44
3が堆積される。前記別の層間絶縁膜443は、前記層
間絶縁膜441と同様に、SiO2,PSG,BPSG
等の無機絶縁膜、あるいはフルオロカーボン、炭化水
素、ポリイミド、有機SOG等の有機絶縁膜よりなる。
さらに、前記別の層間絶縁膜443およびその下のエッ
チングストッパ膜442には前記コンタクト溝441a
を含むように前記層間絶縁膜441の上主面を露出する
溝443aが形成される。さらに、前記溝443aはC
uあるいはW等の導体パターン443bにより充填され
る。その際、前記導体壁441bは前記導体パターン4
43bに連続的にコンタクトする。
膜443と同一面を有し、前記層間絶縁膜441,エッ
チングストッパ膜442および層間絶縁膜443は、層
間絶縁膜構造44を構成する。
前記導体パターン443bを覆うように、SiO2,P
SG,BPSG等の無機絶縁膜、あるいはフルオロカー
ボン、炭化水素、ポリイミド、有機SOG等の有機絶縁
膜よりなる層間絶縁膜451が前記層間絶縁膜441と
同様に堆積されており、前記層間絶縁膜451中には前
記導体パターン443bを露出するコンタクト溝45
1aが、後程図6の平面図を参照しながら説明するよう
に、前記集積回路装置41の外周縁に沿って、連続的
に、しかもジグザグに形成されている。前記コンタクト
溝451aはCuあるいはW等の導体壁451bにより
充填される。
ングストッパとなるSiN膜452により覆われ、前記
エッチングストッパ膜452上には、別の層間絶縁膜4
53が堆積される。前記別の層間絶縁膜453は、前記
層間絶縁膜451と同様に、SiO2,PSG,BPS
G等の無機絶縁膜、あるいはフルオロカーボン、炭化水
素、ポリイミド、有機SOG等の有機絶縁膜よりなる。
さらに、前記別の層間絶縁膜453およびその下のエッ
チングストッパ膜452には前記コンタクト溝451a
を含むように前記層間絶縁膜451の上主面を露出する
溝453aが形成される。さらに、前記溝453aはC
uあるいはW等の導体パターン453bにより充填され
る。その際、前記導体壁451bは前記導体パターン4
53bに連続的にコンタクトする。
膜453と同一面を有し、前記層間絶縁膜451,エッ
チングストッパ膜452および層間絶縁膜453は、層
間絶縁膜構造45を構成する。さらに、前記層間絶縁膜
453上には、SiNよりなる保護膜46が形成され
る。
5を積層した構造においては、層境界に沿って侵入する
水分や腐食性ガスが、前記導体壁431b,441bあ
るいは451b、あるいは導体パターン433b,44
3bあるいは453bにより阻止される。換言すると、
前記導体壁431b,441b,451b、および導体
パターン433b,443b,453bは、半導体集積
回路装置40のガードリング40Aを構成する。
装置40の製造工程を示す。
1Aおよびフィールド酸化膜42が形成されたSi基板
41上には、層間絶縁膜431,SiNエッチングスト
ッパ膜432および層間絶縁膜433が順次堆積され、
さらに前記層間絶縁膜433上には開口部51A有する
レジストパターン51が形成される。さらに、前記レジ
ストパターン51をマスクに、前記エッチングストッパ
膜432 が露出するまでドライエッチング工程を実行
し、前記層間絶縁膜433中に、溝433aを形成す
る。
トパターン51を除去し、得られた構造上に、前記溝4
33a中に開口部52A有するレジストパターン52を
形成する。さらに前記レジストパターン52をマスクに
前記SiN膜432および層間絶縁膜431をドライエ
ッチングによりパターニングし、図9(C)に示す構造
を得る。
(C)の構造上にCu層53をスパッタリングあるいは
電解めっき法により形成し、さらにCMP工程を行なう
ことにより、前記層間絶縁膜433上からCu層53を
除去する。さらに同様な工程を繰り返すことにより、図
7の構造が得られる。
層の導体パターン453bは前記半導体基板41の端面
41Eに沿って、典型的には10μmの幅Lで延在し、
最上部の前記導体壁451bは、前記導体パターン中、
典型的には8μmの幅Lw を有する帯状領域中を、典
型的には0.5μmの幅Wc でジグザグに延在する。
また、図7の断面図よりわかるように、最下層および中
間層の導体パターン433bおよび443bは前記最上
層の導体パターン453bに平行に延在するのに対し、
前記中間層の導体壁441bは、前記最上層の導体壁4
51bに対して逆相でジグザグに延在する。最下層の導
体壁431bは、最上層の導体壁451bに平行に、す
なわち同相で延在する。
41bおよび451bの各々は、典型的には6.4μm
の単位長さLc毎に120°の角度θで折り返され、
前記基板41の端面41Eに直角方向に測った幅WCL
は、約0.58μmになる。また、前記折り返し部分に
おいて、前記導体パターンの側縁部との間には、1μm
の余裕Laが確保される。
して、図9(D)の工程において前記端面41Eに平行
な方向に化学機械研磨が行なわれると、前記ガードリン
グ40Aには前記研磨方向と逆方向に作用する応力が印
加される。その結果、前記ジグザグに延在する導体壁4
31b,441bおよび451bの各々には、その延在
方向に応力成分が作用するが、各々の導体壁の延在する
長さはほぼLc (より厳密には(LW 2 +Lc 2)
1/2)に限定されるため、図1(A),(B)におけ
るような、長い距離にわたって応力がガードリングの延
在方向に作用することがない。換言すると、前記ガード
リング構造40Aを構成する導体壁431b,441b
および451bの各々は、その長手方向端部を対応する
層間絶縁膜構造43,44あるいは45により支持さ
れ、その結果図5で説明したようなガードリングの欠陥
は生じない。 [第2実施例] 図10は、本発明の第2実施例による半導体装置50の
構成を示す平面図である。ただし、半導体装置50は先
に説明した半導体装置40の一変形例であり、先に説明
した部分には同一の参照符号を付して説明を省略する。
ターン453bは前記半導体基板41の端面41Eに沿
って、典型的には10μmの幅Lで延在し、最上部の前
記導体壁451bは、前記導体パターン中、典型的には
8μmの幅Lwを有する帯状領域中を、典型的には0.
5μmの幅Wc で矩形波状に延在する。また、本実施
例においても、最下層および中間層の導体パターン43
3bおよび443bは、前記最上層の導体パターン45
3bに平行に延在するのに対し、前記中間層の導体壁4
41bは、前記最上層の導体壁451bに対して逆相で
矩形波状に延在する。最下層の導体壁431bは、最上
層の導体壁451bに平行に、すなわち同相で延在す
る。
41bおよび451bの各々は、典型的には6.4μm
の単位長さLc毎に90°の角度θで屈曲され、約
0.58μmの幅Wcを有する。また、前記折り返し部
分において、前記導体パターンの側縁部との間には、1
μmの余裕Laが確保される。
して、図9(D)の工程において前記端面41Eに平行
な方向に化学機械研磨が行なわれると、前記ガードリン
グ40Aには前記研磨方向と逆方向に作用する応力が印
加される。その結果、前記矩形波状に延在する導体壁4
31b,441bおよび451bの各々には、その延在
方向に応力成分が作用するが、各々の導体壁の延在する
長さはLc に限定されるため、図1(A),(B)に
おけるような、長い距離にわたって応力がガードリング
の延在方向に作用することがない。換言すると、前記ガ
ードリング構造40Aを構成する導体壁431b,44
1bおよび451bの各々は、その長手方向端部を対応
する層間絶縁膜構造43,44あるいは45により支持
され、その結果図5で説明したようなガードリングの欠
陥は生じない。 [第3実施例] 図11は、本発明の第3実施例による半導体装置60の
構成を示す平面図である。ただし、半導体装置60は図
6の半導体装置40の一変形例であり、先に説明した部
分には同一の参照符号を付して説明を省略する。
451bは、前記導体パターン中、典型的には8μmの
幅を有する帯状領域中を、典型的には0.5μmの幅W
c でジグザグに延在し、前記最上層の導体パターン4
53bは前記導体壁451bに沿って、典型的には10
μmの幅Lを有する帯状領域中をジグザグに延在する。
また、本実施例においても、前記中間層の導体壁44
1bは、前記最上層の導体壁451bに対して逆相でジ
グザグに延在する。最下層の導体壁431bは、最上層
の導体壁451bに平行に、すなわち同相でジグザグに
延在する。これに伴って、前記中間層の導体パターン4
43bも前記中間層の導体壁441bに沿ってジグザグ
に延在し、また前記最下層の導体パターン433bも、
前記最下層の導体壁431bに沿って、ジグザグに延在
する。
41bおよび451bの各々は、典型的には6.4μm
の単位長さLc毎に120°の角度θで折り返され、
また前記折り返し部分において、前記導体パターンの側
縁部との間には、1μmの余裕La が確保される。
して、図9(D)の工程において前記端面41Eに平行
な方向に化学機械研磨が行なわれると、前記ガードリン
グ40Aには前記研磨方向と逆方向に作用する応力が印
加される。その結果、前記ジグザグに延在する導体壁4
31b,441bおよび451bの各々には、その延在
方向に応力成分が作用するが、各々の導体壁の延在する
長さは限定されているため、図1(A),(B)におけ
るような、長い距離にわたって応力がガードリングの延
在方向に作用することがない。換言すると、前記ガード
リング構造40Aを構成する導体壁431b,441b
および451bの各々は、その長手方向端部を対応する
層間絶縁膜構造43,44あるいは45により支持さ
れ、その結果図5で説明したようなガードリングの欠陥
は生じない。 [第4実施例] 図12は、本発明の第4実施例による半導体装置70の
構成を示す平面図である。ただし、半導体装置70は図
10の半導体装置50の一変形例であり、先に説明した
部分には同一の参照符号を付して説明を省略する。
451bは、前記導体パターン中、典型的には8μmの
幅を有する帯状領域中を、典型的には0.5μmの幅W
cで矩形波状に延在し、前記最上層の導体パターン45
3bは前記導体壁451bに沿って、典型的には10μ
mの幅Lを有する帯状領域中を同様に矩形波状に延在す
る。また、本実施例においても、前記中間層の導体壁4
41bは、前記最上層の導体壁451bに対して逆相で
矩形波状に延在する。最下層の導体壁431bは、最上
層の導体壁451bに平行に、すなわち同相で矩形波状
に延在する。これに伴って、前記中間層の導体パターン
443bも前記中間層の導体壁441bに沿って矩形波
状に延在し、また前記最下層の導体パターン43
3bも、前記最下層の導体壁431bに沿って、矩形波
状に延在する。
41bおよび451bの各々は、典型的には6.4μm
の単位長さ毎に90°の角度θで折り返され、また前
記折り返し部分において、前記導体パターンの側縁部と
の間には、1μmの余裕Laが確保される。
して、図9(D)の工程において前記端面41Eに平行
な方向に化学機械研磨が行なわれると、前記ガードリン
グ40Aには前記研磨方向と逆方向に作用する応力が印
加される。その結果、前記ジグザグに延在する導体壁4
31b,441bおよび451bの各々には、その延在
方向に応力成分が作用するが、各々の導体壁の延在する
長さは限定されているため、図1(A),(B)におけ
るような、長い距離にわたって応力がガードリングの延
在方向に作用することがない。換言すると、前記ガード
リング構造40Aを構成する導体壁431b,441b
および451bの各々は、その長手方向端部を対応する
層間絶縁膜構造43,44あるいは45により支持さ
れ、その結果図5で説明したようなガードリングの欠陥
は生じない。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載に要旨内において様
々な変形・変更が可能である。
ンを、基板周辺部において屈曲を繰り返す形状に形成す
ることにより、ガードリングパターンが一方向に長く延
在し、かかる延在方向がCMP工程における研磨方向と
一致した場合に生じるガードリングパターンの損傷の問
題が回避される。かかるガードリングパターンを形成す
ることにより、前記基板内部に形成される半導体素子
は、水分や腐食性ガスの侵入から防護される。
示す平面図である。
分布を示す図である。
を説明する図である。
ガードリング構造を示す平面図である。
ガードリング構造を示す断面図である。
半導体装置の製造工程を示す図(その1)である。
半導体装置の製造工程を示す図(その2)である。
るガードリング構造を示す平面図である。
るガードリング構造を示す平面図である。
るガードリング構造を示す平面図である。
443 ,453 層間絶縁膜 23A,24B,25B コンタクト溝 23B,24C,25C 導体壁 (23B)1 TiN膜 24A,25A,26A 導体パターン 26 保護膜 41E 基板端面 432 ,442 ,452 エッチングストッパ
Claims (11)
- 【請求項1】 基板と、 前記基板上に形成された多層配線構造とを含み、 前記多層配線構造は、前記基板周辺部に沿って連続して
延在し、前記基板表面に連続してコンタクトするガード
リングパターンと、前記ガードリングパターンを埋める
層間絶縁膜とよりなり、 前記ガードリングパターンは、前記基板面内に屈曲を繰
り返し、 前記ガードリングパターンは、前記層間絶縁膜の下主面
から上主面方向に延在する導体壁と、前記導体壁上端部
にコンタクトし、前記層間絶縁膜の上主面に一致する上
主面を有する導体パターンとより構成され、前記導体壁
は、前記ガードリングパターンに対応して前記基板面内
に屈曲を繰り返すことを特徴とする半導体装置 。 - 【請求項2】 前記導体パターンは前記基板周辺部に沿
って、直線的に延在することを特徴とする請求項1記載
の半導体装置。 - 【請求項3】 前記導体パターンは前記基板周辺部に沿
って、前記導体壁に対応して前記基板面内で屈曲を繰り
返すことを特徴とする請求項1記載の半導体装置。 - 【請求項4】 前記導体壁および前記導体パターンは、
Cuより構成されることを特徴とする請求項1〜3のう
ち、いずれか一項記載の半導体装置。 - 【請求項5】 前記層間絶縁膜は、前記導体壁を側方か
ら保持する第1の絶縁膜と、前記導体パターンを側方か
ら保持する第2の絶縁膜とよりなることを特徴とする請
求項1〜4のうち、いずれか一項記載の半導体装置。 - 【請求項6】 前記第1の絶縁膜と第2の絶縁膜との間
には、エッチングストッパ膜が形成されていることを特
徴とする請求項5記載の半導体装置。 - 【請求項7】 基板上に層間絶縁膜を堆積する工程と、 前記層間絶縁膜中に、前記基板周辺部に沿って連続して
延在する第1の溝を形成する工程と、 前記層間絶縁膜中に、前記第1の溝中を連続して延在す
るように第2の溝を形成する工程と、 前記層間絶縁膜上に、前記第1および第2の溝を埋める
ように導体層を堆積する工程と、 前記導体層のうち、前記層間絶縁膜の表面上に堆積した
部分を化学機械研磨により除去し、前記第1および第2
の溝を埋めるガードリングパターンを形成する工程とを
含む半導体装置の製造方法において、 前記第2の溝を形成する工程は、前記第2の溝が前記基
板面内において屈曲を繰り返すように実行されることを
特徴とする半導体装置の製造方法。 - 【請求項8】 前記第1の溝を形成する工程は、前記第
1の溝が前記基板周辺部に沿って、直線的に延在するよ
うに実行されることを特徴とする請求項7記載の半導体
装置の製造方法。 - 【請求項9】 前記第1の溝を形成する工程は、前記第
1の溝が前記基板周辺部に沿って、前記第2の溝に対応
して前記基板面内で屈曲を繰り返すように実行されるこ
とを特徴とする請求項7または8記載の半導体装置の製
造方法。 - 【請求項10】 前記導体層Cuより構成されることを
特徴とする請求項7〜9のうち、いずれか一項記載の半
導体装置の製造方法。 - 【請求項11】 前記層間絶縁膜を形成する工程は、前
記基板上に第1の絶縁膜を堆積する工程と、前記第1の
絶縁膜上にエッチングストッパ膜を堆積する工程と、前
記エッチングストッパ膜上に第2の絶縁膜を堆積する工
程とを含み、前記第1の溝を形成する工程は、前記第1
の絶縁膜を、前記エッチングストッパ膜が露出するまで
エッチングする工程を含み、前記第2の溝を形成する工
程は、前記エッチングストッパ膜および前記第2の絶縁
膜を、前記第2の溝が前記第2の絶縁膜の下主面に到達
するまでエッチングする工程を含むことを特徴とする請
求項8〜11のうち、いずれか一項記載の半導体装置の
製造方法。
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US7968974B2 (en) * | 2008-06-27 | 2011-06-28 | Texas Instruments Incorporated | Scribe seal connection |
US7948060B2 (en) * | 2008-07-01 | 2011-05-24 | Xmos Limited | Integrated circuit structure |
US8106487B2 (en) * | 2008-12-23 | 2012-01-31 | Pratt & Whitney Rocketdyne, Inc. | Semiconductor device having an inorganic coating layer applied over a junction termination extension |
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US6022791A (en) * | 1997-10-15 | 2000-02-08 | International Business Machines Corporation | Chip crack stop |
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-
2005
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