KR20100109173A - 반도체 장치의 듀얼 다마신 배선 제조 방법 - Google Patents
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- 230000009977 dual effect Effects 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims description 6
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
본 발명은 듀얼 다마신의 배선과 비아의 접점에서의 오버행을 방지할 수 있는 반도체 장치의 듀얼 다마신 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 절연막을 형성하는 단계; 상기 절연막을 식각하여 배선과 비아홀의 접점에서 경사 프로파일을 갖는 듀얼 다마신을 형성하는 단계; 상기 듀얼 다마신에 도전물질을 매립하는 단계를 포함하여, 배선과 비아가 만나는 접점에 경사 프로파일을 형성하여 갭필 마진을 확보하는 효과, 듀얼 다마신에 도전물질 매립시 배선과 비아의 접점에서 오버행을 방지하는 효과, 오버행에 의한 보이드를 방지하는 효과, 보이드 방지로 인해 저항을 감소시키며, 안정적이고 신뢰성 있는 소자를 형성하는 효과가 있다.
듀얼 다마신, 배선, 구리
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 듀얼 다마신 배선 제조 방법에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라, 소자를 연결하는데 필요한 상호연결의 수 또한 증가하게 되었다. 그러므로 두개 또는 그 이상의 금속층을 사용하는 설계가 집적회로 제조 방법에 있어서 하나의 표준이 되고 있다. 집적회로의 집적도를 증가시키면, 고 수율(production yield) 및 신뢰성(reliability)을 얻기란 쉽지 않다. 다마신 공정을 이용한 반도체 제조 방법은 평평한 유전체 막에 트렌치를 형성하는 우선 식각(first etching)에 의해 상호연결 선을 만들고, 그다음 생성된 트렌치에 금속을 채우는 단계를 포함하는 제조 기술이다. 이러한 방법에서 반도체 기판을 쉽게 식각되지 않는 구리 금속으로 채울 수 있다. 이러한 다마신 공정을 이용한 제조 방법은 서브쿼터 미크론 상호연결(subquarter micron interconnects) 의 제조 산업에 있어서 가장 많이 선택되고 있는 방법이다.
최근에 반도체소자의 집적도가 증가함에 따라 다층 금속배선(Multi-metal interconnects) 구조가 요구되고 있다. 이러한 다층 금속배선을 효율적으로 제조하기 위해 다마신 공정이 제안되었는데, 특히 듀얼 다마신 공정이 주로 적용되고 있다.
이러한 듀얼 다마신 공정은 금속배선 외에 비트 라인 또는 워드라인 형성에 이용되며, 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 비아홀을 동시에 형성할 수 있을 뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
듀얼 다마신 공정은 크게 비아 퍼스트법(Via first)과 트렌치 퍼스트법(Trench first)으로 구분되는데, 비아 퍼스트법은 절연막을 사진 및 식각으로 식각하여 비아홀(via hole)을 먼저 형성한 후, 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다.
그리고 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이다. 상기한 두 방법 중 비아 퍼스트법이 주로 적용되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 듀얼 다마신을 나타내는 TEM사진이다.
도 1a 및 도 1b에 도시된 바와 같이, 배선과 배선을 연결시키는 비아 부분에 보이드(Void, 100)가 발생한 것을 알 수 있다. 이는, 구리를 증착하는 과정에서 비아와 배선 간의 프로파일의 접점에서 구리 증착시 하부 비아로 증착이 되는 양보다 상부에 과도하게 증착되는 양이 증가하여 오버행(Overhang)이 형성되어 콘택 하부 로 증착이 되지 못하기 때문이다. 즉, 구리의 스텝 커버리지(Step Coverage)가 좋지 않기 때문에 발생하는 현상으로, 프로파일의 접점에서 구리가 증착되는 양이 많아져 하부에 증착이 되지 못하는 경우이다.
따라서, 금속배선과 비아가 만나는 접점에서의 오버행이 발생하는 것을 방지할 필요성이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 듀얼 다마신의 배선과 비아의 접점에서의 오버행을 방지할 수 있는 반도체 장치의 듀얼 다마신 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 듀얼 다마신 제조 방법은 기판 상부에 절연막을 형성하는 단계; 상기 절연막을 식각하여 배선과 비아홀의 접점에서 경사 프로파일을 갖는 듀얼 다마신을 형성하는 단계; 상기 듀얼 다마신에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 한다.
이를 위해, 상기 듀얼 다마신을 형성하는 단계는, 상기 절연막 상에 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 식각장벽으로 상기 절연막을 식각하여 상부에 경사 프로파일을 갖는 비아홀을 형성하는 단계; 상기 비아홀을 포함하는 절연막 상에 적어도 상기 비아홀의 상부의 선폭보다 넓은 영역을 오픈시키는 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 식각장벽으로 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 비아홀을 형성하는 단계는, 상기 제1마스크 패턴의 식각마진이 부족한 조건으로 진행하여 상기 비아홀 상부의 절연막을 손실시키는 것을 특징으로 한다.
또한, 상기 비아홀을 형성하는 단계는, 탑파워를 1000W∼3000W로 인가하여 진행하는 것을 특징으로 한다.
또한, 상기 제1마스크 패턴은 감광막 패턴인 것을 특징으로 한다.
또한, 상기 비아홀을 형성하는 단계는, O2가스를 50sccm∼100sccm의 양을 첨가하여 상기 제1마스크 패턴의 감소를 증가시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 듀얼 다마신 구조는 배선과 비아홀을 포함하고, 상기 배선과 비아홀의 접점에서 경사 프로파일을 갖는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 장치의 듀얼 다마신 제조 방법은 배선과 비아가 만나는 접점에 경사 프로파일을 형성하여 갭필 마진을 확보하는 효과가 있다.
이에 따라, 듀얼 다마신에 도전물질 매립시 배선과 비아의 접점에서 오버행을 방지하는 효과가 있다. 따라서, 오버행에 의한 보이드를 방지하는 효과가 있다.
또한, 보이드 방지로 인해 저항을 감소시키며, 안정적이고 신뢰성 있는 소자를 형성하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치의 듀얼 다마신 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(미도시) 상부에 절연막(11)을 형성한다.
이어서, 절연막(11) 상에 제1마스크패턴(12)을 형성한다. 기판은 반도체(실리콘)기판일 수 있으며, 절연막(11)을 형성하기 전에 게이트패턴, 비트라인패턴 및 캐패시터 등의 소정 공정이 완료된 기판일 수 있다.
제1마스크 패턴(12)은 절연막(11) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Developement)으로 비아(Via)홀 영역이 오픈되도록 패터닝하여 형성한다. 제1마스크 패턴(12)을 형성하기 전에 절연막(11) 상에 식각마진 확보를 위한 하드마스크층 및 반사방지를 위한 반사방지막을 추가로 형성할 수 있다.
도 2b에 도시된 바와 같이, 제1마스크 패턴(12)을 식각장벽으로 절연막(11)을 일정깊이 식각하여 비아홀(13)을 형성한다. 특히, 비아홀(13)은 탑부분이 경사 프로파일(Slope Profile)을 갖도록 형성한다. 이는, 패턴 형성시 제1마스크 패턴(12)의 최외곽부분부터 손실이 발생하는 것을 이용하여, 제1마스크 패턴(12)이 비아홀(13)의 식각이 완료되는 시점까지 잔존해야 한다는 개념에서 제1마스크 패턴(12)의 마진이 부족하도록 식각조건을 조절함으로써 가능하다.
즉, 절연막(11) 식각시 제1마스크 패턴(12)의 식각마진이 부족한 조건으로 진행하여 비아홀(13) 상부의 절연막(11)을 손실시킴으로써 경사 프로파일을 형성하 는 것이다.
따라서, 식각마진 부족으로 제1마스크 패턴(12)의 외곽부분이 먼저 손실되면서 사다리꼴 모양이 형성되고, 이에 따라, 제1마스크 패턴(12)의 하부의 약한 부분부터 식각되어 비아홀(13) 상부의 절연막(11)에 식각되는 넓이가 증가하게 된다. 이때, 제1마스크 패턴(12)이 거의 없는 경우, 비아홀(13) 상부의 식각될 넓이가 증가되면서 식각이 진행되어 결국, 경사도(P)가 있는 프로파일이 형성된다.
위와 같이, 비아홀(13) 상부에 경사 프로파일(P)을 갖도록 하기 위해 제1마스크 패턴(12)의 식각마진이 부족한 조건으로 식각을 진행한다. 바람직하게는, 1000W∼3000W의 탑파워를 인가하여 식각을 진행한다. 이는, 탑파워를 고파워로 인가함으로써 하부보다는 상부의 라디칼 식각을 증가시키기 위함이다.
또한, 제1마스크 패턴(12)이 감광막 패턴인 경우, 식각가스에 O2를 첨가하여 진행하되, 50sccm∼100sccm의 양을 적용하여 패터닝된 제1마스크 패턴(12)의 감소를 증가시킴으로써 비아홀(13)의 경사 프로파일을 더욱 가중시킨다.
도 2c에 도시된 바와 같이, 비아홀(13)을 포함하는 절연막(11) 상에 적어도 비아홀(13)의 상부의 선폭보다 넓은 영역을 오픈시키는 제2마스크 패턴(14)을 형성한다.
도 2d에 도시된 바와 같이, 제2마스크 패턴(14)을 식각장벽으로 절연막(11)을 식각하여 배선(15)을 형성한다. 배선(15)이 형성됨과 동시에 절연막(11)에 먼저 형성된 비아홀(13)이 식각에 의해 절연막(11)의 하부로 전사되어 결국, 배선(15)과 비아홀(13)이 만나는 접점에서 경사 프로파일을 갖는 듀얼 다마신이 형성된다.
도 2e에 도시된 바와 같이, 비아홀(13)과 배선(15)이 만나는 접점에서 경사 프로파일을 갖는 듀얼 다마신에 도전물질을 매립하고, 기판(11)의 표면이 드러나는 타겟으로 평탄화하여 듀얼 다마신 배선(16)을 형성한다. 이때, 도전물질은 구리(Cu)를 사용하는 것이 바람직하다.
한편, 본 발명은 듀얼 다마신 구조를 사용하는 모든 반도체 제조 기술에 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 듀얼 다마신을 나타내는 TEM사진,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치의 듀얼 다마신 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 중요한 부분에 대한 부호의 설명
11 : 절연막 12 : 제1마스크 패턴
13 : 비아홀 14 : 제2마스크 패턴
15 : 배선 16 : 듀얼 다마신 배선
Claims (6)
- 기판 상부에 절연막을 형성하는 단계;상기 절연막을 식각하여 배선과 비아홀의 접점에서 경사 프로파일을 갖는 듀얼 다마신을 형성하는 단계; 및상기 듀얼 다마신에 도전물질을 매립하는 단계를 포함하는 반도체 장치의 듀얼 다마신 배선 제조 방법.
- 제1항에 있어서,상기 듀얼 다마신을 형성하는 단계는,상기 절연막 상에 제1마스크 패턴을 형성하는 단계;상기 제1마스크 패턴을 식각장벽으로 상기 절연막을 식각하여 비아홀을 형성하되, 상기 제1마스크 패턴의 마진이 부족하도록 식각조건을 조절하여 상기 제1마스크 패턴의 최외곽부분부터 손실이 발생되도록 하고, 이에 따라 상기 비아홀의 탑부분에 경사 프로파일을 형성하는 단계;손실된 상기 제1마스크 패턴을 제거하는 단계;상기 비아홀을 포함하는 절연막 상에 적어도 상기 비아홀의 상부의 선폭보다 넓은 영역을 오픈시키는 제2마스크 패턴을 형성하는 단계; 및상기 제2마스크 패턴을 식각장벽으로 상기 절연막을 식각하는 단계를 포함하는 반도체 장치의 듀얼 다마신 배선 제조 방법.
- 제2항에 있어서,상기 비아홀을 형성하는 단계는,탑파워를 1000W∼3000W로 인가하여 진행하는 반도체 장치의 듀얼 다마신 배선 제조 방법.
- 제2항에 있어서,상기 제1마스크 패턴은 감광막 패턴인 반도체 장치의 듀얼 다마신 배선 제조 방법.
- 제4항에 있어서,상기 비아홀을 형성하는 단계는,O2가스를 50sccm∼100sccm의 양을 첨가하여 상기 제1마스크 패턴의 감소를 증가시키는 반도체 장치의 듀얼 다마신 배선 제조 방법.
- 배선과 비아홀을 포함하고,상기 배선과 비아홀의 접점에서 경사 프로파일을 갖는 듀얼 다마신 구조.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090027636A KR20100109173A (ko) | 2009-03-31 | 2009-03-31 | 반도체 장치의 듀얼 다마신 배선 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090027636A KR20100109173A (ko) | 2009-03-31 | 2009-03-31 | 반도체 장치의 듀얼 다마신 배선 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20100109173A true KR20100109173A (ko) | 2010-10-08 |
Family
ID=43130332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090027636A KR20100109173A (ko) | 2009-03-31 | 2009-03-31 | 반도체 장치의 듀얼 다마신 배선 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20100109173A (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US10410919B2 (en) | 2016-02-17 | 2019-09-10 | Samsung Electronics Co., Ltd. | Methods of forming wiring structures for semiconductor devices |
-
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- 2009-03-31 KR KR1020090027636A patent/KR20100109173A/ko not_active Application Discontinuation
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WITN | Withdrawal due to no request for examination |