KR20100089014A - 수직 구조의 비휘발성 메모리 소자 및 그 동작방법 - Google Patents

수직 구조의 비휘발성 메모리 소자 및 그 동작방법 Download PDF

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KR20100089014A
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정재훈
김한수
조원석
장재훈
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Abstract

수직 구조의 비휘발성 메모리 소자 및 그 동작방법이 제공된다. 비휘발성 메모리 소자는 수직 구조의 낸드 스트링을 포함한다. 낸드 스트링은 복수의 메모리셀들 및 상기 복수의 메모리셀들의 일측에 서로 인접하게 배치된 적어도 한 쌍의 제 1 선택 트랜지스터들을 포함한다. 복수의 워드 라인들은 상기 낸드 스트링의 상기 복수의 메모리셀들에 결합된다. 제 1 선택 라인은 상기 낸드 스트링의 상기 적어도 한 쌍의 제 1 선택 트랜지스터들에 공통으로 결합된다.

Description

수직 구조의 비휘발성 메모리 소자 및 그 동작방법{Nonvolatile memory device having vertical structure and method of operating the same}
본 발명은 반도체 소자에 관한 것이고, 특히 수직 구조의 비휘발성 메모리 소자 및 그 동작방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 비휘발성 메모리 소자의 부피를 줄이면서 그 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 평면형 구조 대신에 수직 구조를 갖는 비휘발성 메모리 소자가 고려되고 있다.
하지만, 수직 구조의 비휘발성 메모리 소자는 그 제조 과정이 복잡해서 신뢰성이 떨어질 수 있다.
따라서 본 발명이 해결하고자 하는 과제는 그 신뢰성을 높일 수 있는 수직 구조의 비휘발성 메모리 소자 및 그 동작방법을 제공하는 데 있다.
하지만, 전술한 과제는 예로써 제공되었고, 본 발명이 해결하고자 하는 과제가 전술한 예에 의해서 제한되지는 않는다.
본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판 및 상기 기판 상으로 수직 신장하는 반도체 기둥이 제공된다. 낸드 스트링은 상기 반도체 기둥의 측벽을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리셀들 및 상기 복수의 메모리셀들의 일측에 서로 인접하게 배치된 적어도 한 쌍의 제 1 선택 트랜지스터들을 포함한다. 복수의 워드 라인들은 상기 낸드 스트링의 상기 복수의 메모리셀들에 결합된다. 제 1 선택 라인은 상기 낸드 스트링의 상기 적어도 한 쌍의 제 1 선택 트랜지스터들에 공통으로 결합된다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 비트 라인이 상기 낸드 스트링의 일단에 연결되고, 공통 소오스 라인이 상기 비트 라인 반대편에서 상기 낸드 스트링의 타단에 연결될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 한 쌍의 제 1 선택 트 랜지스터들은 상기 비트 라인 및 상기 복수의 메모리셀들 사이에 배치되거나 또는 상기 공통 소오스 라인 및 상기 복수의 메모리셀들 사이에 배치될 수 있다.
상기 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 낸드 스트링은 상기 한 쌍의 제 1 선택 트랜지스터들의 반대편 상기 복수의 메모리셀들의 타측에 적어도 한 쌍의 제 2 선택 트랜지스터들을 더 포함할 수 있다. 나아가, 제 2 선택 라인은 상기 낸드 스트링의 상기 적어도 한 쌍의 제 2 선택 트랜지스터들에 공통으로 결합될 수 있다.
본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판 및 상기 기판 상으로 수직 신장하고 행렬로 배열된 복수의 반도체 기둥들이 제공된다. 복수의 낸드 스트링들은 상기 복수의 반도체 기둥들의 측벽들을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리셀들 및 상기 복수의 메모리셀들의 일측에 서로 인접하게 배치된 적어도 한 쌍의 제 1 선택 트랜지스터들을 포함한다. 복수의 비트 라인들은 상기 복수의 낸드 스트링들 가운데 같은 열에 배열된 낸드 스트링들의 일단에 공통으로 연결된다. 공통 소오스 라인은 상기 복수의 비트 라인들 반대편에서 상기 복수의 낸드 스트링들의 타단에 공통으로 연결된다. 복수의 워드 라인들은 상기 복수의 낸드 스트링들의 상기 복수의 메모리셀들 가운데 같은 층에 배열된 메모리셀들에 공통으로 결합된다. 복수의 제 1 선택 라인들은 상기 복수의 낸드 스트링들 가운데 같은 행에 배열된 낸드 스트링들의 상기 적어도 한 쌍의 제 1 선택 트랜지스터들에 공통으로 결합된다.
상기 비휘발성 메모리 소자의 일 예에 있어서, 상기 복수의 메모리셀들은 상 기 복수의 반도체 기둥들의 측벽 상의 제어 게이트 전극들을 포함하고, 상기 적어도 한 쌍의 제 1 선택 트랜지스터들은 상기 복수의 반도체 기둥들의 측벽 상의 제 1 게이트 전극들을 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 제어 게이트 전극들의 게이트 길이와 상기 제 1 게이트 전극들의 게이트 길이의 차이는 0 또는 10 nm 이하일 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 제 1 게이트 전극들의 게이트 길이는 같은 행에 배열된 반도체 기둥들 사이에서 같은 층에 배열된 제 1 게이트 전극들 사이의 이격 거리보다 작거나 같을 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 있어서, 상기 제어 게이트 전극들의 게이트 길이는 같은 행에 배열된 반도체 기둥들 사이에서 같은 층에 배열된 제어 게이트 전극들 사이의 이격 거리보다 작거나 같을 수 있다.
본 발명의 일 형태에 따른 비휘발성 메모리 소자의 동작방법이 제공된다. 낸드 구조로 배치된 복수의 메모리셀들 중 선택된 메모리셀에 프로그램 전압을 인가하고, 나머지 메모리셀들에 상기 프로그램 전압 보다 작은 패스 전압을 인가한다. 상기 복수의 메모리셀들의 일측에 서로 인접하게 배치된 적어도 한 쌍의 제 1 선택 트랜지스터들 중 상기 복수의 메모리셀들에 바로 인접한 하나의 제 1 선택 트랜지스터에 제 1 전압을 인가하고, 다른 하나의 제 1 선택 트랜지스터에 상기 제 1 전압보다 작은 제 2 전압을 인가한다.
상기 비휘발성 메모리 소자의 동작방법의 일 예에 따르면, 상기 제 1 전압은 상기 패스 전압과 실질적으로 같을 수 있다.
상기 비휘발성 메모리 소자의 동작방법의 다른 예에 따르면, 상기 제 2 전압은 상기 다른 하나의 제 1 선택 트랜지스터의 문턱전압보다 크거나 같을 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에 따르면, 스트링 선택 트랜지스터들의 개수를 적어도 두 개 이상으로 함으로써, 스트링 선택 게이트 전극들은 그 게이트 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드 없이 층간 절연층들 사이를 채울 수 있다. 나아가, 접지 선택 트랜지스터들의 개수를 적어도 두 개 이상으로 함으로써, 접지 선택 게이트 전극들은 그 게이트 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드 없이 층간 절연층들 사이를 채울 수 있다. 나아가, 스트링 선택 트랜지스터들, 메모리셀들 및 접지 선택 트랜지스터들의 게이트 길이와 이격 폭을 조절함으로써 보이드 형성을 더 억제할 수 있다. 이에 따라서, 스트링 선택 트랜지스터들, 메모리셀들 및 접지 선택 트랜지스터들의 제어 신뢰성이 높아질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완 전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉 하나 또는 그 이상의 수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다.
도 1을 참조하면, 낸드 스트링(NS)은 수직으로 신장하는 수직 구조를 가질 수 있다. 낸드 스트링(NS)은 적어도 한 쌍의 스트링 선택 트랜지스터들(TS1, TS2), 복수의 메모리셀들(MC) 및 적어도 한 쌍의 접지 선택 트랜지스터들(TG1, TG2)을 포함할 수 있다. 비트 라인(BL)은 낸드 스트링(NS)의 일단에 연결되고, 공통 소오스 라인(CSL)은 비트 라인(BL) 반대편 낸드 스트링(NS)의 타단에 연결될 수 있다.
복수의 메모리셀들(MC)은 수직으로 직렬 배치될 수 있다. 메모리셀들(MC)은 데이터를 저장할 수 있다. 복수의 워드 라인들(WL0, WL1 ... WLn-1, WLn)은 메모리셀들(MC)과 결합되어 메모리셀들(MC)을 제어할 수 있다. 메모리셀들(MC)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
적어도 한 쌍의 스트링 선택 트랜지스터들(TS1, TS2)은 메모리셀들(MC)의 일측에 서로 인접하게 배열될 수 있다. 예를 들어, 스트링 선택 트랜지스터들(TS1, TS2)은 비트 라인(BL) 및 메모리셀들(MC) 사이에 배치되고 메모리셀들(MC)에 직렬 연결될 수 있다. 스트링 선택 트랜지스터들(TS1, TS2)은 비트 라인(BL)과 메모리셀 들(MC) 사이의 신호 전달을 제어할 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들(TS1, TS2)에 공통으로 결합될 수 있다. 따라서 스트링 선택 트랜지스터들(TS1, TS2)은 하나의 트랜지스터처럼 서로 연동되어 동작할 수 있다.
적어도 한 쌍의 접지 선택 트랜지스터들(TG1, TG2)은 스트링 선택 트랜지스터들(TS1, TS2)의 반대편, 메모리셀들(MC)의 타측에 서로 인접하게 배열될 수 있다. 예를 들어, 접지 선택 트랜지스터들(TG1, TG2)은 공통 소오스 라인(CSL) 및 메모리셀들(MC) 사이에 배치되고 메모리셀들(MC)에 직렬 연결될 수 있다. 접지 선택 트랜지스터들(TG1, TG2)은 공통 소오스 라인(CSL)과 메모리셀들(MC) 사이의 신호 전달을 제어할 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터들(TG1, TG2)에 공통으로 결합될 수 있다. 따라서 접지 선택 트랜지스터들(TG1, TG2)은 하나의 트랜지스터처럼 서로 연동되어 동작할 수 있다.
예를 들어, 프로그램 동작을 위해서는 비트 라인(BL)에 0V를 인가하고, 스트링 선택 라인(SSL)에 온(on) 전압을 인가하고, 접지 선택 라인(GSL)에 오프(off) 전압을 인가할 수 있다. 동작 전압은 스트링 선택 트랜지스터들(TS1, TS2)을 턴-온(turn-on) 시키도록 그 문턱 전압보다 크거나 같고, 오프 전압은 접지 선택 트랜지스터들(TG1, TG2)을 턴-오프(turn-off) 시키도록 그 문턱 전압보다 작을 수 있다. 메모리셀들(MC) 중 선택 메모리셀에는 프로그램 전압을 인가하고, 나머지 메모리셀들에는 패스 전압을 인가할 수 있다. 프로그램 전압에 의해서 메모리셀들(MC) 내로 F-N 터널링에 의해서 전하가 주입될 수 있다. 패스 전압은 메모리셀들(MC)의 문턱 전압보다 클 수 있다.
읽기 동작을 위해서는 비트 라인(BL)에 읽기 전압을 인가하고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 온 전압을 인가할 수 있다. 메모리셀들(MC) 중 선택된 메모리셀에는 기준 전압을 인가하고, 나머지 메모리셀들에는 패스 전압을 인가할 수 있다.
소거 동작을 위해서는, 메모리셀들(MC)의 바디에 소거 전압을 인가하고, 워드 라인들(WL0, WL1 ... WLn-1, WLn)에 0V를 인가할 수 있다. 이에 따라, 메모리셀들(MC)의 데이터가 일시에 소거될 수 있다.
이 실시예의 변형된 예에서, 스트링 선택 트랜지스터들(TS1, TS2) 가운데 하나가 생략되거나 또는 접지 선택 트랜지스터들(TG1, TG2) 가운데 하나가 생략될 수 있다. 나아가, 스트링 선택 트랜지스터들(TS1, TS2) 및 접지 선택 트랜지스터들(TG1, TG2)은 제 1 선택 트랜지스터들 및 제 2 선택 트랜지스터들로 각각 불리거나 또는 제 2 선택 트랜지스터들 및 제 1 선택 트랜지스터들로 각각 불릴 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자를 이용한 어레이 배치에 대응할 수 있다. 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 수직 구조를 갖는 복수의 낸드 스트링들(NS11, NS12, NS21, NS22)이 행렬로 배열될 수 있다. 제 1 비트 라인(BL1)은 제 1 열에 배열된 낸드 스트링들(NS11, NS21)의 일측에 공통으로 연결되고, 제 2 비트 라인(BL2)은 제 2 열에 배열된 낸드 스트링들(NS12, NS22)의 일측에 공통으로 연결될 수 있다. 공통 소오스 라인(CSL)은 제 1 및 제 2 비트 라인들(BL1, BL2) 반대편, 낸드 스트링들(NS11, NS12, NS21, NS22)의 타측에 공통으로 연결될 수 있다. 낸드 스트링들(NS11, NS12, NS21, NS22)의 수 및 비트 라인들(BL1, BL2)의 수는 예시적으로 도시되었고, 이 실시예의 범위를 제한하지 않는다.
워드 라인들(WL0, WL1 ... WLn-1, WLn)은 같은 층에 배열된 메모리셀들(MC)에 공통으로 연결될 수 있다. 제 1 스트링 선택 라인(SSL1)은 제 1 행에 배열된 낸드 스트링들(NS11, NS12)의 스트링 선택 트랜지스터들(TS1, TS2)에 공통으로 결합될 수 있다. 제 2 스트링 선택 라인(SSL2)은 제 2 행에 배열된 낸드 스트링들(NS21, NS22)의 스트링 선택 트랜지스터들(TS1, TS2)에 공통으로 결합될 수 있다. 제 1 접지 선택 라인(GSL1)은 제 1 행에 배열된 낸드 스트링들(NS11, NS12)의 접지 선택 트랜지스터들(TG1, TG2)에 공통으로 결합될 수 있다. 제 2 접지 선택 라인(GSL2)은 제 2 행에 배열된 낸드 스트링들(NS21, NS22)의 접지 선택 트랜지스터들(TG1, TG2)에 공통으로 결합될 수 있다.
프로그램 동작을 위해서, 비트 라인들(BL1, BL2) 가운데 선택된 하나에 0V를 인가하고 나머지에는 채널 부스팅을 위해서 동작 전압을 인가할 수 있다. 또한, 스트링 선택 라인들(SSL1, SSL2) 가운데 선택된 하나에 동작 전압을 인가하고, 나머지에 오프 전압을 인가할 수 있다. 이에 따라, 낸드 스트링들(NS11, NS12, NS21, NS22) 가운데 선택된 비트 라인 및 선택된 스트링 선택 라인에 공통으로 결합된 하나의 낸드 스트링을 선택적으로 동작시킬 수 있다.
읽기 동작을 위해서, 비트 라인들(BL1, BL2) 가운데 선택된 하나에 읽기 전압을 인가하고 나머지는 플로팅시킬 수 있다. 또한, 스트링 선택 라인들(SSL1, SSL2) 가운데 선택된 하나에 동작 전압을 인가하고, 나머지에 오프 전압을 인가할 수 있다. 이에 따라, 낸드 스트링들(NS11, NS12, NS21, NS22) 가운데 선택된 비트 라인 및 선택된 스트링 선택 라인에 공통으로 결합된 하나의 낸드 스트링을 선택적으로 동작시킬 수 있다.
소거 동작을 위해서, 메모리셀들(MC)의 바디에 소거 전압을 인가하고, 워드 라인들(WL0, WL1 ... WLn-1, WLn)에 0V를 인가할 수 있다. 있다. 이에 따라, 낸드 스트링들(NS11, NS12, NS21, NS22)의 메모리셀들(MC)의 데이터가 일시에 소거될 수 있다.
도 3은 도 2의 비휘발성 메모리 소자의 비트 라인 방향의 개략적인 단면을 보여주고, 도 4는 도 2의 비휘발성 메모리 소자의 워드 라인 방향의 개략적인 단면을 보여준다.
도 2 내지 도 4를 같이 참조하면, 기판(105)이 제공될 수 있다. 기판(105)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(105)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다.
반도체 기둥들(130)은 기판(105) 상으로 수직 신장하도록 기판(105) 상에 배열될 수 있다. 낸드 스트링들(NS11, NS12, NS21, NS22)은 반도체 기둥들(130)을 따 라서 반도체 기둥들(130)의 양 측벽들 상에 배치될 수 있다. 기판(105)은 반도체 기둥들(130) 아래에 불순물 영역(110)을 포함할 수 있다. 불순물 영역(110)은 소오스 영역이 될 수 있고, 기판(105)의 다른 영역과 PN 접합을 형성할 수 있다. 도 2의 공통 소오스 라인(CSL)은 불순물 영역(110)과 연결될 수 있다.
이 실시예의 변형된 예에서, 소오스 영역들은 반도체 기둥들(130)의 하단에 한정되고, 불순물 영역(110)은 공통 소오스 라인(CSL)이 될 수도 있다. 드레인 영역들은 반도체 기둥들(130)의 상단에 한정될 수 있고, 도 2의 비트 라인(BL1)에 연결될 수 있다.
메모리셀들(MC)은 반도체 기둥들(130)의 측벽들 상의 스토리지 매체들(150) 및 스토리지 매체들(150) 상의 제어 게이트 전극들(164)을 포함할 수 있다. 스토리지 매체들(150)은 반도체 기둥들(130)의 측벽들 상의 터널링 절연층들(142), 터널링 절연층들(142) 상의 전하 저장층들(144) 및 전하 저장층들(144) 상의 블로킹 절연층들(146)을 포함할 수 있다.
제어 게이트 전극들(164) 사이의 반도체 기둥들(130)의 표면 부근에는 불순물 도핑에 의해서 형성되는 PN 접합형 소오스/드레인 영역이 형성되지 않을 수 있다. 따라서 메모리셀들(MC) 내의 반도체 기둥들(130)은 웰(well) 또는 채널(channel)을 형성하기 위해서 동일한 도전형의 불순물들로 연속적으로 도핑되어 있을 수 있다. 이 경우, 프로그램/읽기 동작 중 메모리셀들(MC) 사이의 연결은 전계효과형 소오스/드레인을 이용하여 달성될 수 있다. 메모리셀들(MC) 사이의 반도체 기둥들(130)의 표면은 제어 게이트 전극들(164)의 측방향 전계, 즉 프린징 전 계(fringing field)를 이용해서 턴-온될 수 있다.
전하 저장층들(182)은 전하 저장 능력을 가질 수 있다. 예를 들어, 전하 저장층들(182)은 트랩 타입일 수 있고, 예컨대 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 터널링 절연층들(142) 및 블로킹 절연층들(146)은 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 높은 유전 상수를 갖는 유전막을 지칭할 수 있다.
스트링 선택 트랜지스터들(TS1, TS2)은 반도체 기둥들(130)의 측벽들 상의 스트링 선택 게이트 전극들(166)을 포함할 수 있다. 접지 선택 트랜지스터들(TG1, TG2)은 반도체 기둥들(130)의 측벽들 상의 접지 선택 게이트 전극들(162)을 포함할 수 있다. 스트링 선택 게이트 전극들(166) 및 접지 선택 게이트 전극들(162)은 제 1 선택 게이트 전극들 및 제 2 선택 게이트 전극들로 각각 불리거나 또는 제 2 선택 게이트 전극들 및 제 1 선택 게이트 전극들로 각각 불릴 수도 있다.
메모리셀들(MC)의 사이뿐만 아니라, 스트링 선택 트랜지스터들(TS1, TS2), 메모리셀들(MC) 및 접지 선택 트랜지스터들(TG1, TG2) 사이의 반도체 기둥들(130)의 표면 부근에는 불순물 도핑에 의해서 형성되는 PN 접합형 소오스/드레인 영역이 형성되지 않을 수 있다. 대신, 전술한 바와 같이 프로그램/읽기 동작 중 이들 사이의 연결은 전계효과형 소오스/드레인을 이용하여 달성될 수 있다.
스트링 선택 트랜지스터들(TS1, TS2) 및 반도체 기둥들(130) 사이 및 접지 선택 트랜지스터들(TG1, TG2) 및 반도체 기둥들(130) 사이의 스토리지 매체들(150)은 게이트 절연층의 기능을 할 수 있고, 따라서 하나의 절연층으로 대체될 수도 있다. 접지 선택 게이트 전극들(162), 제어 게이트 전극들(164) 및 스트링 선택 게이트 전극들(166) 사이에는 층간 절연층들(115)이 개재될 수 있다. 스토리지 매체들(150)은 층간 절연층들(115)의 표면을 따라서 신장될 수 있다.
스트링 선택 게이트 전극들(166)은 콘택 플러그들(174)을 통해서 제 1 스트링 선택 라인(SSL1)에 공통으로 연결될 수 있다. 제어 게이트 전극들(164)은 콘택 플러그들(172)을 통해서 워드 라인들(WL0, WL1 ... WLn-1, WLn)에 연결될 수 있다. 접지 선택 게이트 전극들(162)은 콘택 플러그들(170)을 통해서 제 1 접지 선택 라인(GSL1)에 연결될 수 있다.
이 실시예에서, 스트링 선택 트랜지스터들(TS1, TS2)의 개수를 적어도 두 개 이상으로 함으로써, 스트링 선택 게이트 전극들(166)은 그 게이트 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드(void) 없이 층간 절연층들(115) 사이를 채울 수 있다. 나아가, 접지 선택 트랜지스터들(TG1, TG2)의 개수를 적어도 두 개 이상으로 함으로써, 접지 선택 게이트 전극들(162)은 그 게이트 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드(void) 없이 층간 절연층들(115) 사이를 채울 수 있다.
나아가, 스트링 선택 게이트 전극들(166)의 게이트 길이(Ls)는 인접한 반도체 기둥들(130) 사이에 대향 배치된 스트링 선택 게이트 전극들(166)의 이격 거리(Ds)보다 작거나 같을 수 있다. 제어 게이트 전극들(164)의 게이트 길이(Lm)는 인접한 반도체 기둥들(130) 사이에 대향 배치된 제어 게이트 전극들(164)의 이격 거리(Dm)보다 작거나 같을 수 있다. 접지 선택 게이트 전극들(162)의 게이트 길이(Lg)는 인접한 반도체 기둥들(130) 사이에 대향 배치된 접지 선택 게이트 전극들(162)의 이격 거리(Dg)보다 작거나 같을 수 있다.
더 나아가, 스트링 선택 게이트 전극들(166)의 게이트 길이(Ls), 제어 게이트 전극들(164)의 게이트 길이 및 접지 선택 게이트 전극들(162)의 게이트 길이(Lg)의 차이는 0 또는 10 nm이하일 수 있다.
이에 따라서, 스트링 선택 게이트 전극들(166), 제어 게이트 전극들(164) 및/또는 접지 선택 게이트 전극들(162)은 보이드(void) 없이 층간 절연층들(115) 사이를 채울 수 있고, 따라서 이들의 제어 신뢰성이 더 높아질 수 있다.
도 12는 본 발명의 일 실험예에 의한 선택 트랜지스터들 간의 거리에 따른 포화 전류값의 변화를 나타내는 그래프이다.
도 12를 참조하면, 선택 트랜지스터들 간의 거리가 커짐에 따라서 선택 트랜지스터들의 포화 전류 값이 작아지기는 하지만 그 차이는 크지 않은 것을 알 수 있다. 선택 트랜지스터들 간의 거리가 0 nm인 경우는 선택 트랜지스터들이 분리되지 않고 하나인 경우를 의미한다. 선택 트랜지스터들 간의 거리가 약 130 nm가 되어도 포화 전류값은 0 nm인 경우에 비해서 약 10% 미만의 감소를 갖는다는 것을 알 수 있다. 이와 같이, 선택 트랜지스터들이 분리되어도 포화 전류값에 큰 변화가 없는 이유는 스트링 선택 트랜지스터들 사이에 PN 접합에 의한 소오스/드레인 영역이 없기 때문이다. 다만, 스트링 선택 트랜지스터들 사이의 거리가 멀어짐에 따라서 프 린징 필드가 약해져 포화전류가 조금씩 감소할 수 있다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 개략적인 단면도들이다.
도 5를 참조하면, 기판(105)의 상부에 불순물들을 주입하여 불순물 영역(110)을 한정할 수 있다. 이어서, 기판(105) 상에 층간 절연층들(115) 및 희생층들(120)을 교대로 적층할 수 있다. 희생층들(120)은 층간 절연층들(115)에 대해서 식각 선택비를 가질 수 있다. 예를 들어, 층간 절연층들(115)은 산화물이고, 희생층들(120)은 질화물일 수 있다.
도 6을 참조하면, 층간 절연층들(115) 및 희생층들(120)을 식각하여 복수의 제 1 홀들(125)을 형성할 수 있다. 제 1 홀들(125)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 이어서, 홀들(125)을 채우도록 반도체 기둥들(130)을 형성할 수 있다. 예를 들어, 반도체 기둥들(130)은 다결정 구조로 형성하거나 또는 단결정 구조의 에피택셜층으로 형성할 수도 있다.
도 7을 참조하면, 반도체 기둥들(130) 사이의 층간 절연층들(115) 및 희생층들(120)을 식각하여 제 2 홀들(135)을 형성할 수 있다. 제 2 홀들(135)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
도 8을 참조하면, 희생층들(120)을 제거할 수 있다. 예를 들어, 등방성 식각을 이용하여 에천트를 제 2 홀들(135)로부터 층간 절연층들(115) 사이로 침투시킬 수 있다. 예를 들어, 등방성 식각은 습식 식각 또는 화학적 건식 식각(chemical dry etch)을 포함할 수 있다. 이에 따라, 층간 절연층들(115) 사이의 희생층들(120)이 제거되어 제 2 홀들(135)과 연결된 터널들(140)이 형성될 수 있다. 터널들(140)에 의해서 반도체 기둥들(130)의 측벽들이 노출될 수 있다.
도 9를 참조하면, 제 2 홀들(도 8의 135) 및 터널들(도 8의 140)에 의해서 노출된 층간 절연층들(115) 및 반도체 기둥들(130)의 측벽들 상에 스토리지 매체들(150)을 형성할 수 있다. 스토리지 매체들(150)은 터널링 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)을 순차로 형성하여 형성할 수 있다. 이어서, 스토리지 매체들(150) 상에 도전층(155)을 형성할 수 있다. 예를 들어, 스토리지 매체들(150) 및 도전층(155)은 모서리 도포성이 높은 화학기상증착 또는 도금법을 이용하여 형성할 수 있다.
도전층(155)의 형성을 위한 반응 소스는 제 2 홀들(도 8의 135)의 상부로부터 아래로 공급될 수 있다. 따라서 도전층(155)이 터널들(도 4의 140) 내에 보이드 없이 형성되기 위해서는 도전층(155)이 터널들(140)을 채우기 전에 제 2 홀들(135)이 막히지 않아야 한다. 이러한 조건은 도 3에서 설명한 바와 같이, 스트링 선택 트랜지스터들(TS1, TS2)을 두 개 이상으로 분리하고, 접지 선택 트랜지스터들(TG1, TG2)을 두 개 이상으로 분리하여 1차적으로 달성될 수 있다. 나아가, 제 2 홀들(135)의 폭 및 터널들(140)의 폭을 조절하여 도 3에서 설명한 바와 같이 스트링 선택 게이트 전극(166), 제어 게이트 전극(164) 및 접지 선택 게이트 전극(166)의 게이트 길이들을 제어할 수 있다.
도 10을 참조하면, 제 2 홀들(도 8의 135)에 의해서 노출된 도전층(도 9의 155)을 선택적으로 식각하여 접지 선택 게이트 전극들(162), 제어 게이트 전극들(164) 및 스트링 선택 게이트 전극들(166)을 형성할 수 있다.
도 11을 참조하면, 스트링 선택 게이트 전극들(166)은 콘택 플러그들(174)을 통해서 제 1 스트링 선택 라인(SSL1)에 공통으로 연결될 수 있다. 제어 게이트 전극들(164)은 콘택 플러그들(172)을 통해서 워드 라인들(WL0, WL1 ... WLn-1, WLn)에 연결될 수 있다. 접지 선택 게이트 전극들(162)은 콘택 플러그들(170)을 통해서 제 1 접지 선택 라인(GSL1)에 연결될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다. 도 14는 도 13의 비휘발성 메모리 소자의 비트 라인 방향의 개략적인 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1 내지도 4의 비휘발성 메모리 소자에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 13을 참조하면, 적어도 한 쌍의 제 1 및 제 2 스트링 선택 트랜지스터들(TS1, TS2)은 메모리셀들(MC)의 일측에 서로 인접하게 배열될 수 있다. 제 1 스트링 선택 라인(SSL1)은 제 1 스트링 선택 트랜지스터들(TS1)에 결합되고 제 2 스트링 선택 라인(SSL2)은 제 2 스트링 선택 트랜지스터들(TS2)에 결합될 수 있다. 따라서 도 1과 달리, 제 1 및 제 2 스트링 선택 트랜지스터들(TS1, TS2)은 서로 분리되어 따로 동작될 수 있다.
적어도 한 쌍의 제 1 및 제 2 접지 선택 트랜지스터들(TG1, TG2)은 스트링 선택 트랜지스터들(TS1, TS2)의 반대편, 메모리셀들(MC)의 타측에 서로 인접하게 배열될 수 있다. 제 1 접지 선택 라인(GSL1)은 제 1 접지 선택 트랜지스터들(GS1) 에 결합되고 제 2 접지 선택 라인(GSL2)은 제 2 접지 선택 트랜지스터들(GS2)에 결합될 수 있다. 따라서 도 1과 달리, 제 1 및 제 2 접지 선택 트랜지스터들(GS1, GS2)은 서로 분리되어 따로 동작될 수 있다. 이 실시예의 변형된 예에서, 제 1 및 제 2 접지 선택 트랜지스터들(TG1, TG2)은 도 1과 같이 하나의 접지 선택 라인(GSL)에 공통으로 결합될 수도 있다.
이하에서는 이 실시예에 따른 비휘발성 메모리 소자의 동작방법을 설명한다.
예를 들어, 프로그램 동작을 위해서는 비트 라인(BL)에 0V 또는 동작전압을 인가하고, 공통 소오스 라인에 0 V를 인가할 수 있다. 비트 라인(BL)에 0V가 인가된 경우 이 낸드 스트링(NS)은 프로그램을 위해서 선택된다. 하지만, 비트 라인(BL)에 동작전압이 인가된 경우 이 낸드 스트링(NS)은 채널 부스팅(channnel boosting)에 의해서 프로그램이 방지된다.
메모리셀들(MC) 중 선택 메모리셀에는 프로그램 전압을 인가하고, 나머지 메모리셀들에는 패스 전압을 인가할 수 있다. 패스 전압은 프로그램 전압보다 작고 메모리셀들(MC)의 문턱 전압보다 클 수 있다. 프로그램 전압은 메모리셀들(MC) 내로 F-N 터널링에 의해서 전하가 주입될 수 있도록 선택될 수 있다.
제 1 및 제 2 접지 선택 라인(GSL1, GSL2)에는 오프(off) 전압을 인가할 수 있다. 메모리셀들(MC)에 바로 인접한 제 2 스트링 선택 라인(SSL2)에는 제 1 전압을 인가하고, 비트 라인(BL)에 바로 인접한 제 1 스트링 선택 라인(SSL1)에는 제 2 전압을 인가할 수 있다. 제 2 전압은 제 1 스트링 선택 트랜지스터(TS1)를 턴-온시키면서 그 오프 전류(off current)를 낮추기 위해서 가능한 낮게 선택될 수 있다. 예를 들어, 제 2 전압은 제 1 스트링 선택 트랜지스터(TS1)의 문턱전압보다 크거나 같을 수 있고, 예컨대 전술한 동작전압과 같을 수 있다.
제 1 전압은 제 2 스트링 선택 트랜지스터(TS2)와 인접한 메모리셀(MC) 간의 전압 차이를 줄이도록 선택될 수 있다. 예를 들어, 제 1 전압은 패스 전압과 실질적으로 같을 수 있다. 이와 같이, 제 1 전압을 제 2 전압보다 크게 함으로써, 패스 전압과 제 1 전압의 차이를 작게 함으로써 메모리셀들(MC)에서 인접한 제 2 스트링 선택 트랜지스터(TS2)로 누설전류가 발생하여 채널 부스팅 효율이 감소되는 것을 방지할 수 있다.
따라서 이 실시예에 따른 비휘발성 메모리 소자의 동작방법에 따르면, 제 1 및 제 2 스트링 선택 트랜지스터들(TS1, TS2)을 분리해서 동작시킴으로써, 오프 전류와 누설 전류를 동시에 줄일 수 있다.
도 14를 참조하면, 스트링 선택 게이트 전극들(166)은 콘택 플러그들(174)을 통해서 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2)에 각각 연결될 수 있다. 접지 선택 게이트 전극들(162)은 콘택 플러그들(170)을 통해서 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 15를 참조하면, 낸드 셀어레이(250)는 코어 회로 유닛(270)과 결합될 수 있다. 예를 들어, 낸드 셀어레이(250)는 전술한 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유닛(270)은 제어 로직(271), 로우 디코더(272), 칼럼 디코 더(273), 감지 증폭기(274) 및/또는 페이지 버퍼(275)를 포함할 수 있다.
제어 로직(271)은 로우 디코더(272), 칼럼 디코더(273) 및/또는 페이지 버퍼(275)와 통신할 수 있다. 로우 디코더(272)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및/또는 접지 선택 라인들(GSL)을 통해서 적층 구조의 낸드 셀어레이(250)와 통신할 수 있다. 칼럼 디코더(273)는 비트 라인들(BL)을 통해서 낸드 셀어레이(250)와 통신할 수 있다. 감지 증폭기(274)는 낸드 셀어레이(250)로부터 신호가 출력될 때 칼럼 디코더(273)와 연결되고, 낸드 셀어레이(250)로 신호가 전달될 때는 칼럼 디코더(273)와 연결되지 않을 수 있다.
예를 들어, 제어 로직(271)은 로우 어드레스 신호를 로우 디코더(272)에 전달하고, 로우 디코더(272)는 이러한 신호들을 디코딩하여 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해서 낸드 셀어레이(250)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(271)은 칼럼 어드레스 신호를 칼럼 디코더(273) 또는 페이지 버퍼(275)에 전달하고, 칼럼 디코더(273)는 이 신호를 디코딩하여 비트 라인들(BL)을 통해서 낸드 셀어레이(250)에 칼럼 어드레스 신호를 전달할 수 있다. 적층 낸드 셀어레이(250)의 신호는 칼럼 디코더들(273)을 통해서 감지 증폭기(274)에 전달되고, 여기에서 증폭되어 페이지 버퍼(275)를 거쳐서 제어 로직(271)에 전달될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 16을 참조하면, 메모리 카드(400)는 하우징(430) 내에 제어기(410)와 메모리(420)를 포함할 수 있다. 제어기(410)와 메모리(420)는 전기적인 신호를 교환 할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리(420)는 전술한 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록이다.
도 17을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리 칩(520)을 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(420)는 전술한 비휘발성 메모리 소자를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(500)은 메모리(520)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제 품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 3은 도 2의 비휘발성 메모리 소자의 워드 라인 방향의 개략적인 단면을 보여주고;
도 4는 도 2의 비휘발성 메모리 소자의 비트 라인 방향의 개략적인 단면을 보여주고;
도 5 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 개략적인 단면도들이고;
도 12는 본 발명의 일 실험예에 따른 선택 트랜지스터들 간의 거리에 따른 선택트랜지스터들의 포화 전류값의 변화를 보여주는 그래프이고;
도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 14는 도 13의 비휘발성 메모리 소자의 비트 라인 방향의 개략적인 단면도이고;
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이고;
도 16은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고; 그리고
도 17은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (10)

  1. 기판;
    상기 기판 상으로 수직 신장하는 반도체 기둥;
    상기 반도체 기둥의 측벽을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리셀들 및 상기 복수의 메모리셀들의 일측에 서로 인접하게 배치된 적어도 한 쌍의 제 1 선택 트랜지스터들을 포함하는 낸드 스트링;
    상기 낸드 스트링의 상기 복수의 메모리셀들에 결합된 복수의 워드 라인들;
    상기 낸드 스트링의 상기 적어도 한 쌍의 제 1 선택 트랜지스터들에 공통으로 결합된 제 1 선택 라인을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 낸드 스트링의 일단에 연결된 비트 라인; 및
    상기 비트 라인 반대편에서 상기 낸드 스트링의 타단에 연결된 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 한 쌍의 제 1 선택 트랜지스터들은 상기 비트 라인 및 상기 복수의 메모리셀들 사이에 배치된 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  4. 제 2 항에 있어서, 상기 한 쌍의 제 1 선택 트랜지스터들은 상기 공통 소오스 라인 및 상기 복수의 메모리셀들 사이에 배치된 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 낸드 스트링은 상기 한 쌍의 제 1 선택 트랜지스터들의 반대편 상기 복수의 메모리셀들의 타측에 적어도 한 쌍의 제 2 선택 트랜지스터들을 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  6. 제 5 항에 있어서, 상기 낸드 스트링의 상기 적어도 한 쌍의 제 2 선택 트랜지스터들에 공통으로 결합된 제 2 선택 라인을 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  7. 기판;
    상기 기판 상으로 수직 신장하고 행렬로 배열된 복수의 반도체 기둥들;
    상기 복수의 반도체 기둥들의 측벽들을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리셀들 및 상기 복수의 메모리셀들의 일측에 서로 인접하게 배치된 적어도 한 쌍의 제 1 선택 트랜지스터들을 포함하는 복수의 낸드 스트링들;
    상기 복수의 낸드 스트링들 가운데 같은 열에 배열된 낸드 스트링들의 일단에 공통으로 연결된 복수의 비트 라인들;
    상기 복수의 비트 라인들 반대편에서 상기 복수의 낸드 스트링들의 타단에 공통으로 연결된 공통 소오스 라인;
    상기 복수의 낸드 스트링들의 상기 복수의 메모리셀들 가운데 같은 층에 배열된 메모리셀들에 공통으로 결합된 복수의 워드 라인들; 및
    상기 복수의 낸드 스트링들 가운데 같은 행에 배열된 낸드 스트링들의 상기 적어도 한 쌍의 제 1 선택 트랜지스터들에 공통으로 결합된 복수의 제 1 선택 라인들을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  8. 제 7 항에 있어서,
    상기 복수의 메모리셀들은 상기 복수의 반도체 기둥들의 측벽 상의 제어 게이트 전극들을 포함하고,
    상기 적어도 한 쌍의 제 1 선택 트랜지스터들은 상기 복수의 반도체 기둥들의 측벽 상의 제 1 게이트 전극들을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  9. 제 8 항에 있어서, 상기 제어 게이트 전극들의 게이트 길이와 상기 제 1 게이트 전극들의 게이트 길이의 차이는 0 또는 10 nm 이하인 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  10. 제 8 항에 있어서, 상기 제 1 게이트 전극들의 게이트 길이는 인접한 반도체 기둥들 사이에서 같은 층에 배열된 제 1 게이트 전극들 사이의 이격 거리보다 작거나 같은 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
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