KR101845508B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 채널 영역을 형성하는 단계; 채널 영역 상에 버퍼층을 형성하는 단계; 및 할로겐 원소를 포함하는 가스를 이용하여 채널 영역을 열처리하는 단계;를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 다결정 실리콘 채널을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있고, 특히 디자인 룰의 표준이 되는 게이트 길이가 감소되고 있다. 따라서, 반도체 소자의 전기적 특성을 향상시키기 위해 트랜지스터의 채널 형성 공정이 중요해지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 트랜지스터들의 문턱 전압값의 산포가 감소되고 전류 특성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 채널 영역을 형성하는 단계; 상기 채널 영역 상에 버퍼층을 형성하는 단계; 및 할로겐 원소를 포함하는 가스를 이용하여 상기 채널 영역을 열처리하는 단계;를 포함한다.
본 발명의 일부 실시예들에서, 상기 버퍼층을 형성하는 단계는, 상기 채널 영역을 세정하는 단계; 및 세정된 상기 채널 영역 상에 화학적 산화막인 상기 버퍼층이 형성되는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 열처리하는 단계 이후에, 상기 버퍼층을 제거하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 영역은 상기 열처리하는 단계 이전보다 상기 열처리하는 단계 이후에 더 적은 수소 함유량을 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 버퍼층을 형성하는 단계에서, 상기 버퍼층은 상기 채널 영역을 열산화하여 형성되거나 또는 상기 채널 영역 상에 CVD 공정을 이용하여 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 영역 상에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 영역은 다결정 실리콘일 수 있다.
본 발명의 일부 실시예들에서, 상기 다결정 실리콘층을 형성하는 단계는, 비정질 실리콘층을 형성하는 단계; 및 상기 비정질 실리콘층을 열처리하여 결정화하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 버퍼층은 절연성 물질일 수 있다.
본 발명의 일부 실시예들에서, 상기 버퍼층은 산화물 또는 질화물을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 버퍼층은 5 Å 내지 15 Å 범위로 형성될 수 있다.
본 발명의 다른 형태에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 기판 상에 층간 희생층들 및 층간 절연층들을 교대로 적층하는 단계; 상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되는 제1 개구부들을 형성하는 단계; 상기 제1 개구부들 상에 채널 영역을 형성하는 단계; 상기 채널 영역 상에 버퍼층을 형성하는 단계; 및 할로겐 원소를 포함하는 가스를 이용하여 상기 채널 영역을 열처리하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 개구부들이 매립되도록 상기 채널 영역 상에 매립 절연층들을 형성하는 단계; 상기 채널 영역들의 사이에 상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되는 제2 개구부들을 형성하는 단계; 상기 제2 개구부들을 통해 노출된 상기 층간 희생층들을 제거하여 상기 제2 개구부들로부터 연장되며 상기 채널 영역들 및 상기 측벽 절연층들의 일부분을 노출시키는 측면 개구부들을 형성하는 단계; 상기 측면 개구부들 내에 게이트 유전막들을 형성하는 단계; 및 상기 측면 개구부들이 매립되도록 상기 게이트 유전막들 상에 메모리 셀 트랜지스터 전극 및 선택 트랜지스터 전극을 포함하는 게이트 전극들을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 버퍼층을 형성하는 단계는, 상기 측면 개구부들을 형성하는 단계 이후에 수행되어, 상기 측면 개구부들을 통해 노출되는 상기 채널 영역들 상에 상기 버퍼층을 형성할 수 있다.
본 발명의 일부 실시예들에서, 상기 게이트 유전막들을 형성하는 단계 전에, 상기 버퍼층을 제거하는 단계;를 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 상기 반도체 소자의 제조 방법에 따르면,　트랜지스터의 채널을 형성하는 다결정 실리콘 상에 버퍼층을 형성한 후 할로겐 가스를 이용하여 열처리 함으로써, 다결정 실리콘의 표면 손상을 최소화할 수 있다. 또한, 다결정 실리콘 내의 Si-H 결합과 같은 결함을 할로겐 원소로 치환하여, 반도체 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3a은 도 2의 게이트 유전막을 설명하기 위한 단면도로서 도 2의 A 부분에 대한 확대도이다.
도 3b는 본 발명의 다른 실시예에 따른 게이트 유전막 배치(A')를 도시하는 확대도이다.
도 4a 내지 도 4l는 도2의 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 공정 순서에 따라서 도 2 사시도를 y 방향에서 바라본 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 도시하는 단면도이다.
도 6a 내지 도 6c는 도 5의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 구조를 도시하는 단면도이다.
도 8a 및 도 8b는 도 7의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명의 예시적인 제조 방법에 따라 처리된 다결정 실리콘막의 특성을 설명하기 위한 그래프들이다.
도 10a 및 도 10b는 본 발명의 예시적인 제조 방법에 따라 처리된 다결정 실리콘막 내의 염소(Cl) 및 수소(H) 함유량을 각각 비교하여 도시한 그래프들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 전류 특성을 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 어레이의 등가회로도이다. 본 발명의 일 실시예로, 수직 채널 구조를 가지는 수직 구조의 낸드(NAND) 플래시 메모리 소자가 예시된다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(string)(11)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면의 연장 방향(즉, x 및 y 방향)에 대한 수직 방향(즉, z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1 - MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(즉, z 방향으로) 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1 - MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1 - WLn)은 각각의 메모리 셀(MC1 - MCn)에 결합되어 이들에 결합된 메모리 셀(MC1 - MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1 - MCn)의 수는 반도체 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 각각 x 방향으로 연장되는 복수의 비트 라인(BL1 - BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1 - MCn) 중 동일 층에 배열된 메모리 셀들(MC1 - MCn)의 각 게이트들에는 y 방향으로 연장되는 워드 라인(WL1 - WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1 - WLn)의 구동에 따라 복수의 메모리 셀(MC1 - MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1 - BLm)과 메모리 셀(MC1 - MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이의 게이트에 연결되는 스트링 선택 라인(SSL1, SSL2)에 의해 복수의 비트 라인(BL1 - BLm)과 복수의 메모리 셀(MC1 - MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 접지 선택 라인(GSL1, GSL2)에 의해 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 2에서는 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다.
도 2를 참조하면, 반도체 소자(1000)는, 기판(100) 상에 배치된 채널 영역(120) 및 채널 영역(120)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함한다. 복수의 메모리 셀 스트링들은, y 방향으로 배열된 채널 영역(120)의 측면을 따라 y 방향으로 배열될 수 있다. 도 3에 도시된 바와 같이, 채널 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11)(도 1 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11)은 2개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 2개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다.
기판(100)은 x 방향과 y 방향으로 연장되는 주면(main surface)을 가질 수 있다. 기판(100)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역들(120)이 기판(100)상에 z 방향으로 연장되도록 배치될 수 있다. 채널 영역들(120)은 x 방향과 y 방향으로 서로에 대하여 이격하여 배치될 수 있으며, 예를 들어 y 방향으로 지그 재그(zig-zag)의 형태로 배치될 수 있다. 또한, 본 발명은 채널 영역들(120)이 2열로 지그 재그 형태로서 배치된 경우를 도시하였으나 이에 한정되지 않으며, 3열 이상으로 지그 재그 형태로 배치될 수도 있다. 채널 영역(120)은 예를 들어, 환형(annular)으로 형성될 수 있다. 채널 영역(120)은 저면에서 기판(100)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(120)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널 영역(120)은 내부에 매립 절연층(130)이 형성될 수 있다. 공통 소스 라인(175)을 사이에 두고 인접하는 채널 영역들(120)의 배치는 도시된 바와 같이 대칭일 수 있으나, 본 발명은 이에 한정되지 않는다.
버퍼층(122)이 채널 영역(120) 및 매립 절연층(130)의 사이에 배치될 수 있다. 버퍼층(122)은 채널 영역(120)을 열처리 하는 동안, 채널 영역(120)의 손상을 방지하기 위해 형성하는 것으로, 실시예에 따라서는 제거되어 최종적으로 반도체 소자(1000)에 존재하지 않을 수도 있다. 버퍼층(122)은 절연성 물질 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 또는, 버퍼층(122)은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나를 포함할 수 있다. 버퍼층(122)은 약 5 Å 내지 15 Å 범위로 형성될 수 있다.
x 방향으로 배열된 제1 스트링 선택 트랜지스터들(SST1)은 비트 라인(BL1 - BLm)(도 1 참조)에 공통적으로 연결될 수 있다. 또한, x 방향으로 배열된 제1 접지 선택 트랜지스터들(GST1)은 각각 이들에 인접한 불순물 영역(105)에 전기적으로 연결될 수 있다.
불순물 영역들(105)이 기판(100)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 불순물 영역은(105) x 방향으로 채널 영역(120) 사이마다 하나씩 배열될 수 있다. 불순물 영역(105)은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 불순물 영역(105)은 기판(100)의 주면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미도시), 및 상기 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미도시)을 포함할 수 있다.
공통 소스 라인(175)이 불순물 영역(105) 상에 z 방향으로 연장되고 불순물 영역(105)과 오믹 콘택(ohmic contact)하도록 배열될 수 있다. 공통 소스 라인(175)은, x 방향으로 인접한 2개의 채널 영역들(120) 측면의 메모리 셀 스트링들의 접지 선택 트랜지스터들(GST1, GST2)에 소스 영역을 제공할 수 있다. 공통 소스 라인(175)은 불순물 영역(105)을 따라 y 방향으로 연장될 수 있다. 공통 소스 라인(175)은 도전성 물질을 포함할 수 있다. 예를 들어, 공통 소스 라인(175)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로부터 선택되는 어느 하나의 금속 물질을 포함할 수 있다. 도 2에 도시되지는 않았지만, 불순물 영역(105)과 공통 소스 라인(175) 사이에는 접촉 저항을 낮추기 위한 실리사이드(silicide)층이 개재될 수 있다. 상기 실리사이드층(미도시)은 메탈 실리사이드층, 예컨대 코발트 실리사이드층을 포함할 수 있다. 공통 소스 라인(175)의 양 측면에는 스페이서 형상의 절연 영역(185)이 형성될 수 있다.
복수의 게이트 전극들(151-158: 150)이 채널 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 전극들(150)은 각각 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극일 수 있다. 게이트 전극들(150)은 y 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극(157, 158)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 전극들(153, 154, 155, 156)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST1, GST2)의 게이트 전극(151, 152)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 전극들(150)은 금속막, 예컨대 텅스텐(W)을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 전극들(150)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
게이트 유전막(140)이 채널 영역(120)과 게이트 전극들(150) 사이에 배치될 수 있다. 게이트 유전막(140)은 채널 영역(120)으로부터 차례로 적층된 터널링 절연층(142)(도 3a 참조), 전하 저장층(144)(도 3a 참조), 및 블록킹 절연층(146)(도 3a 참조)을 포함할 수 있다.
복수의 층간 절연층들(161-169: 160)이 게이트 전극들(150)의 사이에 배열될 수 있다. 층간 절연층들(160)도 게이트 전극들(150)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(160)의 일 측면은 채널 영역(120)과 접촉될 수 있다. 층간 절연층들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 3에서, 메모리 셀들(MC1, MC2, MC3, MC4)은 4개가 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(1000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)는 각각 한 쌍으로 배열되어 있다. 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)의 개수를 각각 적어도 두 개 이상으로 함으로써, 선택 게이트 전극들(151, 152, 157, 158)은 그 게이트 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드(void) 없이 층간 절연층들(160) 사이를 채울 수 있다. 그러나, 본 발명은 이러한 형태로 한정되지 않으며, 도 1에 도시된 메모리 셀 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)와 같이 각각 하나씩 존재할 수도 있다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)은 메모리 셀들(MC1, MC2, MC3, MC4)과 상이한 구조를 가질 수도 있다.
도 3a은 도 2의 게이트 유전막을 설명하기 위한 단면도로서 도 2의 A 부분에 대한 확대도이며, 도 3b는 본 발명의 다른 실시예에 따른 게이트 유전막 배치(A')를 도시하는 확대도이다.
도 3a를 참조하면, 메모리 셀 스트링들의 채널로서 이용될 수 있는 채널 영역(120)이 도시된다. 채널 영역(120)의 좌측면 상에 버퍼층(122) 및 매립 절연층(130)이 배치될 수 있다. 선택적으로, 버퍼층(122)은 제거되고, 채널 영역(120)의 좌측면에는 매립 절연층(130)만 배치될 수도 있다. 채널 영역(120)의 우측 일부면 상에 게이트 유전막(140)이 배치될 수 있다. 또한, 층간 절연층들(160)이 채널 영역(120)의 우측면에 접하며 게이트 유전막(140)의 상부와 하부에 배치될 수 있다. 게이트 유전막(140)은 상부 층간 절연층(160)의 우측면을 덮고, 게이트 전극(150)을 둘러싸며, 다시 하부 층간 절연층(160)의 우측면을 덮도록 하나의 면을 이루면서 배치될 수 있다. 게이트 전극(150) 및 게이트 유전막(140)의 우측에는 절연 영역(185)이 위치할 수 있다.
게이트 유전막(140)은 채널 영역(120)의 우측벽으로부터 터널링 절연층(142), 전하 저장층(144), 및 블록킹 절연층(146)이 차례로 적층된 구조를 가질 수 있다.
터널링 절연층(142)은 F-N 방식으로 전하를 전하 저장층(144)으로 터널링시킬 수 있다. 터널링 절연층(142)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나를 포함할 수 있다. 터널링 절연층(142)은 단일층 또는 복합층일 수 있다.
전하 저장층(144)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(142)이 플로팅 게이트인 경우에는, 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 다결정 실리콘을 증착하여 형성할 수 있다. 전하 저장층(142)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 어느 하나를 포함할 수 있다. 또는, 전하 저장층(144)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
블록킹 절연층(146)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 하나 이상을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다. 블록킹 절연층(146)은 터널링 절연막(152)보다 고유전율(high-k)을 갖는 물질일 수 있으며, 고유전율(high-k) 유전물층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나를 포함할 수 있다.
도 3b를 참조하면, 채널 영역(220)의 좌측면 상에 버퍼층(222) 및 매립 절연층(230)이 배치될 수 있다. 선택적으로, 버퍼층(122)은 제거되고, 채널 영역(220)의 좌측면에는 매립 절연층(230)만 배치될 수도 있다. 채널 영역(220)의 우측 전면을 덮도록 게이트 유전막(240)이 배치될 수 있다. 또한, 게이트 유전막(240)의 우측 일부면 상에 게이트 전극(250)이 배치될 수 있다. 게이트 전극(250)의 상부 및 하부 영역들은 층간 절연층(260)이 배치될 수 있고, 게이트 전극(250)의 우측 영역은 절연 영역(285)이 위치할 수 있다.
게이트 유전막(240)은 채널 영역(220)의 우측벽으로부터 터널링 절연층(242), 전하 저장층(244), 및 블록킹 절연층(246)이 차례로 적층된 구조를 가질 수 있다. 터널링 절연층(242), 전하 저장층(244) 및 블록킹 절연층(246)은 각각 도 3a의 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)과 실질적으로 동일할 수 있다.
도 4a 내지 도 4l는 도 2의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 공정 순서에 따라서 도 2의 사시도를 y 방향에서 바라본 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 복수의 층간 희생층들(111-118: 110) 및 복수의 층간 절연층들(161-169: 160)이 교대로 적층된다. 층간 희생층들(110)과 층간 절연층들(160)은 도시된 바와 같이 제1 층간 절연층(161)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다. 층간 희생층들(110)은 층간 절연층들(160)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(110)은, 층간 희생층들(110)을 식각하는 공정에서, 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 층간 절연층(160)의 식각 속도에 대한 층간 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(160)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나일 수 있고, 층간 희생층(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 층간 절연층(160)과 다른 물질의 막일 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 상기 층간 절연층들(160)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(160) 및 층간 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(160) 및 층간 희생층들(110)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 4b를 참조하면, 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(110)을 관통하는 제1 개구부들(Ta)이 형성될 수 있다. 상기 제1 개구부들(Ta)은 z 방향의 깊이를 가지는 홀(hole) 형태일 수 있다. 또한, 제1 개구부들(Ta)은 x 방향 및 y 방향(도 2 참조)으로 서로에 대하여 이격되어 형성된 고립 영역일 수 있다.
제1 개구부들(Ta)을 형성하는 단계는 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(110) 상에 제1 개구부들(Ta)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 층간 절연층들(160) 및 층간 희생층들(110)을 이방성 식각하는 단계를 포함할 수 있다. 도면에 도시되지는 않았으나, 두 종류의 서로 다른 막들을 포함한 구조를 식각하기 때문에, 복수의 제1 개구부들(Ta)의 측벽은 기판(100)의 상부면에 수직하지 않을 수 있다. 예를 들면, 기판(100)에 가까울수록, 제1 개구부들(Ta)의 폭은 감소될 수 있다.
제1 개구부(Ta)는 도시된 바와 같이 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서 과도식각(over-etch)의 결과로서, 도시된 바와 같이 제1 개구부(Ta) 아래의 기판(100)은 소정의 깊이로 리세스(recess)될 수 있다.
도 4c를 참조하면, 제1 개구부들(Ta)의 내벽들 및 하부면을 균일하게 덮는 채널 영역(120)이 형성될 수 있다. 채널 영역(120)은 직접 다결정 실리콘을 증착하거나, 비정질 실리콘을 증착한 후 열처리에 의해 결정화시켜 다결정 실리콘을 형성하는 방법을 사용하여 형성할 수 있다. 채널 영역(120)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 일정한 두께, 예컨대, 제1 개구부(Ta)의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있다. 제1 개구부들(Ta)의 저면에서 채널 영역(120)은 기판(100)과 직접 접촉하여 전기적으로 연결될 수 있다.
도 4d를 참조하면, 버퍼층(122)이 채널 영역(120)을 덮도록 채널 영역(120) 상에 형성될 수 있다. 버퍼층(122)은 절연성 물질 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 버퍼층(122)은 약 5 Å 내지 15 Å 범위로 형성될 수 있다. 이는 버퍼층(122)이 상기 범위보다 두꺼운 경우, 후속의 열처리 공정에서 할로겐 원소가 채널 영역(120)으로 확산되는 것을 방해할 수 있기 때문이다.
버퍼층(122)은 열산화(thermal oxidation) 공정, 플라즈마 산화 공정, ALD 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 공정에 의해 형성될 수 있다. 버퍼층(122)이 실리콘 산화물인 경우, 버퍼층(122)은 암모니아수와 과산화수소수의 혼합 수용액인 SC1(Standard Cleaning-1) 용액을 사용하여 채널 영역(120)을 세정함으로써 형성할 수 있다. 즉, SC1 용액에 의해 채널 영역(120)의 일부가 화학적으로 산화되어, 채널 영역(120)의 표면에 버퍼층(122)으로서의 실리콘 산화물이 형성될 수 있다. 이와 같이 SC1 용액을 사용하여 화학적 산화물을 형성하는 방법은 공정이 간단하고 용이하다는 장점을 갖는다. 변형된 실시예에서, 버퍼층(122)은 자연 산화막(native oxide) 상에 형성되거나, 자연 산화막 자체일 수도 있다.
도 4e를 참조하면, 채널 영역(120)에 대한 열처리 공정이 수행될 수 있다. 도 4e의 화살표는 상기 열처리 공정이 수행되는 것을 나타낸다. 상기 열처리 공정은 할로겐 가스를 이용하여 약 300 ℃ 내지 500 ℃ 범위의 온도 및 약 100 Torr 이하의 압력 하에서 수행될 수 있다. 열처리 시간은 수 분 내지 수십 분, 예컨대 3분 이상일 수 있다. 상기 온도, 압력 및 시간의 범위는 할로겐 원소가 채널 영역(120) 내로 확산될 수 있도록 채널 영역(120)의 두께에 따라 변화될 수 있다. 상기 할로겐 가스는 Cl2, ClF3, F2 또는 NF3 가스 중 어느 하나일 수 있다.
본 발명의 실시예에 따르면, 버퍼층(122)을 형성하고 상기 열처리 공정을 수행함으로써, 다결정 실리콘을 포함하는 채널 영역(120) 내의 결함, 특히 결정립계(grain boundary)의 결함을 치유할 수 있다. 예를 들어, 할로겐 가스는 채널 영역(120) 내의 댕글링(dangling) 결합을 감소시키며, Si-H 결합을 Si-Cl 또는 Si-F 결합으로 치환할 수 있다. Si-Cl 또는 Si-F 결합은 Si-H 결합보다 결합 에너지가 크고 안정하다. 이에 의해, 채널 영역(120) 내의 트랩(trap) 밀도가 낮아질 수 있다. 트랩 밀도의 감소로 반도체 소자의 특성이 향상될 수 있으며, 이에 대해서는 하기에 도 9a 내지 도 11을 참조하여 상세히 설명한다.
도 4f를 참조하면, 제1 개구부(Ta)를 매립 절연층(130)으로 매립할 수 있다. 선택적으로, 매립 절연층(130)을 형성하기 전에, 버퍼층(122)을 제거하는 공정이 수행될 수도 있다.
다음으로, 최상부의 층간 절연층(169)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 에치백(etch-back) 공정과 같은 식각 공정을 이용하여 버퍼층(122) 및 매립 절연층(130)의 상부를 일부분 제거할 수 있다. 즉, 매립 절연층(130)은 제9 층간 절연층(169)의 상부면까지 채우지 않고, 제9 층간 절연층(169)의 일부 높이까지만 채우도록 매립될 수 있다.
도 4g를 참조하면, 매립 절연층(130)이 제거된 위치에 도전층(170)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 도전층(170)이 형성될 수 있다. 도전층(170) 형성 후, 제9 층간 절연층(169) 상에 상부 절연층(180)을 형성할 수 있다.
도 4h를 참조하면, 기판(100)을 노출하는 제2 개구부(Tb)를 형성할 수 있다. 제2 개구부(Tb)는 y 방향(도 2 참조)으로 연장될 수 있다. 일 실시예에 따르면, 도시된 바와 같이, 제2 개구부들(Tb)은 채널 영역들(120) 사이마다 하나씩 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이러한 실시예로 한정되는 것은 아니며, 채널 영역(120) 및 제2 개구부(Tb)의 상대적 배치는 달라질 수 있다.
제2 개구부(Tb)는 포토 리소그래피 공정을 이용하고, 상부 절연층(180), 층간 절연층들(160) 및 층간 희생층들(110)을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(Tb)는 후속의 공정에 의하여, 공통 소스 라인(107)이 형성될 영역에 대응하며, y 방향으로 연장된다. 제2 개구부(Tb)를 통해 노출된 층간 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(160) 사이에 정의되는 복수의 측면 개구부들(Tl)이 형성될 수 있다. 측면 개구부들(Tl)을 통해 채널 영역(120)의 일부 측벽들이 노출될 수 있다.
선택적으로, 추가 버퍼층(122')이 측면 개구부들(Tl)에 의해 노출되는 채널 영역(120) 상에 형성될 수 있다. 추가 버퍼층(122')은 도 4c의 버퍼층(122)과 동일한 물질로, 동일한 공정에 의해 형성될 수 있다. 도 4c를 참조하여 상술한 열처리 공정도 동일하게 수행될 수 있다. 변형된 실시예에서, 본 단계에서 추가 버퍼층(122')을 형성하고 열처리 공정을 수행하는 경우, 도 4c의 채널 영역(120) 형성 후의 단계에서 버퍼층(122)을 형성하고 열처리 공정을 수행하는 과정은 생략될 수 있다. 즉, 버퍼층(122) 또는 추가 버퍼층(122')을 형성하는 단계 및 열처리 공정을 수행하는 단계는, 채널 영역(120)을 형성하는 단계 이후에 수행되거나, 본 단계에서 수행되거나, 또는 상기 두 개의 단계들 모두에서 수행될 수 있다.
도 4i를 참조하면, 게이트 유전막(140)이 제2 개구부들(Tb) 및 측면 개구부들(Tl)에 의해 노출되는 채널 영역(120), 층간 절연층들(160) 및 기판(100)을 균일하게 덮도록 형성될 수 있다. 선택적으로, 게이트 유전막(140)을 형성하기 전에, 추가 버퍼층(122')을 제거하는 공정이 수행될 수도 있다. 일 실시예에서, 추가 버퍼층(122')을 제거하지 않는 경우, 추가 버퍼층(122')은 게이트 유전막(140)의 일부로 이용될 수 있다.
게이트 유전막(140)은 도 3a와 같이 채널 영역(120)으로부터 순차로 적층된 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)을 포함할 수 있다. 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)은 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다.
다음으로, 제2 개구부들(Tb) 및 측면 개구부들(Tl)을 도전 물질(150a)로 매립할 수 있다.
도 4j를 참조하면, 도전 물질(150a)을 일부 식각하여, 제3 개구부(Tc)를 형성할 수 있다. 이에 의하여, 도 5h의 측면 개구부들(Tl) 내에만 도전 물질이 매립되어 게이트 전극(150)을 형성할 수 있다. 제3 개구부(Tc)의 형성은 이방성 식각에 의할 수 있으며, 기판(100) 및 상부 절연층(180)의 상부면 상에 형성된 게이트 유전막(140)도 이방성 식각에 의해 제거될 수 있다. 층간 절연층들(160)의 측면에 형성된 게이트 유전막들(140)도 함께 제거할 수 있다. 선택적으로, 층간 절연층들(160)의 측면에 형성된 게이트 유전막들(140)은 제거되지 않을 수도 있다. 그 후, 제3 개구부(Tc)를 통해 불순물을 기판(100)에 주입함으로써 불순물 영역(105)이 형성될 수 있다.
도 4k를 참조하면, 제3 개구부(Tc) 내를 매립하는 절연 영역(185) 및 공통 소스 라인(175)을 형성할 수 있다. 절연 영역(185)은 절연성 물질을 제3 개구부(Tc)에 매립한 후 이방성 식각을 수행함으로써 형성될 수 있다. 절연 영역(185)은 층간 절연층(160)과 동일한 물질로 이루어질 수도 있다. 다음으로, 도전성 물질의 증착 공정 및 에치백 공정과 같은 식각 공정을 추가하여 공통 소스 라인(175)을 형성할 수 있다.
다음으로, 채널 영역(120)을 따라 형성되는 메모리 셀 스트링의 스트링 선택 트랜지스터(SST1, SST2)(도 2 참조)를 위한 불순물 주입 공정이 수행될 수 있다. 상기 불순물은 예를 들어, n-형 불순물인 인(P), 비소(As), 안티몬(Sb) 또는 p-형 불순물인 보론(B), 알루미늄(Al), 갈륨(Ga), 아연(Zn)일 수 있다. 본 불순물 주입 공정은 선택적인 공정으로 생략될 수 있으며, 다른 공정 단계에서 수행될 수도 있다.
도 4l를 참조하면, 제9 층간 절연층(169) 및 공통 소스 라인(175) 상에 배선 절연층(187)이 형성되고, 배선 절연층(187)을 관통하는 비트 라인 콘택 플러그 (190)가 형성될 수 있다. 비트 라인 콘택 플러그(190)는 포토 리소그래피 공정 및 식각 공정을 이용하여 콘택을 형성한 후, 상기 콘택 내에 도전성 물질을 증착하여 형성될 수 있다.
다음으로, x 방향으로 배열된 비트 라인 콘택 플러그(190)들을 연결하는 비트 라인(195)이 배선 절연층(187) 상에 형성될 수 있다. 비트 라인(195)도 증착 공정, 포토 리소그래피 공정 및 식각 공정을 이용하여 라인 형상으로 형성될 수 있다.
본 실시예에 따른 비휘발성 메모리 소자는, 채널 영역(120) 내의 트랩 밀도가 감소되므로, 복수개의 비휘발성 메모리 소자들의 문턱 전압(threshold voltage)의 산포가 작아지고 내구성(endurance)이 향상될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 도시하는 단면도이다. 본 발명의 일 실시예로, 바텀 게이트(bottom gate)형의 박막 트랜지스터가 예시된다.
도 5를 참조하면, 반도체 소자(2000)는 기판(200) 상에 순서대로 적층된 게이트 전극(210), 게이트 절연층(220) 및 채널 영역(230)을 포함한다. 또한, 채널 영역(230)의 일부를 덮는 오믹 콘택층(235), 드레인 전극(240) 및 소스 전극(250)을 더 포함할 수 있으며, 드레인 전극(240), 소스 전극(250) 및 채널 영역(230)의 상부에는 보호층(260)이 배치될 수 있다.
기판(200)은 유리 또는 플라스틱 등을 포함할 수 있다. 반도체 소자 (2000)가 디스플레이 소자에 사용되는 경우, 기판(200)은 절연성 물질을 포함할 수 있다.
게이트 전극(210)은 도전성 물질을 포함할 수 있으며, 투명 도전층과 불투명 도전층의 복합층으로 이루어질 수 있다. 예를 들어, 상기 투명 도전층은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 주석 산화물(Tin Oxide, TO) 중 어느 하나를 포함할 수 있다. 상기 불투명 도전층은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나를 포함할 수 있다.
게이트 절연층(220)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나를 포함할 수 있다.
채널 영역(230)은 드레인 전극(240)과 소스 전극(250)의 사이에서 반도체 소자(2000)의 채널이 형성되는 층에 해당한다. 채널 영역(230)은 다결정 실리콘을 포함할 수 있다. 오믹 콘택층(235)은 예컨대 n형 불순물이 고농도록 도핑되어 있는 n+ 다결정 실리콘 또는 실리사이드를 포함할 수 있다. 오믹 콘택층(235)은 채널 영역(230) 상에 배치되어, 채널 영역(230)과 드레인 전극(240) 사이 또는 채널 영역(230)과 소스 전극(250) 사이의 일함수 차이를 감소시킬 수 있다.
드레인 전극(240) 및 소스 전극(250)은 게이트 전극(210)을 중심으로 서로 마주하도록 대칭적으로 배치될 수 있다. 소스 전극(250)은 게이트 전극(210)에 신호가 인가되는 동안 채널 영역(230)에 형성된 채널을 통해 신호를 드레인 전극(240)에 전달할 수 있다. 드레인 전극(240) 및 소스 전극(250)은 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)과 같은 내화성 금속 중 어느 하나를 포함할 수 있다.
보호층(260)이 노출된 채널 영역(230)을 보호하기 위해, 드레인 전극(240), 소스 전극(250) 및 노출된 채널 영역(230) 상에 배치될 수 있다. 보호층(260)은 무기 절연물 또는 유기 절연물을 포함할 수 있다.
본 실시예에 따른 박막 트랜지스터(2000)는 액정 표시 장치(Liquid Crystal Display, LCD) 또는 유기 발광 표시 장치(Organic Light Emitting Display, OLED)에 스위칭 소자로서 사용될 수 있다.
도 6a 내지 도 6c는 도 5의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 기판(200) 상에 게이트 전극(210)이 형성될 수 있다. 게이트 전극(210)을 형성하는 단계는 예컨대 스퍼터링에 의해 투명 도전층 및 불투명 도전층을 순서대로 적층하여 적층 구조를 형성하는 단계를 포함할 수 있다. 상기 적층 구조 상에 게이트 전극(210)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 상기 적층 구조를 식각하는 단계를 포함할 수 있다.
다음으로, 게이트 전극(210) 상에 게이트 절연층(220)을 형성한다. 게이트 절연층(220)은 예컨대 PECVD에 의해 형성될 수 있다. 게이트 절연층(220)의 두께는 2000 Å 내지 5000 Å 범위로 형성될 수 있다. 다음으로, 게이트 절연층(220) 상에 채널 영역(230) 및 오믹 콘택층(235)을 이루는 물질을 순차적으로 적층한 후, 포토 레지스트 패턴(미도시)을 형성한다. 상기 포토 레지스트 패턴을 이용하여 포토 리소그래피 공정 및 식각 공정을 수행하여, 도 6b의 채널 영역(230) 및 오믹 콘택층(235)을 형성한다. 변형된 실시예에서, 오믹 콘택층(235)은 생략될 수도 있다.
도 6b를 참조하면, 버퍼층(240)이 게이트 절연층(220) 및 오믹 콘택층(235)상에 형성될 수 있다. 버퍼층(240)은 절연성 물질 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 버퍼층(240)은 약 5 Å 내지 15 Å 범위로 형성될 수 있다. 이는 버퍼층(240)이 상기 범위보다 두꺼운 경우, 후속의 열처리 공정에서 할로겐 원소가 채널 영역(230)으로 확산되는 것을 방해할 수 있기 때문이다.
버퍼층(240)은 열산화 공정, 플라즈마 산화 공정, ALD 또는 PECVD 공정에 의해 형성될 수 있다. 버퍼층(240)이 실리콘 산화물인 경우, 암모니아수와 과산화수소수의 혼합 수용액인 SC1 용액을 사용하여 세정 공정을 수행함으로써 채널 영역(230)이 일부 산화되어 화학적 산화막이 형성되며, 이에 의해 버퍼층(240)이 형성될 수 있다. 변형된 실시예에서, 버퍼층(240)은 자연 산화막 상에 형성되거나, 자연 산화막 자체일 수도 있다.
다음으로, 열처리 공정이 수행될 수 있다. 도 6b의 화살표는 상기 열처리 공정이 수행되는 것을 나타낸다. 상기 열처리 공정은 할로겐 가스를 이용하여 약 300 ℃ 내지 500 ℃ 범위의 온도 및 약 100 Torr 이하의 압력 하에서 수행될 수 있다. 열처리 시간은 수 분 내지 수십 분, 예컨대 3분 이상일 수 있다. 상기 온도, 압력 및 시간의 범위는 할로겐 원소가 채널 영역(230) 내로 확산될 수 있도록 채널 영역(230)의 두께에 따라 변화될 수 있다. 상기 할로겐 가스는 Cl2, ClF3, F2 또는 NF3 가스 중 어느 하나일 수 있다.
본 발명의 실시예에 따르면, 버퍼층(240)을 형성하고 상기 열처리 공정을 수행함으로써, 다결정 실리콘을 포함하는 채널 영역(230) 내의 결함, 특히 결정립계의 결함을 치유할 수 있다. 예를 들어, 할로겐 가스는 채널 영역(230) 내의 댕글링 결합을 감소시키며, Si-H 결합을 Si-Cl 또는 Si-F 결합으로 치환할 수 있다. 이에 의해, 채널 영역(230) 내의 트랩 밀도가 낮아질 수 있다. 트랩 밀도의 감소로 반도체 소자의 특성이 향상될 수 있으며, 이에 대해서는 하기에 도 9a 내지 도 11을 참조하여 상세히 설명한다
도 6c를 참조하면, 버퍼층(240)이 제거되는 공정이 수행될 수 있다. 버퍼층(240)의 제거는 예를 들어 습식 식각 공정에 의할 수 있다.
다음으로, 드레인 전극(240) 및 소스 전극(250)을 형성하기 공정이 수행될 수 있다. 도전 물질을 오믹 콘택층(235) 및 게이트 절연층(220)의 상부를 덮도록 형성한다. 그 후, 증착된 상기 도전 물질 상에 채널 영역(230)의 중심을 일부 노출시키는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 상기 도전 물질 및 오믹 콘택층(235)을 제거하는 단계를 수행한다. 이에 의해, 드레인 전극(240) 및 소스 전극(250)이 형성될 수 있다.
본 실시예에 따른 박막 트랜지스터는, 채널 영역(230) 내의 트랩 밀도가 감소되므로, 복수개의 박막 트랜지스터들의 문턱 전압의 산포가 작아지고 온-전류(on-current)가 증가될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 구조를 도시하는 단면도이다. 본 발명의 일 실시예로, 탑 게이트(top gate)형의 박막 트랜지스터가 예시된다.
본 실시예의 반도체 소자(3000)는, 기판(300) 상에 위치하고 소스 영역(350) 및 드레인 영역(360)을 포함하는 다결정 실리콘층(310)을 포함할 수 있다. 다결정 실리콘층(310) 상에는 게이트 절연층(320) 및 게이트 전극(330)이 위치할 수 있고, 스페이서(340)가 게이트 절연층(320) 및 게이트 전극(330)의 측벽에 배치될 수 있다.
기판(300)은 반도체 물질, 예컨대 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(300)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 박막 트랜지스터(3000)가 디스플레이 소자에 사용되는 경우, 기판(300)은 유리 또는 플라스틱과 같은 절연성 물질을 포함할 수 있다.
다결정 실리콘층(310)은 게이트 전극(330)의 양 측면에 위치하는 소스 영역(350) 및 드레인 영역(360)을 포함한다. 소스 영역(350) 및 드레인 영역(360)은 예컨대 p-형 또는 n-형 불순물을 포함할 수 있다.
게이트 절연층(320)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 하나 이상을 포함할 수 있으며, 단일층 또는 복합층으로 이루어질 수 있다.
게이트 전극(330)은 다결정 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다. 게이트 전극(330)은 단일층 또는 복합층일 수 있다. 스페이서(340)는 후속에서 형성되는 층들과의 절연을 위해 배치되며, 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
도 8a 및 도 8b는 도 7의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 기판(300) 상에 다결정 실리콘층(310)이 형성된다. 다결정 실리콘층(310)은 비정질 실리콘을 증착한 후 열처리 공정 등을 통해 결정화 하거나, 다결정 실리콘을 직접 증착하는 방법에 의해 형성될 수 있다.
다음으로, 버퍼층(312)이 다결정 실리콘층(310) 상에 형성될 수 있다. 버퍼층(312)은 절연성 물질 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 버퍼층(312)은 약 5 Å 내지 15 Å 범위로 형성될 수 있다. 이는 버퍼층(312)이 상기 범위보다 두꺼운 경우, 후속의 열처리 공정에서 할로겐 원소가 다결정 실리콘층(310)으로 확산되는 것을 방해할 수 있기 때문이다. 버퍼층(312)은 열산화 공정, 플라즈마 산화 공정, ALD 또는 PECVD 공정에 의해 형성될 수 있다. 버퍼층(312)이 실리콘 산화물인 경우, 암모니아수와 과산화수소수의 혼합 수용액인 SC1 용액을 사용하여 세정 공정을 수행함으로써 다결정 실리콘층(310)이 일부 산화되어 화학적 산화막이 형성되며, 이에 의해 버퍼층(312)이 형성될 수 있다. 변형된 실시예에서, 버퍼층(312)은 자연 산화막 상에 형성되거나, 자연 산화막 자체일 수도 있다.
다음으로, 열처리 공정이 수행될 수 있다. 도 8a의 화살표는 상기 열처리 공정이 수행되는 것을 나타낸다. 상기 열처리 공정은 할로겐 가스를 이용하여 약 300 ℃ 내지 500 ℃ 범위의 온도 및 약 100 Torr 이하의 압력 하에서 수행될 수 있다. 열처리 시간은 수 분 내지 수십 분, 예컨대 3분 이상일 수 있다. 상기 온도, 압력 및 시간의 범위는 할로겐 원소가 다결정 실리콘층(310) 내로 확산될 수 있도록 다결정 실리콘층(310)의 두께에 따라 변화될 수 있다. 상기 할로겐 가스는 Cl2, ClF3, F2 또는 NF3 가스 중 어느 하나일 수 있다.
본 발명의 실시예에 따르면, 버퍼층(312)을 형성하고 상기 열처리 공정을 수행함으로써, 다결정 실리콘을 포함하는 다결정 실리콘층(310) 내의 결함, , 특히 결정립계의 결함을 치유할 수 있다. 예를 들어, 할로겐 가스는 다결정 실리콘층(310) 내의 댕글링 결합을 감소시키며, Si-H 결합을 Si-Cl 또는 Si-F 결합으로 치환할 수 있다. Si-Cl 또는 Si-F 결합은 Si-H 결합보다 결합 에너지가 크기 때문이다. 이에 의해, 다결정 실리콘층(310) 내의 트랩 밀도가 낮아질 수 있다. 트랩 밀도의 감소로 반도체 소자의 특성이 향상될 수 있으며, 이에 대해서는 하기에 도 9a 내지 도 11을 참조하여 상세히 설명한다
도 8b를 참조하면, 게이트 절연층(320) 및 게이트 전극(330)을 이루는 물질을 순차적으로 적층할 수 있다. 선택적으로, 게이트 절연층(320)을 형성하기 전에, 버퍼층(312)을 제거하는 공정이 수행될 수 있다. 다음으로, 상기 물질의 적층 구조 상에 소정의 마스크 패턴을 형성하고, 포토 리소그래피 공정 및 식각 공정을 수행하여, 게이트 절연층(320) 및 게이트 전극(330)을 형성할 수 있다.
이후에, 게이트 절연층(320) 및 게이트 전극(330)의 측벽에 스페이서(340)를 형성할 수 있다. 스페이서(340)는 스페이서 물질을 증착한 후, 이방성 식각을 수행하여, 게이트 절연층(320) 및 게이트 전극(330)의 측벽에만 상기 스페이서 물질이 남도록 하는 방식으로 형성할 수 있다. 다음으로, 게이트 전극(330)을 마스크로 사용하여 불순물을 도핑함으로써 소스 영역(350) 및 드레인 영역(360)을 형성할 수 있다. 소스 영역(350) 및 드레인 영역(360)의 모양은 도면에 도시된 것에 한정되지 않으며, 실시예에 따라 변형될 수 있다. 예를 들어, 소스 영역(350) 및 드레인 영역(360)은 도 7에 도시된 것보다 게이트 전극(330)에 가깝게 측면으로 확장된 형태일 수 있다.
본 실시예에 따른 박막 트랜지스터는, 다결정 실리콘층(310) 내의 트랩 밀도가 감소되므로, 복수개의 박막 트랜지스터들의 문턱 전압의 산포가 작아지고 온-전류가 증가될 수 있다.
도 9a 및 도 9b는 본 발명의 예시적인 제조 방법에 따라 처리된 다결정 실리콘막의 특성을 설명하기 위한 그래프들이다. 도 9a 및 도 9b는 실리콘 산화막 상에 형성된 다결정 실리콘을 준비하고, 다결정 실리콘 상에 SC1 세정을 이용한 10 Å 두께의 화학적 산화막인 실리콘 산화물을 버퍼층으로 형성한 후, 염소(Cl2) 가스로 4분간 열처리 한 샘플을 분석한 그래프들이다.
도 9a를 참조하면, 본 발명의 실시예에 따라 버퍼층을 형성한 후 열처리를 수행한 경우와, 버퍼층을 형성하지 않고 열처리를 수행한 경우의 다결정 실리콘의 두께 변화를 나타낸다.
버퍼층이 없는 경우는, 열처리 전과 열처리 후의 다결정 실리콘의 두께 차이가 30 Å 이상이다. 반면, 버퍼층이 있는 경우, 열처리 전과 열처리 후의 다결정 실리콘의 두께 차이가 거의 나지 않는다. 이는 일반적으로 염소(Cl2) 가스가 다결정 실리콘 표면의 실리콘(Si) 원자와 반응하여 SiCl4과 같은 휘발성이 강한 부산물을 형성함으로써 다결정 실리콘을 식각시키는 특성에 기인한 것으로 생각할 수 있다. 따라서, 버퍼층이 없는 경우 다결정 실리콘이 식각되어 두께가 감소하게 된다. 버퍼층이 있는 경우에는, 염소(Cl2) 가스가 다결정 실리콘 표면의 실리콘(Si) 원자와 반응하는 것을 방지하여 다결정 실리콘이 보호될 수 있다.
도 9b를 참조하면, 본 발명의 실시예에 따라 버퍼층을 형성한 후 열처리를 수행한 경우와, 버퍼층을 형성하지 않고 열처리를 수행한 경우의 다결정 실리콘의 표면 거칠기(roughness) 변화를 나타낸다.
버퍼층이 없는 경우는, 열처리 후에 다결정 실리콘의 표면 거칠기가 5 Å 이상 증가한다. 반면, 버퍼층이 있는 경우, 열처리 전과 열처리 후의 다결정 실리콘의 표면 거칠기 차이가 거의 나지 않는다. 이는 상술한 것과 같이 염소(Cl2) 가스가 다결정 실리콘을 식각시키는 특성에 기인한다. 또한, 염소(Cl2) 가스가 다결정 실리콘을 식각할 때, 결정 방향에 따른 의존성이 크기 때문에, 결과적으로 표면 거칠기를 증가시키는 것으로 관찰되었다. 따라서, 본 발명의 실시예에 따라 버퍼층을 형성한 후, 다결정 실리콘을 열처리 하는 경우 표면 거칠기의 변화를 최소화할 수 있게 된다.
따라서, 본 발명의 반도체 소자의 제조 방법에 의하면, 채널 영역을 형성하는 다결정 실리콘의 두께 및 표면을 손상시키지 않으면서, 다결정 실리콘 내의 결함을 치유할 수 있게 된다. 또한, 다결정 실리콘의 두께 및 표면 거칠기의 변화를 최소화함으로써 반도체 소자들의 특성을 균일하게 유지시킬 수 있어, 문턱 전압과 같은 전기적 특성의 산포를 감소시킬 수 있다.
도 10a 및 도 10b는 본 발명의 예시적인 제조 방법에 따라 처리된 다결정 실리콘막 내의 염소(Cl) 및 수소(H) 함유량을 각각 비교하여 도시한 그래프들이다. 각 원소들의 함유량은 이차이온 질량분석기(Secondary Ion Mass Spectrometer, SIMS)에 의해 분석되었다. SIMS 분석은 원소의 정성적 분석 및 정량적 분석에 사용되는 분석 방법의 하나이다. 분석에 사용된 샘플은 도 9a 및 도 9b와 동일한 조건으로 제조되었다.
도 10a를 참조하면, 열처리한 다결정 실리콘막의 상측으로부터 스퍼터링하여 식각하면서, 스퍼터링 시간에 따라 다결정 실리콘막으로부터 분석되는 염소(Cl) 함유량을 도시한다. 염소(Cl) 함유량은 세기로 나타내었으며 상대적인 값을 나타낸다. 본 발명에 따른 버퍼층이 있는 경우, 버퍼층이 없는 경우에 비하여 염소(Cl) 함유량이 높게 나타난다.
도 10b를 참조하면, 열처리한 다결정 실리콘막의 상측으로부터 스퍼터링하여 식각하면서, 스퍼터링 시간에 따라 다결정 실리콘막으로부터 분석되는 수소(H) 함유량을 도시한다. 수소(H) 함유량은 세기로 나타내었으며 상대적인 값을 나타낸다. 본 발명에 따른 버퍼층이 있는 경우, 버퍼층이 없는 경우에 비하여 수소(H) 함유량이 낮게 나타난다.
염소(Cl2) 가스에 의해 열처리가 수행되면, 염소(Cl)는 다결정 실리콘의 결정립계를 따라 확산한다. 확산한 염소(Cl)는 다결정 실리콘 내에, 특히 결정립계에 존재하는 댕글링 결합과 같은 결함을 치유할 수 있다. 예를 들어, 염소(Cl)는 다결정 실리콘 내 Si-H 결합을 Si-Cl 결합으로 치환할 수 있다.
따라서, 버퍼층이 있는 경우 염소(Cl) 함유량이 높고 수소(H) 함유량이 낮게 나타나는 것은, 염소(Cl)가 Si-H 결합을 효율적으로 Si-Cl 결합으로 치환하였음을 의미한다. 이는, 상술한 바와 같이 염소(Cl)가 표면의 실리콘(Si)과 반응하지 않고 확산될 수 있다는 점에 기인한 것일 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 전류 특성을 나타내는 그래프이다.
도 11을 참조하면, 도 7의 실시예와 같은 평면형 트랜지스터에서의 온-전류 분포를 도시한다. 분석에 사용된 평면형 트랜지스터는, 100 ㎛ × 100 ㎛의 게이트 전극 크기를 가지며, 버퍼층 형성 및 열처리 공정의 조건은 도 9a 및 9b의 샘플의 경우와 동일하다. 그래프의 가로축은 전류의 크기를 임의의 단위로 나타내었고, 세로축은 복수개의 트랜지스터들에 대한 누적 분포를 나타낸다.
버퍼층이 없는 경우에 비하여, 버퍼층이 있는 경우 온-전류가 증가함을 알 수 있다. 트랜지스터의 문턱 전압은 다결정 실리콘 내의 트랩 밀도에 비례하는 것으로 연구되었다. 따라서, 다결정 실리콘 내의 트랩 밀도가 감소하는 경우, 문턱 전압이 감소하고 이에 따라 온-전류가 증가하게 된다. 또한, 결정립계에 존재하는 결함은 에너지 장벽으로 작용하여 온-전류 감소의 원인이 될 수 있다. 따라서, 결정립계에 존재하는 결함이 감소하는 경우, 온-전류가 증가할 수 있다. 온-전류가 증가함에 따라, 서브 임계 스윙(sub-threshold swing)도 증가하는 것으로 분석되었다.
도면에 도시하지는 않았으나, 트랩 밀도가 감소하는 경우, 문턱 전압이 감소하면 복수개의 반도체 소자들 사이에서 문턱 전압의 산포도 감소하는 것으로 나타났다. 트랜지스터의 크기가 작아질수록 트랩에 의한 영향이 커지기 때문에, 트랩 밀도 감소에 의한 효과도 클 것으로 생각할 수 있다.
따라서, 본 발명의 반도체 소자의 제조 방법에 따르면, 할로겐 원소에 의해 다결정 실리콘 내의 결함이 치유될 수 있어, 트랜지스터와 같은 반도체 소자의 문턱 전압 산포 및 온-전류 특성이 향상될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 200, 300: 기판 105: 불순물 영역
110: 층간 희생층 120, 230: 채널 영역
122: 버퍼층 130: 매립 절연층
140: 게이트 유전막 142: 터널링 절연층
144: 전하 저장층 146: 블록킹 절연층
150: 게이트 전극 160: 층간 절연층
170: 도전층 175: 공통 소스 라인
180: 상부 절연층 185: 절연 영역
187: 배선 절연층 190: 비트 라인 콘택 플러그
195: 비트라인 210, 330: 게이트 전극
220, 320: 게이트 절연층 235: 오믹 콘택층
240: 드레인 전극 250: 소스 전극
260: 보호층 310: 다결정 실리콘층
340: 스페이서

Claims (10)

  1. 채널 영역을 형성하는 단계;
    상기 채널 영역을 세정하는 단계;
    세정된 상기 채널 영역 상에 화학적 산화막인 버퍼층을 형성하는 단계; 및
    할로겐 원소를 포함하는 가스를 이용하여 상기 채널 영역을 열처리하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 열처리하는 단계 이후에,
    상기 버퍼층을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 채널 영역은 상기 열처리하는 단계 이전보다 상기 열처리하는 단계 이후에 더 적은 수소 함유량을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 채널 영역 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 채널 영역은 다결정 실리콘인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 버퍼층은 절연성 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 기판 상에 층간 희생층들 및 층간 절연층들을 교대로 적층하는 단계;
    상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되는 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들 상에 채널 영역을 형성하는 단계;
    상기 채널 영역 상에 버퍼층을 형성하는 단계; 및
    할로겐 원소를 포함하는 가스를 이용하여 상기 채널 영역을 열처리하는 단계;를 포함하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 개구부들이 매립되도록 상기 채널 영역 상에 매립 절연층들을 형성하는 단계;
    상기 채널 영역들의 사이에 상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되는 제2 개구부들을 형성하는 단계;
    상기 제2 개구부들을 통해 노출된 상기 층간 희생층들을 제거하여 상기 제2 개구부들로부터 연장되며 상기 채널 영역들 및 상기 층간 절연층들의 일부분을 노출시키는 측면 개구부들을 형성하는 단계;
    상기 측면 개구부들 내에 게이트 유전막들을 형성하는 단계; 및
    상기 측면 개구부들이 매립되도록 상기 게이트 유전막들 상에 메모리 셀 트랜지스터 전극 및 선택 트랜지스터 전극을 포함하는 게이트 전극들을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 버퍼층을 형성하는 단계는, 상기 측면 개구부들을 형성하는 단계 이후에 수행되어, 상기 측면 개구부들을 통해 노출되는 상기 채널 영역들 상에 상기 버퍼층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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