KR20100097836A - 델타 시그마 아날로그 디지털 컨버터 - Google Patents

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KR20100097836A KR1020090016688A KR20090016688A KR20100097836A KR 20100097836 A KR20100097836 A KR 20100097836A KR 1020090016688 A KR1020090016688 A KR 1020090016688A KR 20090016688 A KR20090016688 A KR 20090016688A KR 20100097836 A KR20100097836 A KR 20100097836A
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Abstract

본 발명의 델타 시그마 아날로그 디지털 컨버터는 아날로그 전압을 입력받는 통상의 구조와는 달리 아날로그 전류를 입력받아 이를 변환하여 오버샘플링된 PDM 신호(Pulse Density Modulated Signal)를 생성하는 모듈레이터와, 생성된 PDM 신호의 샘플링 율(Sampling Ratio)을 축소하여 아날로그 입력 전류에 상응하는 디지털 데이터를 생성하고, 모듈레이터의 동적 영역(Dynamic Range)을 조절하는 선택 신호를 생성하는 후처리부를 포함한다. 모듈레이터는 서로 다른 크기의 전류를 생성하는 복수의 전류원들을 포함하고, 복수의 전류원들 중 선택 신호에 의해 선택된 전류원이 생성하는 전류와 아날로그 입력 전류를 가산하는 전류 공급부를 포함한다. 따라서 본 발명의 델타 시그마 아날로그 디지털 컨버터는 입력 전류의 크기에 따라 피드백되는 전류의 크기를 조절할 수 있으므로, 통상의 구조보다 넓은 동적 영역을 가진다.

Description

델타 시그마 아날로그 디지털 컨버터{DELTA SIGMA ANALOG-TO-DIGITAL CONVERTER}
개시된 기술은 델타 시그마 아날로그 디지털 컨버터(Delta Sigma Analog-to-Digital Converter)에 관한 것이다.
델타 시그마 아날로그 디지털 컨버터(Delta Sigma Analog-to-Digital Converter)는 저 비용의 CMOS(Complementary Metal Oxide Semiconductor)를 이용하여 고 해상도(High Resolution)를 실현할 수 있는 아날로그 디지털 컨버터이다.
델타 시그마 아날로그 디지털 컨버터는 최종적으로 원하는 해상도보다 낮은 비트 수를 가지며 오버샘플링 율만큼 더 빨리 동작하는 양자화기를 이용해 입력 신호의 값을 추적하여 오차를 구하고, 누적된 오차를 이용하여 오차를 보정한다. 이를 통하여 입력 신호의 평균 값과 출력 신호의 평균 값을 서로 같게 할 수 있다.
실시예들 중에서, 델타 시그마 아날로그 디지털 컨버터는 아날로그 입력 전류를 변환하여 오버샘플링된 PDM 신호(Pulse Density Modulated Signal)를 생성하는 모듈레이터, 및 상기 생성된 PDM 신호의 샘플링 율(Sampling Ratio)을 축소하여 상기 아날로그 입력 전류에 상응하는 디지털 데이터를 생성하고, 상기 모듈레이터의 동적 영역(Dynamic Range)을 조절하는 선택 신호를 생성하는 후처리부를 포함하고, 상기 모듈레이터는 서로 다른 크기의 전류를 생성하는 복수의 전류원들을 포함하고, 상기 복수의 전류원들 중 상기 생성된 선택 신호에 의해 선택된 전류원이 생성하는 전류와 상기 아날로그 입력 전류를 가산하는 전류 공급부를 포함한다.
상기 모듈레이터는 상기 전류 공급부로부터 공급되는 전류를 적분하여 아날로그 전압 신호를 생성하는 적분기(Integrator), 및 상기 생성된 아날로그 전압 신호를 소정 전압 신호와 비교하여 비교 결과에 따른 상기 PDM 신호를 생성하는 비교기(Comparator)를 더 포함할 수 있다.
상기 비교기는 상기 생성된 아날로그 전압 신호가 상기 소정 전압 이상이면 디지털 신호 LOW 를 생성하고, 상기 생성된 아날로그 전압 신호가 상기 소정 전압 미만이면 디지털 신호 HIGH 를 생성할 수 있다.
상기 후처리부는 상기 생성된 PDM 신호를 데시메이트하여 상기 아날로그 입력 전류에 상응하는 상기 디지털 데이터를 생성하는 데시메이터(Decimator), 및 상기 생성된 디지털 데이터를 미리 설정된 문턱 전압과 비교하여 비교 결과에 따라 유한 상태 머신(FSM, Finite State Machine)의 내부 상태를 갱신하는 판단부를 포함하고, 상기 유한 상태 머신은 내부 상태에 상응하는 상기 선택 신호를 상기 전류 공급부에 제공할 수 있다.
상기 전류 공급부는 상기 생성된 디지털 데이터 및 상기 제공된 선택 신호를 이용하여 상기 복수의 전류원들 중 어느 하나의 전류원을 선택하고, 상기 선택된 전류원이 생성하는 전류와 상기 아날로그 입력 전류를 가산할 수 있다.
개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 또는 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 개시된 기술의 일 실시예에 따른 델타 시그마 아날로그 디지털 컨버 터의 구성을 나타내는 블록도이다.
도 1을 참조하면, 델타 시그마 아날로그 디지털 컨버터(1000)는 모듈레이터(110) 및 후처리부(120)를 포함한다.
모듈레이터(110)는 아날로그 입력 전류 신호(I_in)를 수신하고, 수신된 아날로그 입력 전류 신호(I_in)를 오버샘플링 클록으로 샘플링하여 PDM(Pulse Density Modulated) 신호로 변환한다. PDM 신호는 입력 전류 신호(I_in)의 크기에 비례하는 펄스 개수를 가지는 디지털 신호이다. 여기에서, 오버샘플링 클록의 주파수를 Fs, 오버샘플링 율을 K, 입력 전류 신호(I_in)의 대역폭을 B, 입력 전류 신호(I_in)의 나이퀴스트 주파수를 Fn이라 하면, 다음의 수학식 1이 성립한다.
Fs=K×Fn ---------- (1)
K=(Fs)/(2B) ---------- (2)
후처리부(120)는 PDM 신호를 수신하고, 수신된 PDM 신호의 샘플링 율(Sampling Ratio)을 축소하여 아날로그 입력 전류 신호(I_in)에 상응하는 N-비트 디지털 데이터를 생성한다. 여기에서, N은 델타 시그마 아날로그 디지털 컨버터의 분해능(Resolution)이고, 오버샘플링 율(Oversampling Ratio)에 의해 결정된다. 후처리부(120)는 동적 영역(Dynamic Range)을 조절할 수 있도록 하는 신호들인 선택 신호들도 생성한다.
도 2는 개시된 기술의 일 실시예에 따른 후처리부의 구성을 나타내는 블록도이다.
도 2를 참조하면, 후처리부(120)는 데시메이터(210), 판단 회로(220) 및 유한 상태 머신(230)을 포함한다.
데시메이터(Decimator)(210)는 모듈레이터(110)에 의해 생성된 PDM 신호의 샘플링 율(Sampling Ratio)을 축소하는 데시메이트를 수행하여 아날로그 입력 전류 신호(I_in)에 상응하는 N-비트 디지털 데이터를 생성한다. 예를 들어, 데시메이터(210)는 오버샘플링 비(Oversampling Ratio)에 해당하는 비트스트림 내에 포함된 HIGH 비트의 개수를 카운팅하여 카운팅 수에 상응하는 N-비트 디지털 신호를 생성할 수 있다. 만일, 오버샘플링 비가 16이고, 비트스트림이 "0010010010010010" 인 경우, 데시메이터(210)는 디지털 신호 "5(0101)"를 생성할 수 있다.
판단 회로(220)는 데시메이터(210)에 의해 생성된 N-비트 디지털 데이터가 소정 범위 내에 해당하는지를 판단하고, 판단 결과에 따라 유한 상태 머신(230)의 상태를 갱신한다. 여기에서, 소정 범위는 N-비트 디지털 데이터가 모듈레이터(110)의 동작 가능 영역에 해당하는 범위를 말한다. 예를 들어, 판단 회로(220)는 데시메이터(210)에 의해 생성된 N-비트 디지털 데이터를 미리 설정된 문턱 값(Threshold Value)과 비교하고, 비교 결과에 따라 유한 상태 머신(230)의 상태를 갱신하는 제어 신호를 생성한다.
도 3은 도 2에 도시된 판단 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 판단 회로(220)는 N-비트 디지털 데이터가 제 1 문턱 값보 다 크면, UP 신호로 HIGH, DN 신호로 LOW 인 제어 신호를 유한 상태 머신(230)에 출력한다. 판단 회로(220)는 N-비트 디지털 신호가 제 2 문턱 값보다 작으면, UP 신호로 LOW, DN 신호 HIGH 인 제어 신호를 유한 상태 머신(230)에 출력한다. 판단 회로(220)는 N-비트 디지털 신호가 제 1 문턱값 이하이고 제 2 문턱값 이상이면, UP 신호로 LOW, DN 신호로 LOW 인 제어 신호를 유한 상태 머신(230)에 출력한다.
도 2를 다시 참조하면, 유한 상태 머신(FSM, Finite State Machine)(230)은 내부 상태에 상응하는 선택 신호를 모듈레이터(110)에 제공한다. 모듈레이터(110)에 제공된 선택 신호는 모듈레이터(110)의 동적 영역(Dynamic Range)을 조절하는데 사용된다. 유한 상태 머신(230)의 내부 상태는 판단 회로(220)에 의해 생성된 제어 신호에 따라 전이된다.
도 4는 도 2에 도시된 유한 상태 머신의 상태를 설명하기 위한 상태도이다.
도 4를 참조하면, 유한 상태 머신(230)의 상태는 제 1 내지 제 3 상태(410, 420, 430) 중 어느 하나의 상태에 상응한다. 예를 들어, 제 1 상태(410)는 풀 스케일(Full Scale)이 50㎂ 에 상응하고, 제 2 상태(420)는 풀 스케일이 5㎂에 상응하며, 제 3 상태(430)는 풀스케일이 0.5㎂ 에 상응할 수 있다.
유한 상태 머신(230)의 최초의 상태는 제 1 상태(410)에 상응하며, 제 1 상태에 있는 유한 상태 머신(230)은 제 1 선택 신호(Sel_1)로 HIGH, 제 2 및 제 3 선택 신호(Sel_2, Sel_3)로 LOW 를 모듈레이터(110)에 제공한다.
제 1 상태(410)에서 UP 신호로 LOW, DN 신호로 HIGH 가 인가되면, 유한 상태 머신(230)의 상태는 제 2 상태(420)로 전이된다. 제 2 상태(420)에 있는 유한 상태 머신(230)은 제 2 선택 신호(Sel_2)로 HIGH, 제 1 및 제 3 선택 신호(Sel_1, Sel_3)로 LOW 를 모듈레이터(110)에 제공한다.
제 2 상태(420)에서 UP 신호로 LOW, DN 신호로 HIGH 가 인가되면, 유한 상태 머신(230)의 상태는 제 3 상태(430)로 전이된다. 제 3 상태(430)에 있는 유한 상태 머신(230)은 제 3 선택 신호(Sel_3)로 HIGH, 제 1 및 제 2 선택 신호(Sel_1, Sel_2)로 LOW 를 모듈레이터(110)에 제공한다.
도 5는 개시된 기술의 일 실시예에 따른 모듈레이터의 구성을 나타내는 블록도이다.
도 5를 참조하면, 모듈레이터(110)는 전류 공급부(510), 적분기(520) 및 비교기(530)를 포함한다.
전류 공급부(510)는 복수의 전류원들을 포함하고, 유한 상태 머신(230)으로부터 제공받은 선택 신호(Sel_1, Sel_2, Sel_3)에 상응하여 복수의 전류원들 중 어느 하나의 전류원이 생성하는 전류와 아날로그 입력 전류(I_in)를 가산하여 차이 전류(I_d)로 출력한다.
선택 신호(Sel_1, Sel_2, Sel_3)는 아날로그 입력 전류(I_in)의 크기에 따라 결정되는 신호이고, 복수의 전류원들 중 어느 하나의 전류원을 선택할 수 있도록 하는 신호이므로, 전류 공급부(510)는 아날로그 입력 전류(I_in)의 크기에 상응하는 전류원을 선택하여 아날로그 입력 전류(I_in)와 가산할 수 있다.
도 6은 도 5에 도시된 전류 공급부를 나타내는 회로도이다.
도 6을 참조하면, 전류 공급부(510)는 제 1 내지 제 3 전류 회로(620, 640, 660)를 포함한다.
제 1 전류 회로(620)는 50㎂의 전류를 공급하는 2 개의 전류원(624, 626), 4개의 스위치(MP1, MP2, MN1, MN2) 및 제 1 제어 회로(622)를 포함하고, 제 1 선택 신호(Sel_1)가 HIGH 인 경우에 동작하며, 아날로그 입력 전류(I_in)에 +50㎂ 또는 -50㎂ 의 전류를 가산하여 차이 전류(I_d)를 생성한다.
제 1 제어 회로(622)는 비교기(530)로부터 싱크 신호(Sink Signal) 및 소스 신호(Source Signal)를 수신한다. 제 1 제어 회로(622)는 싱크 신호(Sink Signal)가 HIGH이고 소스 신호(Source Signal)가 LOW이면, 스위치(MN2)를 온 시키고, 스위치(MP2)를 오프시킨다. 이 경우 전류원(626)이 -50㎂ 의 전류를 출력한다. 제 1 제어 회로(622)는 싱크 신호(Sink Signal)가 LOW이고 소스 신호(Source Signal)가 HIGH이면, 스위치(MN2)를 오프 시키고, 스위치(MP2)를 온 시킨다. 이 경우 전류원(624)이 +50㎂ 의 전류를 출력한다.
같은 방법으로, 제 2 전류 회로(640)는 5㎂의 전류를 공급하는 2 개의 전류원(644, 646), 4개의 스위치(MP3, MP4, MN3, MN4) 및 제 2 제어 회로(642)를 포함한다. 제 2 전류 회로(640)는 제 2 선택 신호(Sel_2)가 HIGH 인 경우에 동작하며, 아날로그 입력 전류(I_in)에 +5㎂ 또는 -5㎂ 의 전류를 가산하여 차이 전류(I_d)를 생성한다.
제 3 전류 회로(660)는 0.5㎂의 전류를 공급하는 2 개의 전류원(664, 666), 4개의 스위치(MP5, MP6, MN5, MN6) 및 제 3 제어 회로(662)를 포함한다. 제 3 전류 회로(660)는 제 3 선택 신호(Sel_3)가 HIGH 인 경우에 동작하며, 아날로그 입력 전류(I_in)에 +0.5㎂ 또는 -0.5㎂ 의 전류를 가산하여 차이 전류(I_d)를 생성한다.
도 5를 다시 참조하면, 적분기(Integrator)(520)는 차이 전류(I_d)를 적분하여 아날로그 전압 신호를 생성한다. 적분기(520)는 OP Amp(522) 및 커패시터(Capacitor)(524)를 포함한다. OP Amp(522)의 반전 입력 단자(-)는 전류 공급부(510)와 연결되며, 비반전 입력 단자(+)는 기준 전압(Vcom)과 연결된다. 커패시터(524)는 OP Amp(522)의 반전 입력 단자(-)와 출력 단자 사이에 삽입된다.
비교기(Comparator)(530)는 적분기(520)에 의해 생성된 아날로그 전압 신호를 오버샘플링 클록(Oversampling Clock)에 따라 양자화하여 PDM(Pulse Density Modulated) 신호를 생성한다. 여기에서, PDM 신호는 1-비트 디지털 신호에 상응한다. 구체적으로, 비교기(530)는 오버샘플링 클록에 따라 아날로그 전압을 기준 전압(Vcom)과 비교하고, 비교 결과에 상응하는 디지털 비트를 출력한다. 예를 들어, 비교기(530)는 적분기(520)에 의해 생성된 아날로그 전압 신호가 기준 전압(Vcom) 이상이면, H 단자를 통해 LOW 를 출력하고, L 단자를 통해 HIGH 를 출력할 수 있다. 또한, 비교기(530)는 적분기(520)에 의해 생성된 아날로그 전압 신호가 기준 전압(Vcom) 미만이면, H 단자를 통해 HIGH 를 출력하고, L 단자를 통해 LOW 를 출력할 수 있다. 비교기(530)의 H 단자를 통해 출력되는 디지털 비트는 PDM 신호로서, 후처리부(120)의 데시메이터(210)로 입력된다. 또한, 비교기(530)의 H 단자를 통해 출력되는 디지털 비트는 싱크 신호(Sink Signal)로서 전류 공급부(510)의 제 1 제어 회로(622), 제 2 제어 회로(642) 및 제 3 제어 회로(662)로 입력되고, 비교 기(530)의 L 단자를 통해 출력되는 디지털 비트는 소스 신호(Source Signal)로서 전류 공급부(510)의 제 1 제어 회로(622), 제 2 제어 회로(642) 및 제 3 제어 회로(662)로 입력된다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
일 실시예에 따른 델타 시그마 아날로그 디지털 컨버터는 아날로그 전압을 입력받는 통상의 구조와는 달리 아날로그 전류를 입력받을 수 있고, 입력 전류의 크기에 따라 피드백되는 전류를 조절하여 동적 영역(Dynamic Range)을 변환할 수 있으며, 결과적으로 넓은 동적 영역을 가진 델타 시그마 아날로그 디지털 컨버터를 제공할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 개시된 기술의 일 실시예에 따른 델타 시그마 아날로그 디지털 컨버터의 구성을 나타내는 블록도이다.
도 2는 개시된 기술의 일 실시예에 따른 후처리부의 구성을 나타내는 블록도이다.
도 3은 도 2에 도시된 판단 회로를 설명하기 위한 도면이다.
도 4는 도 2에 도시된 유한 상태 머신의 상태를 설명하기 위한 상태도이다.
도 5는 개시된 기술의 일 실시예에 따른 모듈레이터의 구성을 나타내는 블록도이다.
도 6은 도 5에 도시된 전류 공급부를 나타내는 회로도이다.

Claims (5)

  1. 아날로그 입력 전류를 변환하여 오버샘플링된 PDM 신호(Pulse Density Modulated Signal)를 생성하는 모듈레이터; 및
    상기 생성된 PDM 신호의 샘플링 율(Sampling Ratio)을 축소하여 상기 아날로그 입력 전류에 상응하는 디지털 데이터를 생성하고, 상기 모듈레이터의 동적 영역(Dynamic Range)을 조절하는 선택 신호를 생성하는 후처리부를 포함하고,
    상기 모듈레이터는
    서로 다른 크기의 전류를 생성하는 복수의 전류원들을 포함하고, 상기 복수의 전류원들 중 상기 생성된 선택 신호에 의해 선택된 전류원이 생성하는 전류와 상기 아날로그 입력 전류를 가산하는 전류 공급부를 포함하는 델타 시그마 아날로그 디지털 컨버터(Delta Sigma Analog-to-Digital Converter).
  2. 제 1 항에 있어서, 상기 모듈레이터는
    상기 전류 공급부로부터 공급되는 전류를 적분하여 아날로그 전압 신호를 생성하는 적분기(Integrator); 및
    상기 생성된 아날로그 전압 신호를 소정 전압 신호와 비교하여 비교 결과에 따른 상기 PDM 신호를 생성하는 비교기(Comparator)를 더 포함하는 것을 특징으로 하는 델타 시그마 아날로그 디지털 컨버터.
  3. 제 2 항에 있어서, 상기 비교기는
    상기 생성된 아날로그 전압 신호가 상기 소정 전압 이상이면 디지털 신호 LOW 를 생성하고, 상기 생성된 아날로그 전압 신호가 상기 소정 전압 미만이면 디지털 신호 HIGH 를 생성하는 것을 특징으로 하는 델타 시그마 아날로그 디지털 컨버터.
  4. 제 1 항에 있어서, 상기 후처리부는
    상기 생성된 PDM 신호를 데시메이트하여 상기 아날로그 입력 전류에 상응하는 상기 디지털 데이터를 생성하는 데시메이터(Decimator); 및
    상기 생성된 디지털 데이터를 미리 설정된 문턱 전압과 비교하여 비교 결과에 따라 유한 상태 머신(FSM, Finite State Machine)의 내부 상태를 갱신하는 판단부를 포함하고,
    상기 유한 상태 머신은 내부 상태에 상응하는 상기 선택 신호를 상기 전류 공급부에 제공하는 것을 특징으로 하는 델타 시그마 아날로그 디지털 컨버터.
  5. 제 4 항에 있어서, 상기 전류 공급부는
    상기 생성된 디지털 데이터 및 상기 제공된 선택 신호를 이용하여 상기 복수의 전류원들 중 어느 하나의 전류원을 선택하고, 상기 선택된 전류원이 생성하는 전류와 상기 아날로그 입력 전류를 가산하는 것을 특징으로 하는 델타 시그마 아날로그 디지털 컨버터.
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