KR101129919B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자는 기판과, 상기 기판 상부에 형성된 도전패턴과, 상기 도전패턴 상부에 형성된 층간절연막과, 상기 도전패턴과 접속되며 상기 층간절연막을 관통하는 콘택플러그와, 상기 콘택플러그 및 상기 층간절연막 상부에 형성되는 반도체층 및 절연막과, 상기 절연막 상부에 형성된 전극패턴과, 상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 포함하는 것을 특징으로 하여, 활성영역을 정의하기 위해 추가적인 공정을 수행하지 않아도 되어 공정시간을 단축시키고, 활성영역이 따로 없기 때문에 셀 영역 내에 고집적화가 가능하도록 하고, 저장전극 콘택을 형성하지 않아도 되므로 저장전극 콘택을 형성하는데 사용되는 마스크 수와 그에 따른 비용을 절감할 수 있으며, 랜딩플러그의 두께가 낮아져 랜딩플러그 저항을 감소시킴으로써 불량률이 감소시키고, 정션영역을 정의하지 않아도 되므로 정션영역을 형성하는데 사용되던 마스크 수 및 그에 따른 비용을 절감할 수 있으며, 정션영역을 포함하지 않으므로 누설전류의 발생을 감소시키고, 비트라인을 형성할 때 SAC 불량을 근본적으로 방지할 수 있는 효과를 제공한다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 게이트 하부에 비트라인이 구비된 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 전자 부품들을 구비한다.
반도체 소자들은 소비자가 요구하는 대용량의 메모리, 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 이로 인해 반도체 소자의 설계에 적용되는 디자인 룰(design rule)의 감소가 불가피하다. 즉, 한정된 영역 내에 보다 많은 패턴을 형성하기 위하여 패턴의 선폭을 감소시켜 미세패턴을 형성하여야 한다. 그러나 분해능의 한계로 미세 패턴을 형성하는데 한계에 다다르고 있어 노광원을 이용하여 미세패턴을 형성하는 것은 어려움이 있다. 또한, 반도체 소자 패턴의 선폭이 감소됨에 따라 단 채널 효과(short channel effect)와 같은 불량이 발생하여 트랜지스터의 특성을 저하시키는 한계가 있다.
따라서, 한정된 면적에 고집적시키기 위한 여러가지 방법들이 제안되고 있다. 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신할 수 있는 리세스 게이트(Recess Gate)와 매립형 게이트(Buried Gate)가 그것이다. 리세스 게이트는 반도체 기판을 소정 두께 식각하여 리세스를 형성한 후 리세스 상부에 게이트를 형성하는 것으로, 리세스의 저부에 채널이 형성되어 종래의 수평 채널 영역이 차지하는 면적이 줄어드는 효과가 있다. 또한 매립형 게이트는 반도체 기판을 소정 두께 식각하여 리세스를 형성한 후 리세스 내에 게이트 전체를 매립하여 형성하는 것으로 리세스 게이트에 비하여 면적이 더 줄어드는 효과가 있다.
이외에도, 핀 형 게이트(fin type gate)는 삼면 게이트(Tri gate)가 채널을 감싼 형태의 핀 채널 구조가 있다. 핀 채널 구조는 기존의 제조기술에서 크게 벗어나지 않으면서 3차원 구조로 제작이 가능하고, 구조적인 특징 때문에 게이트 제어력이 좋아 단 채널 효과(Short channel effect)를 줄일 수 있어 드레인 영역과 소스 영역 사이의 영향을 최소화할 수 있다. 그리고 핀 채널 구조는 채널 도핑 농도를 낮출 수 있고, 이로 인해 접합 영역을 통한 누설전류가 개선할 수 있다.
그러나 리세스 게이트, 매립형 게이트 및 핀형 게이트는 공정이 복잡하여 공정수가 증가하고 이로인해 SAC(self align contact) 불량이 유발하여 반도체 소자의 신뢰성이 저하되는 한계가 있다.
또한, 반도체 기판 내부로 비트라인을 매립하는 매립 비트라인을 형성하는 구성이 제안되었지만, 매립 비트라인을 형성하는데 사용되는 마스크의 수가 증가하여 이에 따른 비용과 시간이 증가하는 문제가 있다.
본 발명은 고집적화된 반도체 소자를 형성하는데 있어서, 소요되는 시간과 비용이 증가하여 반도체 소자의 생산성이 저하되는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 기판과, 상기 기판 상부에 형성된 도전패턴과, 상기 도전패턴 상부에 형성된 층간절연막과, 상기 도전패턴과 접속되며, 상기 층간절연막을 관통하는 콘택플러그와, 상기 콘택플러그 및 상기 층간절연막 상부에 형성되는 반도체층 및 절연막과, 상기 절연막 상부에 형성된 전극패턴과, 상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 포함하는 것을 특징으로 한다.
이때, 상기 기판은 유리(glass) 또는 폴리머 계열의 물질을 포함하는 것을 특징으로 한다.
그리고, 상기 기판은 실리콘 기판을 포함하는 것을 특징으로 한다.
그리고, 상기 기판의 상부에 구비된 분리절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 분리절연막은 산화막계열, 질화막 계열, 탄화막 계열 또는 저유전물질(low-K)로 탄소가 포함되는 폴리머 계열의 물질을 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막은 산화막계열, 질화막 계열, 탄화막 계열 또는 저유전물질(low-K)로 탄소가 포함되는 폴리머 계열의 물질을 포함하는 하는 것을 특징으로 한다.
그리고, 상기 도전패턴은 비트라인을 포함하는 것을 특징으로 한다.
그리고, 상기 도전패턴은 텅스텐 또는 구리를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체층은 Si, SiGe, Ge, SiC, Ga 또는 As 을 포함하는 것을 특징으로 한다.
그리고, 상기 반도체층은 5.5Å 내지 60Å의 두께를 갖는 것을 특징으로 한다.
그리고, 상기 반도체층은 실리콘 원자층이 모노레이어로 형성된 것을 특징으로 한다.
그리고, 상기 반도체층은 실리콘 원자층이 멀티레이어로 형성된 것을 특징으로 한다.
그리고, 상기 전극패턴은 금속계열, 반도체 계열, 실리사이드 계열 또는 실리케이트 계열을 포함하는 것을 특징으로 한다.
그리고, 상기 전극패턴은 그래핀을 포함하는 것을 특징으로 한다.
그리고, 상기 캡핑절연막 양측으로 상기 반도체층과 접속되는 랜딩플러그를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 소자는 기판과, 상기 기판 상부에 형성된 도전패턴과, 상기 도전패턴 상부에 형성된 층간절연막과, 상기 도전패턴과 접속되며, 상기 층간절연막을 관통하는 콘택플러그와, 상기 층간절연막 상부에 형성된 서브 반도체층과, 상기 서브 반도체층 및 상기 층간절연막 상부에 형성되는 반도체층 및 절연막과, 상기 절연막 상부에 형성된 전극패턴과, 상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 서브 반도체층은 Si, SiGe, Ge, SiC, Ga 또는 As 을 포함하는 것을 특징으로 한다.
그리고, 상기 캡핑절연막 양측으로 상기 서브 반도체층과 접속되는 랜딩플러그를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 기판을 제공하는 단계와, 상기 기판 상부에 도전패턴을 형성하는 단계와, 상기 도전패턴 상부에 층간절연막을 형성하는 단계와, 상기 도전패턴과 접속되며, 상기 층간절연막을 관통하는 콘택플러그를 형성하는 단계와, 상기 콘택플러그 및 상기 층간절연막 상부에 반도체층 및 절연막을 형성하는 단계와, 상기 절연막 상부에 전극패턴을 형성하는 단계와, 상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 기판을 제공하는 단계 이후 상기 기판 상부에 분리절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 도전패턴을 형성하는 단계는 다마신 공정으로 수행되는 것을 특징으로 한다.
그리고, 상기 도전패턴을 형성하는 단계는 상기 기판 상에 도전물질을 증착하는 단계와, 상기 도전물질 상에 노광 및 현상공정을 통하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 도전물질을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그를 형성하는 단계 이후, 상기 층간절연막 상부에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 상기 층간절연막을 식각하여 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체층을 형성하는 단계는 화학적기상증착방법, 물리적기상증착방법 또는 원자층증착방법으로 수행되는 것을 특징으로 한다.
그리고, 상기 반도체층을 형성하는 단계 이후 상기 반도체층에 열처리 또는 플라즈마 트리트먼트를 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체층을 형성하는 단계 이후 상기 반도체층에 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계는 상기 반도체층을 산소, 오존, 질소 분위기 또는 이들의 복합된 분위기에서 전기로 또는 RTA(Rapid Thermal Annealing)를 이용하여 확산시키는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계는 화학적기상증착방법, 물리적기상증착방법 또는 원자층증착방법으로 수행되는 것을 특징으로 한다.
그리고, 상기 전극패턴을 형성하는 단계는 상기 절연막 상부에 전극층을 형성하는 단계와, 상기 전극층에 대하여 에치백 또는 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 전극층에 에치백 공정을 수행하는 단계는 상기 절연막을 식각정지막으로 상기 전극층을 제거하는 것을 특징으로 한다.
그리고, 상기 캡핑절연막패턴을 형성하는 단계 이후 세정공정을 수행하여 상기 캡핑절연막 패턴을 마스크로 상기 반도체층 상부의 상기 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 캡핑절연막패턴의 양측에 상기 반도체층과 접속되는 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 기판을 제공하는 단계와, 상기 기판 상부에 도전패턴을 형성하는 단계와, 상기 도전패턴 상부에 층간절연막을 형성하는 단계와, 상기 도전패턴과 접속되며, 상기 층간절연막을 관통하는 콘택플러그를 형성하는 단계와, 상기 층간절연막 상부에 서브 반도체층을 형성하는 단계와, 상기 서브 반도체층 및 상기 층간절연막 상부에 반도체층 및 절연막을 형성하는 단계와, 상기 절연막 상부에 전극패턴을 형성하는 단계와, 상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 서브 반도체층을 형성하는 단계는 화학적기상증착방법, 물리적기상증착방법 또는 원자층증착방법으로 수행되는 것을 특징으로 한다.
그리고, 상기 서브 반도체층을 형성하는 단계 이후 상기 서브 반도체층에 열처리 또는 플라즈마 트리트먼트을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 서브 반도체층을 형성하는 단계 이후 상기 서브 반도체층에 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 서브 반도체층을 형성하는 단계 이후 상기 층간절연막 상부에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 상기 서브 반도체층 및 상기 층간절연막을 식각하여 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 캡핑절연막패턴을 형성하는 단계 이후 세정공정을 수행하여 상기 캡핑절연막 패턴을 마스크로 상기 절연막 및 상기 반도체층을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 절연막 및 상기 반도체층을 제거하는 단계 이후 상기 서브 반도체층과 접속되는 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그의 형성 방법은 다음의 효과를 제공한다.
첫째, 본 발명은 활성영역을 정의하기 위해 추가적인 공정을 수행하지 않아도 되어 공정시간이 단축되고, 활성영역이 따로 없기 때문에 셀 영역 내에 고집적화가 가능하다.
둘째, 본 발명은 저장전극 콘택을 형성하지 않아도 되므로 저장전극 콘택플러그를 형성하는데 사용되는 마스크 수와 그에 따른 비용을 절감할 수 있다.
셋째, 본 발명은 랜딩플러그의 두께가 낮아져 랜딩플러그 저항을 감소시킴으로써 불량률이 감소하고 반도체 소자의 특성이 향상된다.
넷째, 본 발명은 정션영역을 정의하지 않아도 되므로 정션영역을 형성하는데 사용되던 마스크 수 및 그에 따른 비용을 절감할 수 있다.
다섯째, 본 발명은 정션영역을 포함하지 않으므로 누설전류의 발생이 감소된다.
여섯째, 본 발명은 비트라인을 형성할 때 SAC 불량을 근본적으로 방지할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2l은 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4j는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2a 내지 도 2l은 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4j는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자는 기판(100) 상부에 형성된 도전패턴(104)과, 도전패턴(104) 상부에 형성되고 리세스가 구비되어 있는 층간절연막(106)과, 상기 층간절연막을 관통하며 도전패턴(104)과 접속되는 콘택플러그(110)와, 콘택플러그(110)와 접속되며 층간절연막(106) 상부에 구비되는 반도체층(114) 및 절연막(116)과, 절연막(116)의 상부에 형성된 전극패턴(118)과, 콘택플러그(110)를 사이에 두고 이웃한 전극패턴(118) 상부를 덮는 캡핑 절연막패턴(122)을 포함한다. 본 발명은 리세스 게이트의 구조를 설명하기 위하여 리세스가 구비되어 있는 층간절연막(106)을 실시예로 나타내지만, 반드시 리세스가 구비되어야 하는 것은 아니고 평평한 구조의 층간절연막(106)이 될 수 있다.
기판(100)은 실리콘 기판, 유리(glass) 또는 폴리머 계열의 물질을 포함하는 것이 바람직하고, 폴리머 계열의 물질인 경우에는 쉽게 구부러질 수 있는 특성 때문에 그 활용범위가 확대된다. 기판(100)으로 실리콘 기판이 적용되는 경우에는 기판과 도전패턴(104)과의 절연을 위하여 분리절연막(102)을 더 형성하는 것이 바람직하다. 분리절연막(102)은 산화막계열, 질화막 계열, 탄화막 계열 또는 저유전물질(low-K)로 탄소가 포함되는 폴리머 계열의 물질을 포함하는 것이 바람직하다.
도전패턴(104)은 비트라인 전극을 나타내며, 텅스텐 또는 구리를 포함하는 것이 바람직하다. 도전패턴(104) 하부에는 배리어층(미도시)이 더 포함할 수 있는데, 배리어층은 Ti, Ta, Mo 등의 금속, TiN, TaN, MoN 등의 금속질화물, 금속산화물 또는 금속탄화물을 포함하는 것이 바람직하다. 또한, 층간절연막(106)은 산화막 계열, 질화막 계열, 탄화막 계열 또는 저유전물질(low-K)로 탄소가 포함되는 폴리머 계열의 물질을 포함하는 것이 바람직하다.
또한, 반도체층(114)은 Si, SiGe, Ge, SiC, Ga 또는 As 등의 물질을 포함하는 것이 바람직하며 전극패턴(118) 하부에 구비되는 반도체층(114)에는 채널이 형성된다. 반도체층(114)은 실리콘 원자층이 모노레이어 또는 멀티레이어인 것이 바람직하다. 보다 구체적으로, 실리콘의 격자상수가 5.43Å인 것을 참고하여 볼때 반도체층(114)은 실리콘 원자가 1층 또는 12층으로 적층되어 있는 경우 반도체층(114)의 특성이 최적화되기 때문에 반도체층(114)의 두께는 5.5Å 내지 60Å인 것이 바람직하다. 그리고, 절연막(116)은 산화막 또는 질화막인 것이 바람직하다.
전극패턴(118)은 금속계열, 반도체 계열, 실리사이드 계열 또는 실리케이트 계열을 포함하는 것이 바람직한데, 금속계열은 텅스텐, 구리, 탈타늄 또는 티타늄을 포함한다. 이 경우, 전극패턴(118)은 절연막(116) 상부에 형성되되 리세스에 매립되는 구조로 형성된다. 이외에도 전극패턴(118)은 그래핀(graphene)을 포함하는데, 그래핀으로 형성되는 경우에는 절연막(116)의 표면에 박막형태로 형성된다. 전극패턴(118) 하부에는 배리어층(미도시)이 더 포함될 수 있는데, 배리어층은 Ti, Ta, Mo 등의 금속, TiN, TaN, MoN 등의 금속질화물, 금속산화물 또는 금속탄화물을 포함하는 것이 바람직하다.
도시되지는 않았지만 캡핑절연막패턴(122)의 양측에는 반도체층(114)과 접속되는 랜딩플러그를 더 포함하는 것이 바람직하다. 그리고, 랜딩플러그의 상부는 저장전극과 접속될 수 있다.
본 발명에 따른 반도체 소자는 기판(100)으로 폴리머를 적용함으로써 그 적용분야가 확대되며, 활성영역이 별도로 정의되어 있지 않기 때문에 한정된 활성영역에 트랜지스터를 형성하여여 하는 어려움을 극복할 수 있다. 그리고, 랜딩플러그 상부에 저장전극과 접속되도록 하기 위하여 저장전극 콘택을 추가로 형성하지 않아도 되기 때문에 콘택저항이 증가되는 것을 방지할 수 있다.
상술한 바와 같은 구성을 갖는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은 다음과 같다.
도 2a에 도시된 바와 같이, 기판(100) 상부에 분리절연막(102)을 형성한다. 여기서, 기판(100)은 실리콘 기판을 포함하는 것이 바람직하다. 분리절연막(102)은 산화막계열, 질화막 계열, 탄화막 계열 또는 저유전물질(low-K)로 탄소가 포함되는 폴리머 계열의 물질을 포함한다. 분리절연막(102)은 퍼니스, 화학적 기상증착방법(Chemical Vapor Deposition), 물리적 기상증착방법(Phisical Vapor Deposition), 스핀(spin) 코팅방법 또는 박막 접착방법 등으로 형성되는 것이 바람직하다. 분리절연막(102)은 보다 평탄화된 표면을 갖기 분리절연막(102)의 증착이후 평탄화 식각 공정(CMP)을 추가로 수행하는 것이 바람직하다.
본 발명은 기판(100) 상부의 전체 표면에 평평한 상태로 형성되기 때문에, 종래의 소자분리막을 형성하기 위하여 반도체 기판을 소정두께 식각하는 과정에서 슬롭(slope)이 형성되는 것을 근본적으로 방지할 수 있다. 이로 인해 슬롭이 형성된 만큼 활성영역의 면적이 줄어들지 않아 고집적화에도 용이하다.
기판(100)은 실리콘 기판 이외에도 유리(glass)나 폴리머 계열의 물질을 포함하는 것이 바람직하다. 폴리머 계열의 물질이 적용되는 경우는 쉽게 구부러질수 있는(flexible) 특징을 가질 수 있다. 따라서, 본 발명에 따른 반도체 소자는 단단한 구조물 내에 구비되는 것에 한정되지 않고 다양한 구조물 내에 적용될 수 있어 그 활용범위가 넓다. 기판(100)을 실리콘 기판으로 적용하지 않는 경우에는 기판(100)과 후속 공정에서 형성되는 도전층과의 절연이 별도로 요구되지 않기 때문에 분리절연막(102) 형성 공정을 생략할 수 있다.
도 2b에 도시된 바와 같이, 분리절연막(102) 상부에 도전패턴(104)을 형성한다. 여기서 도전패턴(104)은 비트라인을 의미하며, 도전패턴(104)은 비트라인 패터닝이 이루어진 후의 상태를 나타낸다. 여기서, 도전패턴(104)은 도전층을 증착시킨 후 그 상부에 노광 및 현상 공정을 통하여 도전층 상에 형성된 감광막 패턴을 마스크로 패터닝하여 형성되는 것이 바람직하다.
이때, 도전층의 증착은 퍼니스, 화학적기상증착방법, 물리적기상증착방법 또는 전기도금의 방법을 이용할 수 있다. 비트라인 패터닝은 노광공정을 이용한 방법 이외에도 다마신(Damascene)공정을 이용할 수 있다. 다마신 공정은 도전층의 물질로 쉽게 산화되는 물질이 사용되거나 식각이 어려운 물질이 사용되는 경우 이용하는 것이 바람직하다. 비트라인용 도전층은 텅스텐과 구리 등의 물질이 포함된다. 그리고, 도전층을 형성하기 이전 배리어층이 더 형성될 수 있다. 배리어층은 Ti, Ta, Mo 등의 금속, TiN, TaN, MoN등의 금속질화물, 금속산화물 또는 금속탄화물이 적용될 수 있다.
도 2c에 도시된 바와 같이, 도전패턴(104) 상부에 층간절연막(106)을 형성한다. 여기서, 층간절연막(106)은 후속 공정에서 형성되는 비트라인 콘택을 정의하는데 사용되며, 후속 공정에서 형성되는 트랜지스터와 도전패턴(104)을 전기적으로 절연시키기 위하여 형성된다.
층간절연막(106)은 산화막 계열, 질화막 계열, 탄화막 계열 및 저유전물질(low-K)로 탄소가 포함되는 폴리머 계열의 물질을 포함한다. 층간절연막(106)은 퍼니스, 화학적기상증착방법(Chemical Vapor Deposition), 물리적기상증착방법(Phisical Vapor Deposition), 스핀 코팅방법 또는 박막 접착방법 등으로 형성되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 도전패턴(104)이 노출되도록 층간절연막(106)을 식각하여 콘택홀(108)을 형성한다.
도 2e 및 도 2f에 도시된 바와 같이, 콘택홀(108)이 매립되도록 도전층(109)을 형성한다(도 2e). 이어서, 도전층(109)에 대하여 평탄화 식각 공정 또는 에치백(etchback) 공정을 수행하여 콘택플러그(110)를 형성한다. 여기서, 콘택플러그(110)는 비트라인 콘택플러그인 것이 바람직하다. 본 발명에 따른 도전패턴(104)과 콘택플러그(110) 즉, 비트라인과 비트라인 콘택플러그의 형성 방법은 종래 기술과 같이 SAC(Self Align Contact) 공정을 이용하지 않기 때문에 SAC공정으로 인한 불량을 방지할 수 있는 장점이 있다.
이후의 공정은 트랜지스터의 형성 공정을 설명하는데, 본 발명에서는 리세스 게이트를 일 실시예로 설명한다. 본 발명의 트랜지스터는 리세스 게이트에 한정되지 않고 다양한 구조로 변경 가능하다.
도 2g에 도시된 바와 같이, 층간절연막(106) 상부에 하드마스크패턴(112)을 형성하고, 하드마스크패턴(112)을 식각마스크로 층간절연막(106)을 식각하여 리세스를 형성한다. 이후, 하드마스크패턴(112)은 제거한다.
도 2h에 도시된 바와 같이, 리세스가 형성된 층간절연막(106) 및 콘택플러그(110) 상부에 반도체층(114) 및 절연막(116)을 형성한다. 여기서, 반도체층(114)은 Si, SiGe, Ge, SiC, Ga 또는 As 등의 물질을 포함하는 것이 바람직하다. 반도체층(114)은 실리콘 원자층이 모노레이어 또는 멀티레이어로 화학적기상증착방법, 물리적기상증착방법, 원자층증착방법 등을 이용하여 증착 또는 에피 성장(epitaxial growth) 시켜 형성하는 것이 바람직하다. 후속 공정에서 형성되는 전극층(118; 도 2j 참조)의 하부에 구비되는 반도체층(114)에는 채널이 형성된다. 반도체층(114)은 활성영역이 정의되는 곳에만 형성되기 위하여 패터닝하지 않아도 되기 때문에 제한된 영역에만 형성되지 않는다. 따라서, 반도체 소자의 고집적화로 활성영역이 좁아져 한정된 면적에 트랜지스터를 형성하여야 하는 어려움이 해소된다.
반도체층(114)을 증착한 후에 열처리 또는 플라즈마 트리트먼트를 이용한 결정화 과정을 수행하는 것이 바람직하다. 이와 같이 반도체층(114)의 결정화가 이루어지면 반도체 소자의 특성이 일정하게 컨트롤될 수 있는 장점이 있다. 이어서, 반도체층(114)에 이온주입을 수행하여 P 타입 또는 N 타입으로 도핑시키는 것이 바람직하다. 이와 같이 반도체층(114)에 직접 이온주입을 수행하므로 종래와 같이 게이트 하부에 따로 접합영역(juntion region)을 형성하지 않아도 되며, 정합영역을 형성하는데 필요한 마스크 비용, 공정 비용 및 공정 시간을 절감할 수 있다. 그리고, 접합영역을 별도로 형성하지 않기 때문에 접합영역에 의해 누설전류가 발생하는 것을 방지할 수 있다.
반도체층(114)의 두께는 5.5Å 내지 60Å인 것이 바람직한데, 이와 같은 두께를 갖는 것은 실리콘의 격자상수가 5.43Å인 것을 참고하여 볼때 반도체층(114)은 1층 내지 12층으로 적층되어 있는 경우 반도체층(114)의 특성이 최적화되기 때문이다.
절연막(116)은 산화막 또는 질화막인 것이 바람직하다. 절연막(116)은 반도체층(114) 상부에 추가로 형성하는 방법을 이용하거나, 반도체층(114)을 산화시키거나 질화시켜서 형성시킬 수도 있다. 반도체층(114)을 산화시키거나 질화시키는 방법은 산소, 오존, 질소의 분위기 또는 이들이 복합된 분위기에서 전기로나 RTA(Rapid Thermal Annealing)를 이용하여 확산시키는 원리를 이용하여 형성할 수 있다. 안정적으로 산화시키기 어려운 경우에는 금속 산화물, 금속 질화물 또는 금속 탄화물을 화학적기상증착방법, 물리적기상증착방법 또는 원자층증착방법 등을 이용하여 형성할 수 있다.
도 2i에 도시된 바와 같이, 절연막(116) 상부에 전극층(117)을 형성한다. 전극층(117)은 게이트 전극층인 것이 바람직하다. 전극층(117)은 금속, 반도체, 실리사이드 또는 실리케이트 등의 물질을 증착시켜 형성한다. 전극층(117)으로 사용되는 금속은 텅스텐, 구리, 탈타늄 또는 티타늄을 포함한다. 이외에도 전극층(117)은 그래핀(graphene)을 포함한다. 전극층(117)을 그래핀으로 형성하는 경우에는 리세스에 매립되도록 형성되는 것이 아니라 절연막(116)의 표면만 박막으로 형성된다. 따라서 후속 공정에서 전극층(117)을 이격시키기 위한 공정은 따로 수행되지 않아도 된다.
전극층(117)을 형성하기 이전 배리어층을 추가로 형성할 수 있는데, 배리어층은 Ti, Ta, Mo 등의 금속, TiN, TaN, MoN 등의 금속질화물, 금속산화물 또는 금속탄화물을 포함하는 것이 바람직하다. 배리어층과 전극층(117)은 화학적기상증착방법, 물리적기상증착방법, 원자층증착방법 또는 전기도금의 방법을 이용하여 형성하는 것이 바람직하다.
도 2j에 도시된 바와 같이, 전극층(117)을 이격시키기 위해 절연막(116)이 노출되도록 전극층(117)에 대하여 에치백 또는 평탄화 식각 공정을 수행하여 전극 패턴(118)을 형성한다. 전극층(117)에 에치백을 수행하여 전극패턴(118)을 형성하는 경우에는 절연막(116)을 식각정지막으로 하여 에치백 과정에서 반도체층(114)의 손상을 방지하여야 한다. 따라서, 에치백을 수행하는 식각반응물은 전극층(117)의 식각선택비와 절연막(116)의 식각선택비가 상이한 물질을 적용하여 전극층(117)만이 제거될 수 있도록 한다. 전극층(117)에 평탄화 식각공정을 수행하여 전극패턴(118)을 형성하는 경우에는 전극층(117)만이 제거되고 절연막(116)은 제거되지 않도록 식각선택비가 좋은 슬러리(slurry)를 형성하는 것이 바람직하다.
도 2k에 도시된 바와 같이, 전극패턴(118) 및 콘택플러그(110)를 보호할 수 있는 캡핑절연막(120)을 형성한다. 여기서 캡핑절연막(120)은 산화막 또는 질화막을 포함하는 것이 바람직하다. 캡핑절연막(120)은 금속 산화물, 금속 질화물 또는 금속 탄화물을 화학적기상증착방법, 물리적기상증착방법, 원자층증착방법 등을 이용하여 형성할 수 있다. 이 외에도 전극패턴(118)을 산화시키거나 질화시켜서 형성시킬 수도 있다. 전극패턴(118)을 산화시키거나 질화시키는 방법은 산소, 오존 또는 질소의 분위기 또는 이들이 복합된 분위기에서 전기로나 RTA(Rapid Thermal Annealing)를 이용하여 확산시키는 원리를 이용하여 형성할 수 있다.
도 2l에 도시된 바와 같이, 콘택플러그(110)를 사이에 두고 이웃하는 두개의 전극패턴(118)이 보호되도록 캡핑절연막(120)을 패터닝하여 캡핑절연막 패턴(122)을 형성한다. 캡핑절연막 패턴(122)은 전극패턴(118)과 콘택플러그(110)를 보호하는 동시에 후속 공정에서 반도체층(114)과 접속되는 랜딩플러그(미도시)가 형성될 영역을 정의한다. 랜딩플러그(미도시)를 형성하기 이전 세정을 통하여 반도체층(114) 상부의 절연막(116)을 제거하는 것이 바람직하다.
랜딩플러그는 금속, 반도체, 실리사이드 및 실리케이트 등의 물질을 증착시켜 형성한다. 랜딩플러그로 사용되는 금속은 텅스텐, 구리, 탈타늄 및 티타늄을 포함한다. 랜딩플러그를 형성하기 이전 배리어층을 추가로 형성할 수 있는데, 배리어층은 Ti, Ta, Mo 등의 금속, TiN, TaN, MoN 등의 금속질화물, 금속산화물 또는 금속탄화물을 포함하는 것이 바람직하다. 배리어층과 랜딩플러그는 화학적기상증착방법, 물리적기상증착방법, 원자층증착방법 또는 전기도금의 방법을 이용하여 형성하는 것이 바람직하다.
도시되지는 않았지만 랜딩플러그는 후속 공정에서 형성되는 저장전극과 접속된다. 따라서, 종래기술에서 저장전극이 활성영역에 접속되도록 게이트 상부에 형성되는 비트라인 콘택 및 비트라인을 포함하는 높이를 갖는 저장전극 콘택의 형성 공정을 생략할 수 있다. 이는 저장전극 콘택을 형성하기 위한 마스크 비용을 포함한 공정 비용 및 저장전극 콘택을 형성하는데 소요되는 시간을 효과적으로 절약할 수 있는 효과를 제공한다.
이하에서는 본 발명의 제 2 실시예에 따른 반도체 소자를 설명한다.
도 3에 도시된 바와 같이 본 발명의 제 2 실시예에 따른 반도체 소자는 기판(200) 상부에 형성된 도전패턴(204)과, 도전패턴(204) 상부에 형성되고 리세스가 구비되어 있는 층간절연막(206)과, 층간절연막(206)을 관통하며 도전패턴(204)과 접속되는 콘택플러그(208)와, 층간절연막(206) 상부에 구비된 서브 반도체층(210)과, 콘택플러그(208)와 접속되며 서브 반도체층(210) 상부에 구비되는 반도체층(212) 및 절연막(214)과, 절연막(214)의 상부에 형성된 전극패턴(216)과, 콘택플러그(210)를 사이에 두고 이웃한 전극패턴(216) 상부를 덮는 캡핑 절연막패턴(220)을 포함한다. 여기서, 서브 반도체층(210)은 Si, SiGe, Ge, SiC, Ga 또는 As 등의 물질을 포함하다.
도시되지는 않았지만 캡핑절연막패턴(220)의 양측에는 서브 반도체층(210)과 접속되는 랜딩플러그를 더 포함하는 것이 바람직하다. 그리고, 랜딩플러그의 상부는 저장전극과 접속될 수 있다.
본 발명의 제 2 실시예에 따른 반도체 소자 역시 제 1 실시예와 마찬가지로 리세스 게이트의 구조를 설명하기 위하여 리세스가 구비되어 있는 층간절연막(206)을 실시예로 나타내지만, 반드시 리세스가 구비되어야 하는 것은 아니고 평평한 구조의 층간절연막(206)이 될 수 있다. 여기서, 제 2 실시예에 따른 반도체 소자의 구성들에 대한 특징은 제 1 실시예에 따른 반도체 소자의 구성들에 대한 특징과 동일하므로 생략하고 도 1의 설명을 참조한다.
상술한 구성을 갖는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은 다음과 같다. 참고로 콘택플러그(208)를 형성하는 단계까지는 도 2a 내지 도 2e의 설명과 동일하므로, 이와 관련된 설명은 생략하고 도 2a 내지 도 2e를 참조한다. 그리고 후술하는 단계(도 4a 내지 도 4f)에서 형성되는 구성들에 대한 특징은 도 2a 내지 도 2l에 동일한 명칭을 갖는 구성들에 대한 설명과 동일하므로, 이와 관련된 설명은 생략하고 도 2a 내지 도 2l을 참조한다.
도 4a에 도시된 바와 같이, 절연막(202)이 구비된 기판(200) 상에 형성된 도전패턴(204) 상부에 층간절연막(206)을 형성하고, 층간절연막(206)을 관통하며 도전패턴(204)과 접속되는 콘택플러그(208)를 형성한다. 이어서 콘택플러그(208) 및 층간절연막(206) 상부에 서브 반도체층(210)을 형성한다. 이와 같이 층간절연막(206) 상부에 서브 반도체층(210)을 형성하는 것은 후속공정에서 형성되는 랜딩플러그가 반도체층(212)과 접속되지 못하는 경우 서브 반도체층(210)과 접속되도록 하여 반도체 소자의 특성이 저하되는 것을 방지한다.
서브 반도체층(210)은 화학적기상증착방법, 물리적기상증착방법, 원자층증착방법 등을 이용하여 증착 또는 에피 성장(epitaxial growth) 시켜 형성하는 것이 바람직하다. 그리고, 서브 반도체층(210)을 증착한 후에 열처리 또는 플라즈마 트리트먼트를 이용한 결정화 과정을 수행하는 것이 바람직하다. 이와 같이 서브 반도체층(210)의 결정화가 이루어지면 반도체 소자의 특성이 일정하게 컨트롤될 수 있는 장점이 있다. 이어서, 서브 반도체층(210)에 이온주입을 수행하여 P 타입 또는 N 타입으로 도핑시키는 것이 바람직하다.
도 4b에 도시된 바와 같이, 서브 반도체층(210) 상부에 리세스를 정의하는 하드마스크패턴 패턴(미도시)을 형성하고, 하드마스크패턴(미도시)을 식각마스크로 층간절연막(206)이 노출되도록 서브 반도체층(210)을 식각한 후, 식각된 서브 반도체층(210)을 마스크로 층간절연막(206)을 식각하여 리세스를 형성한다. 이후 하드마스크패턴(미도시)은 제거한다. 이는 본 발명의 제 1 실시예와 마찬가지로 리세스 게이트를 형성하기 위한 설명이므로 서브 반도체층(210) 및 층간절연막(206)을 리세스하는 공정은 생략될 수 있다.
이어서, 리세스가 형성된 층간절연막(206) 및 서브 반도체층(210) 상부에 반도체층(212) 및 절연막(214)을 형성한다.
도 4c에 도시된 바와 같이, 절연막(214) 상부에 전극층(215)을 형성한다. 전극층(215)은 게이트 전극층인 것이 바람직하다.
도 4d에 도시된 바와 같이, 전극층(215)을 이격시키기 위해 절연막(214)이 노출되도록 전극층(215)에 대하여 에치백 또는 평탄화 식각 공정을 수행하여 전극 패턴(216)을 형성한다. 전극층(215)에 에치백을 수행하여 전극패턴(216)을 형성하는 경우에는 절연막(214)을 식각정지막으로 하여 에치백 과정에서 반도체층(212)의 손상을 방지하여야 한다.
도 4e 및 도 4f에 도시된 바와 같이, 전극패턴(216) 및 콘택플러그(208)을 보호할 수 있는 캡핑절연막(218)을 형성한다(도 4e). 이어서, 콘택플러그(208)를 사이에 두고 이웃하는 두개의 전극패턴(216)이 보호되도록 캡핑절연막(218)을 패터닝하여 캡핑절연막 패턴(220)을 형성한다(도 4f). 캡핑절연막 패턴(220)은 전극패턴(216)과 콘택플러그(208)를 보호하는 동시에 후속 공정에서 반도체층(212)과 접속되는 랜딩플러그(미도시)가 형성될 영역을 정의한다. 랜딩플러그(미도시)를 형성하기 이전 세정을 통하여 반도체층(212) 상부의 절연막(214)을 제거하는 것이 바람직하다. 이때, 절연막(214)을 제거하는 과정에서 반도체층(212)이 일부 손실되더라도 반도체층(212) 하부에는 서브 반도체층(210)이 있기 때문에 랜딩플러그와의 접촉불량을 용이하게 방지할 수 있다. 결국, 랜딩플러그는 서브 반도체층(210)과 접속되어 반도체 특성의 저하를 방지한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (39)
- 기판;
상기 기판 상부에 형성된 도전패턴;
상기 도전패턴 상부에 형성된 층간절연막;
상기 도전패턴과 접속되며, 상기 층간절연막을 관통하는 콘택플러그;
상기 콘택플러그 및 상기 층간절연막 상부에 형성되는 반도체층 및 절연막;
상기 절연막 상부에 형성된 전극패턴; 및
상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 기판은,
유리(glass) 또는 폴리머 계열의 물질을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 기판은,
실리콘 기판을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 3에 있어서,
상기 기판의 상부에 구비된 분리절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 4에 있어서,
상기 분리절연막은
산화막계열, 질화막 계열, 탄화막 계열 또는 저유전물질(low-K)로 탄소가 포함되는 폴리머 계열의 물질을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 층간절연막은,
산화막계열, 질화막 계열, 탄화막 계열 또는 저유전물질(low-K)로 탄소가 포함되는 폴리머 계열의 물질을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 도전패턴은,
비트라인을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 도전패턴은,
텅스텐 또는 구리를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체층은,
Si, SiGe, Ge, SiC, Ga 또는 As 을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체층은,
5.5Å 내지 60Å의 두께를 갖는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체층은,
실리콘 원자층이 모노레이어로 형성된 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체층은,
실리콘 원자층이 멀티레이어로 형성된 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 전극패턴은,
금속계열, 반도체 계열, 실리사이드 계열 또는 실리케이트 계열을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 전극패턴은,
그래핀을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 캡핑절연막 양측으로 상기 반도체층과 접속되는 랜딩플러그를 더 포함하는 것을 특징으로 하는 반도체 소자. - 기판;
상기 기판 상부에 형성된 도전패턴;
상기 도전패턴 상부에 형성된 층간절연막;
상기 도전패턴과 접속되며, 상기 층간절연막을 관통하는 콘택플러그;
상기 층간절연막 상부에 형성된 서브 반도체층;
상기 서브 반도체층 및 상기 층간절연막 상부에 형성되는 반도체층 및 절연막;
상기 절연막 상부에 형성된 전극패턴; 및
상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 16에 있어서,
상기 서브 반도체층은,
Si, SiGe, Ge, SiC, Ga 또는 As 을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 16에 있어서,
상기 캡핑절연막 양측으로 상기 서브 반도체층과 접속되는 랜딩플러그를 더 포함하는 것을 특징으로 하는 반도체 소자. - 기판을 제공하는 단계;
상기 기판 상부에 도전패턴을 형성하는 단계;
상기 도전패턴 상부에 층간절연막을 형성하는 단계;
상기 도전패턴과 접속되며, 상기 층간절연막을 관통하는 콘택플러그를 형성하는 단계;
상기 콘택플러그 및 상기 층간절연막 상부에 반도체층 및 절연막을 형성하는 단계;
상기 절연막 상부에 전극패턴을 형성하는 단계; 및
상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 기판을 제공하는 단계 이후,
상기 기판 상부에 분리절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 도전패턴을 형성하는 단계는,
다마신 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 도전패턴을 형성하는 단계는,
상기 기판 상에 도전물질을 증착하는 단계;
상기 도전물질 상에 노광 및 현상공정을 통하여 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각마스크로 상기 도전물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 콘택플러그를 형성하는 단계 이후,
상기 층간절연막 상부에 하드마스크 패턴을 형성하는 단계;
상기 하드마스크 패턴을 식각마스크로 상기 층간절연막을 식각하여 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 반도체층을 형성하는 단계는,
화학적기상증착방법, 물리적기상증착방법 또는 원자층증착방법으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 반도체층을 형성하는 단계 이후,
상기 반도체층에 열처리 또는 플라즈마 트리트먼트를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 반도체층을 형성하는 단계 이후,
상기 반도체층에 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 절연막을 형성하는 단계는,
상기 반도체층을 산소, 오존, 질소 분위기 또는 이들의 복합된 분위기에서 전기로 또는 RTA(Rapid Thermal Annealing)를 이용하여 확산시키는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 절연막을 형성하는 단계는,
화학적기상증착방법, 물리적기상증착방법 또는 원자층증착방법으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 전극패턴을 형성하는 단계는,
상기 절연막 상부에 전극층을 형성하는 단계; 및
상기 전극층에 대하여 에치백 또는 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 29에 있어서,
상기 전극층에 에치백 공정을 수행하는 단계는,
상기 절연막을 식각정지막으로 상기 전극층을 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 캡핑절연막패턴을 형성하는 단계 이후,
세정공정을 수행하여 상기 캡핑절연막 패턴을 마스크로 상기 반도체층 상부의 상기 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 31에 있어서,
상기 절연막을 제거하는 단계 이후
상기 캡핑절연막패턴의 양측에 상기 반도체층과 접속되는 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 기판을 제공하는 단계;
상기 기판 상부에 도전패턴을 형성하는 단계;
상기 도전패턴 상부에 층간절연막을 형성하는 단계;
상기 도전패턴과 접속되며, 상기 층간절연막을 관통하는 콘택플러그를 형성하는 단계;
상기 층간절연막 상부에 서브 반도체층을 형성하는 단계;
상기 서브 반도체층 및 상기 층간절연막 상부에 반도체층 및 절연막을 형성하는 단계;
상기 절연막 상부에 전극패턴을 형성하는 단계; 및
상기 콘택플러그를 사이에 두고 이웃한 전극패턴의 상부를 덮는 캡핑절연막패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 33에 있어서,
상기 서브 반도체층을 형성하는 단계는
화학적기상증착방법, 물리적기상증착방법 또는 원자층증착방법으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 33에 있어서,
상기 서브 반도체층을 형성하는 단계 이후,
상기 서브 반도체층에 열처리 또는 플라즈마 트리트먼트을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 33에 있어서,
상기 서브 반도체층을 형성하는 단계 이후,
상기 서브 반도체층에 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 33에 있어서,
상기 서브 반도체층을 형성하는 단계 이후,
상기 층간절연막 상부에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 상기 서브 반도체층 및 상기 층간절연막을 식각하여 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 33에 있어서,
상기 캡핑절연막패턴을 형성하는 단계 이후,
세정공정을 수행하여 상기 캡핑절연막 패턴을 마스크로 상기 절연막 및 상기 반도체층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 38에 있어서,
상기 절연막 및 상기 반도체층을 제거하는 단계 이후.
상기 서브 반도체층과 접속되는 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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