KR101159693B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 28
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- 229920000642 polymer Polymers 0.000 claims description 8
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 7
- 229910017604 nitric acid Inorganic materials 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 239000013543 active substance Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
본 발명은 금속 배선 사이의 절연막을 식각한 다음에 콘택플러그를 형성하고, 인접한 금속 배선과 쇼트되지 않도록 콘택플러그의 양측벽을 식각하여 보잉(bowing)을 형성함으로써 금속 배선과 콘택플러그 간의 쇼트 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선과 콘택플러그의 불량을 개선할 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
반도체는 전기 전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간 영역에 속하는 물질로서, 반도체에 불순물을 첨가하고 도체를 연결하여 트랜지스터와 같은 반도체 소자를 생성하는데 사용된다. 이러한 반도체 소자를 이용하여 데이터 저장 등의 여러 가지 기능을 수행하는 장치를 반도체 장치라 한다.
이러한 반도체 장치가 점점 고집적화되면서 반도체 칩 크기가 감소하고, 이에 따라 칩 내에 형성되는 다수의 반도체 소자의 크기도 감소하게 되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 금속 배선(110)을 형성한다. 이때, 금속 배선(110)은 라인 타입으로 형성한다.
다음에는, 금속 배선(110)을 포함한 전면에 제 1 절연막(120)을 형성한다. 제 1 절연막(120) 상부에 감광막(미도시)을 형성한 후, 콘택홀 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음에는, 감광막 패턴을 식각마스크로 이용하여 제 1 절연막(120) 및 반도체 기판(100)을 식각하여 콘택홀(130)을 형성한다.
도 1b를 참조하면, 콘택홀(130)을 포함한 전면에 스페이서용 물질(140)을 형성한다. 이때, 스페이서용 물질(140)은 질화막(Nitride)을 포함한다.
도 1c를 참조하면, 제 1 절연막(120)의 상부 및 반도체 기판(100)이 노출될 때까지 스페이서용 물질(140)을 에치백(Etchback)하여 콘택홀(130) 측벽에만 잔류하는 스페이서(150, Spacer)를 형성한다. 이때, 스페이서(150)를 형성할 때, 콘택홀(130)의 측벽에 스페이서(150)가 일정하게 형성되지 않거나 스페이서(150)를 형성하기 위하여 스페이서용 물질(140)을 식각할 때 스페이서(150)의 일부가 식각되어 인접한 금속배선(110)이 노출되는 문제가 있다. 이러한 콘택홀(130)의 측벽에 스페이서(150)가 일정하게 형성되지 않으면 후속 공정에서 콘택플러그의 폴리머(Polymer)와 인접한 금속 배선(110)이 'A' 와 같이 쇼트(short) 되는 불량이 발생한다.
도 1d를 참조하면, 콘택홀(130)에 도전물질 또는 폴리머(Polymer)를 증착하여 콘택플러그(160)를 형성한다.
전술한 반도체 소자의 제조 방법에서, 반도체 소자가 고집적화되어 감에 따라 금속 배선과 콘택플러그 사이의 마진(Margin)이 좁아져 쇼트 불량이 발생하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 금속 배선 사이의 절연막을 식각한 다음에 콘택플러그를 형성하고, 인접한 금속 배선과 쇼트되지 않도록 콘택플러그의 양측벽을 식각하여 보잉(bowing)을 형성함으로써 금속 배선과 콘택플러그 간의 쇼트 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 제 1 금속 배선을 형성하는 단계, 상기 제 1 금속 배선 사이에 콘택 플러그를 형성하는 단계, 상기 콘택 플러그의 양측벽을 식각하는 단계 및 양측벽이 식각된 상기 콘택 플러그를 포함한 전면에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 금속 배선을 형성하는 단계와 상기 콘택 플러그를 형성하는 단계 사이에 식각 정지막(Etch Stop Layer)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 콘택 플러그를 형성하는 단계는 상기 제 1 금속 배선을 포함한 전면에 희생 절연막을 형성하는 단계 및 콘택 플러그 마스크를 식각 마스크로 상기 희생 절연막 및 상기 반도체 기판을 식각한 후, 플러그 물질을 매립하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 플러그 물질은 도전물질 또는 폴리머(Polymer)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 콘택 플러그를 형성하는 단계와 상기 콘택 플러그의 측벽을 식각하는 단계 사이에 상기 희생 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 콘택 플러그의 양측벽을 식각하는 단계는 습식(wet) 식각 방법을 이용하여 실시하는 것을 특징으로 한다.
바람직하게는, 상기 습식 식각 방법에서 식각 용액은 질산계 혼합물을 이용하되, 질산(HNO3)을 주성분으로 하고, 불산(HF) 등의 활성제를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 식각 용액은 0℃ ~ 50℃의 온도에서 사용하는 것을 특징으로 한다.
바람직하게는, 상기 절연막을 형성하는 단계 후, 상기 절연막 상에 제 2 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 금속 배선 사이의 절연막을 식각한 다음에 콘택플러그를 형성하고, 인접한 금속 배선과 쇼트되지 않도록 콘택플러그의 양측벽을 식각하여 보잉(bowing)을 형성함으로써 금속 배선과 콘택플러그 간의 쇼트 불량을 방지할 수 있는 장점이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)상에 제 1 금속 배선(210)을 형성한다. 이때, 제 1 금속 배선(210)은 라인(Line) 타입으로 형성하는 것이 바람직하다. 다음에는, 제 1 금속 배선(210)을 포함한 전면에 식각 정지막(220, Etch Stopper layer)을 형성한다. 이때, 식각 정지막(220)은 질화막(Nitride)으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 식각 정지막(220)을 포함한 전면에 제 1 희생 절연막(230)을 형성한다. 다음에는, 제 1 희생 절연막(230) 상부에 감광막(미도시)을 형성한 후, 콘택홀(Contact hole) 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 식각 마스크로 이용하여 제 1 희생 절연막(230) 및 반도체 기판(200)을 식각하여 콘택홀(240)을 형성한다.
다음에는, 콘택홀(240)을 포함한 전면에 도전물질 또는 폴리머(Polymer)를 증착한 후, 제 1 희생 절연막(230)이 노출될 때까지 도전물질 또는 폴리머를 평탄화 식각하여 콘택플러그(250)를 형성한다.
도 2c를 참조하면, 제 1 희생 절연막(230)을 제거한다. 이때, 제 1 희생 절연막(230)은 습식(wet) 식각 방법을 이용하여 제거하는 것이 바람직하다. 이때, 제 1 금속 배선(210) 또는 하부의 다른 층들은 식각 정지막(220)에 의해 보호된다.
도 2d를 참조하면, 콘택플러그(250)의 양측벽 일부를 식각하여 인접한 제 1 금속 배선(210)과 접촉되지 않도록 만든다. 즉, 습식 식각 방법을 이용하여 콘택플러그(250)의 측벽을 식각함으로써 'A'와 같이 보잉(bowing)이 형성된다. 이러한 보잉(bowing)으로 인하여 콘택플러그(250)와 제 1 금속 배선(210) 간의 쇼트를 방지할 수 있으며, 콘택플러그(250)의 상부는 다른 금속 배선과 연결될 수 있도록 식각되지 않고 원래의 크기를 유지하여 콘택 저항을 유지할 수 있다.
구체적으로, 콘택플러그(250)의 양측벽을 식각하는 방법은 습식 식각 방법을 이용한다. 습식 식각 방법 중 습식 식각 용액은 질산계 혼합물을 사용하며, 질산계 혼합물은 질산(HNO3)을 주성분으로 하고 불산(HF) 등의 활성제를 혼합한 물질이다. 이때, 습식 용액은 상온에서 사용하는 것이 바람직하다. 가장 바람직하게는, 0℃ ~ 50℃의 온도에서 사용한다.
도 2e 및 도 2f를 참조하면, 콘택플러그(250)를 포함한 전면에 제 2 희생 절연막(260)을 형성한 후, 콘택플러그(250)가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)과 같은 평탄화 식각 공정을 실시한다. 이때, 도 2d의 'A' 와 같은 보잉(bowing) 영역에 제 2 희생 절연막(260)을 매립함으로써 콘택플러그(250)와 제 1 금속 배선(210)이 완전하게 절연된다.
도 2g를 참조하면, 콘택플러그(250)를 포함한 전면에 제 2 금속 배선(270)을 형성한다.
전술한 바와 같이, 본 발명은 금속 배선 사이의 절연막을 식각한 다음에 콘택플러그를 형성하고, 인접한 금속 배선과 쇼트되지 않도록 콘택플러그의 양측벽을 식각하여 보잉(bowing)을 형성함으로써 금속 배선과 콘택플러그 간의 쇼트 불량을 방지할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (9)
- 반도체 기판상에 제 1 금속 배선을 형성하는 단계;
상기 제 1 금속 배선 사이에 콘택 플러그를 형성하는 단계;
상기 콘택 플러그의 양측벽을 식각하되, 상기 콘택 플러그의 상부의 너비는 상기 콘택 플러그의 하부의 너비보다 더 넓게 형성되는 단계; 및
양측벽이 식각된 상기 콘택 플러그를 포함한 전면에 절연막을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 1 금속 배선을 형성하는 단계와 상기 콘택 플러그를 형성하는 단계 사이에 식각 정지막(Etch Stop Layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 콘택 플러그를 형성하는 단계는
상기 제 1 금속 배선을 포함한 전면에 희생 절연막을 형성하는 단계; 및
콘택 플러그 마스크를 식각 마스크로 상기 희생 절연막 및 상기 반도체 기판을 식각한 후, 플러그 물질을 매립하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,
상기 플러그 물질은 도전물질 또는 폴리머(Polymer)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,
상기 콘택 플러그를 형성하는 단계와 상기 콘택 플러그의 측벽을 식각하는 단계 사이에 상기 희생 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 콘택 플러그의 양측벽을 식각하는 단계는 습식(wet) 식각 방법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,
상기 습식 식각 방법에서 식각 용액은 질산계 혼합물을 이용하되, 질산(HNO3) 및 불산(HF)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,
상기 식각 용액은 0℃ ~ 50℃의 온도에서 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 절연막을 형성하는 단계 후, 상기 절연막 상에 제 2 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100065185A KR101159693B1 (ko) | 2010-07-07 | 2010-07-07 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100065185A KR101159693B1 (ko) | 2010-07-07 | 2010-07-07 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120004606A KR20120004606A (ko) | 2012-01-13 |
| KR101159693B1 true KR101159693B1 (ko) | 2012-06-26 |
Family
ID=45611043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100065185A KR101159693B1 (ko) | 2010-07-07 | 2010-07-07 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101159693B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040007112A (ko) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| KR20100076752A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
-
2010
- 2010-07-07 KR KR1020100065185A patent/KR101159693B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040007112A (ko) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
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| Publication number | Publication date |
|---|---|
| KR20120004606A (ko) | 2012-01-13 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
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