KR20100075735A - 반도체장치 및 그 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

채널이 형성되는 제1반도체층과 소스 전극층 및 드레인 전극층이 접하는 계면의 콘택 저항이 높아지는 한가지 원인은, 소스 전극층 및 드레인 전극층이 되는 금속재료의 표면이 먼지나 불순물에 의해 오염되어, 전기 저항이 높은 피막이 형성되는 현상이다. 따라서, 피막의 형성으로부터 표면이 보호된 소스 전극층 및 드레인 전극층과 제1반도체층이 접하는 반도체장치 및 그 제조방법을 제공한다. 성막후의 도전막을 대기에 노출시키지 않고, 도전막 위에 연속해서 제1반도체층 이하의 도전율을 갖는 제2반도체막을 포함하는 보호막을 적층하고, 해당 적층막을 소스 전극층 및 드레인 전극층에 형성하고, 소스 전극층 및 드레인 전극층이 제2반도체막을 개재하여 제1반도체층에 접한다.
반도체장치, 콘택 저항, 보호층, 도전율

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체장치 및 그 제조방법에 관한 것이다. 예를 들면, 박막 트랜지스터나, 채널 형성 영역에 산화물 반도체막을 채용한 반도체장치에 관한 것이다. 또한, 예를 들면, 박막 트랜지스터를 갖는 액정 표시 패널로 대표되는 전기광학장치나 박막 트랜지스터와 유기 발광 소자를 갖는 발광 표시장치에 관한 것이다. 또한, 그들 전기광학장치나 발광 표시장치를 부품으로서 탑재한 전자기기에 관한 것이다.
이때, 본 명세서중에 있어서 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체소자, 반도체소자를 갖는 전기광학장치, 반도체회로 및 전자기기는 모두 반도체장치이다.
최근, 매트릭스 형태로 배치된 표시 화소마다 박막 트랜지스터(이하, TFT라고 한다)로 이루어진 스위칭 소자를 설치한 액티브 매트릭스형의 표시장치(액정 표시장치나 발광 표시장치나 전기영동식 표시장치)가 활발히 개발되고 있다. 액티브 매트릭스형의 표시장치는, 화소(또는 1 도트)마다 스위칭 소자가 설치되어 있어, 단순 매트릭스 방식에 비해 화소밀도가 증가한 경우에 저전압구동할 수 있으므로 유리하다.
한편, 금속 산화물은 다양하게 존재하고 다양한 용도로 사용되고 있다. 산화 인듐은 잘 알려진 재료이며, 액정 디스플레이 등에서 필요로 되는 투명 전극재료로서 사용되고 있다.
또한, 금속 산화물 중에, 반도체특성을 나타낸 것이 있다. 반도체특성을 나타낸 금속 산화물은 화합물 반도체의 일종이다. 화합물 반도체란, 2종 이상의 원자가 결합해서 생기는 반도체이다. 일반적으로, 금속 산화물은 절연체가 된다. 그러나, 금속 산화물을 구성하는 원소의 조합에 따라서는, 반도체가 되는 것이 알려져 있다.
예를 들면, 금속 산화물 중에서, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등은 반도체특성을 나타낸 것이 알려져 있다. 이러한 금속 산화물로 구성되는 투명 반도체층을 채널 형성 영역으로 하는 박막 트랜지스터가 개시되어 있다 (특허문헌 1 내지 4, 비특허문헌 1).
그런데, 금속 산화물은 1원계 산화물 뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들면, 호모로거스 상을 갖는 InGaO3(ZnO)m(m: 자연수)은 공지의 재료이다(비특허문헌 2 내지 4).
그리고, 상기 와 같은 In-Ga-Zn계 산화물을 박막 트랜지스터의 채널층으로서 적용가능한 것이 확인되어 있다(특허문헌 5, 비특허문헌 5 및 6).
이들 산화물 반도체막을 사용한 박막 트랜지스터를 투광성을 갖는 기판 위에 형성하고, 화상표시장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 6, 특허문헌 7 등에 개시되어 있다. 또한, 게이트 전극이나, 소스 전극 또는 드레인 전극도 투광성을 갖는 도전막을 사용하여 형성하는 것에 의해, 투광성을 갖는 박막 트랜지스터를 제조하는 시도가 특허문헌 8, 특허문헌 9에, 게이트 절연막을 산화성 분위기에서 처리하여, 산화물 반도체막과의 계면의 특성을 개선하는 기술이 특허문헌 10에 개시되어 있다.
[선행기술 문헌]
[특허문헌]
[특허문헌 1] 일본국 특개소 60-198861호 공보
[특허문헌 2] 일본국 특개평 8-264794호 공보
[특허문헌 3] 일본국 특표평 11-505377호 공보
[특허문헌 4] 일본국 특개 2000-150900호 공보
[특허문헌 5] 일본국 특개 2004-103957호 공보
[특허문헌 6] 일본국 특개 2007-123861호 공보
[특허문헌 7] 일본국 특개 2007-96055호 공보
[특허문헌 8] 일본국 특개 2007-123700호 공보
[특허문헌 9] 일본국 특개 2007-81362호 공보
[특허문헌 10] 일본국 특개 2006-165531호 공보
[비특허문헌]
[비특허문헌 1] M.W. Prins， K. O. Grosse-Holz， G. Muller， J. F. M. Cillessen， J. B. Giesbers， R. P. Weening， and R. M. Wolf, 「A ferroelectric transparent thin-film transistor」, Appl. Phys. Lett., 17 June 1996, Vol. 68 p.3650
[비특허문헌 2] M. Nakamura， N. Kimizuka， and T. Mohri, 「The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃」, J. Solid State Chem., 1991, Vol.93， p.298
[비특허문헌 3] N. Kimizuka， M. Isobe， and M. Na kamura, 「Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7,8,9, and 16) in the In2O3-ZnGa2O4-ZnO System」, J. Solid State Chem., 1995, Vol.116, p.170
[비특허문헌 4] 나카무라 마사키, 키미즈카 노보루, 모리 타카히코, 이소베 미쯔마사, 「호모로거스 상, InFeO3(ZnO)m(m:자연수)와 그것의 동형 화합물의 합성 및 결정구조」, 고체물리, 1993년, Vol.28, No.5, p.317
[비특허문헌 5] K.Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, 「Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor」, SCIENCE, 2003, Vol.300, p.1269
[비특허문헌 6] K.Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, 「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」, NATURE, 2004, Vol. 432 p.488
채널 형성 영역에 반도체막을 사용하는 박막 트랜지스터에는, 동작 속도가 빠르고, 제조 공정이 비교적 간단하며, 충분한 신뢰성을 갖고 있는 것이 요구되고 있다.
박막 트랜지스터를 형성함에 있어서, 소스 전극층 및 드레인 전극층은 저저항의 금속재료를 사용한다. 특히, 대면적의 표시를 행하는 표시장치를 제조할 때, 배선의 저항에 의한 신호의 지연 문제가 현저하게 된다. 따라서, 배선이나 전극의 재료로서는, 전기 저항값이 낮은 금속재료를 사용하는 것이 바람직하다.
또한, 예를 들면, 액정 표시장치나 유기발광소자를 사용한 표시장치에 있어서는, 그 반도체장치의 트랜지스터 특성의 격차가 큰 경우, 특성의 격차에 기인하는 표시 불균일이 발생할 우려가 있다. 특히, 발광소자를 갖는 표시장치에 있어서는, 화소전극층에 일정한 전류가 흐르도록 배치된 TFT(구동회로 또는 화소에 배치되는 발광소자에 전류를 공급하는 TFT)의 온 전류(Ion)의 격차가 클 경우, 표시 화면에 있어서 휘도의 격차가 생길 우려가 있다.
채널이 형성되는 영역을 포함하는 반도체층과, 소스 전극층 및 드레인 전극층이 접하는 계면에 생기는 콘택 저항이 클 경우, 배선 저항과 마찬가지로 신호의 지연 문제를 일으키는 원인이 된다. 또한, 콘택 저항의 격차는, 표시 불균일을 생기게 하는 트랜지스터 특성의 격차의 원인이 된다.
콘택 저항이 높아지는 요인은 여러가지로 생각된다. 예를 들면, 소스 전극층 및 드레인 전극층이 되는 금속재료의 표면이 먼지나 불순물에 의해 오염되어, 전기 저항이 높은 피막이 형성되는 현상을 예로 들 수 있다.
본 발명의 일 태양은, 소스 전극층 및 드레인 전극층이 되는 제1전극층 및 제2전극층 위에 형성된 제2반도체를 포함하는 보호층을 통해, 제1전극층 및 제2전극층이, 채널이 형성되는 제1반도체로 이루어진 층에 접하는 반도체장치 및 그 제조방법을 제공하는 것을 과제로 한다. 이하, 제1반도체로 이루어진 층을 제1반도체층, 제2반도체로 이루어진 층을 제2반도체층이라고도 한다.
본 명세서 중에서 사용하는 제1반도체 및 제2반도체로서는, 예를 들면, Si, Ge, SiC로 대표되는 14족 원소로 이루어지는 반도체 및, GaAs, InP, ZnSe, CdS, CuAlOS 등의 화합물 반도체 및, GaN, AlN, InN 등의 질화물 반도체 및, ZnO, CuAlO2 등의 산화물 반도체를 그것의 예로 들 수 있다. 또한, 비정질이어도, 미결정을 포함하고 있어도, 다결정이어도, 단결정이어도 된다.
제1반도체 및 제2반도체의 일례는, 인듐, 갈륨, 아연 및 주석의 어느 한가지를 포함하는 산화물 반도체이며, 예를 들면, InMO3(ZnO)m(m>0)으로 표기되고, 그것의 박막을 제1반도체층 및 제2반도체층으로서 사용한 박막 트랜지스터를 제조한다. 이때, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 1의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga인 경우가 있는 것 이외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 기타의 천이금속 원소, 또는 상기 천이금속의 산화물이 포함되고 있는 일이 있다. 본 명세서에 있어서는 이 박막을 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막 또는 In-Ga-Zn-O계 비단결정 막으로도 부른다. 이때, In-Ga-Zn-O계 비단결정 막에 포함되는 나트륨(Na)은 5×1018/cm3 이하, 바람직하게는 1×1018/cm3 이하이다.
제1전극층 및 제2전극층이 되는 도전막 위에 형성한 제2반도체를 포함하는 보호층이, 도전막 위에 콘택 저항을 향상시키는 원인이 되는 피막의 형성을 방지하고, 또한, 도전막의 표면을 균질하게 한다. 그 결과, 반도체장치의 소스 영역 및 드레인 영역의 기생 저항이 격차가 없게 억제되어, 높은 전계효과 이동도를 표시하는 박막 트랜지스터가 얻어진다.
즉, 본 발명의 반도체장치의 일 태양은, 게이트 전극층과, 게이트 전극층 위의 게이트 절연막과, 게이트 절연막 위에서 게이트 전극층과 단부가 중첩하는 제1전극층 및 제2전극층과, 제1전극층 및 제2전극층 위에 있는 보호층과, 게이트 전극 층과 중첩하고, 게이트 절연막, 제1전극층 및 제2전극층의 측면부, 및 보호층의 측면부와 상면부에 접하는 제1반도체층을 갖고, 보호층이 제1반도체층 이하의 도전율을 갖는 반도체장치이다.
또한, 본 발명의 일 태양은, 보호층이 제1반도체층과 동일한 원소를 포함하는 조성물로 형성되어 있는 반도체장치이다.
또한, 본 발명의 일 태양은, 제1반도체층이 산화물 반도체에 의해 형성되어 있는 반도체장치이다.
또한, 본 발명의 일 태양은, 제1반도체층이 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체에 의해 형성되어 있는 반도체장치이다.
또한, 본 발명의 일 태양은, 제1전극층 및 제2전극층 위에, 제1반도체층 이하의 도전율을 갖고, 제1반도체층보다 얇은 제2반도체층이 형성되어 있는 반도체장치이다.
또한, 본 발명의 일 태양은, 제1전극층 및 제2전극층과, 제1전극층 및 제2전극층 위의 보호층과, 제1전극층 및 제2전극층의 측면부, 및 보호층의 측면부와 상면부에 접하는 제1반도체층과, 제1반도체층 위의 게이트 절연막과, 게이트 절연막을 거쳐 제1전극층 및 제2전극층의 단부에 중첩하는 게이트 전극층을 갖고, 보호층이 제1반도체층 이하의 도전율을 갖는 반도체장치이다.
또한, 본 발명의 일 태양은, 보호층이 제1반도체층과 동일한 원소를 포함하는 조성물로 형성되어 있는 반도체장치이다.
또한, 본 발명의 일 태양은, 제1반도체층이 산화물 반도체에 의해 형성되어 있는 반도체장치이다.
또한, 본 발명의 일 태양은, 제1반도체층이 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체에 의해 형성되어 있는 반도체장치이다.
또한, 본 발명의 일 태양은, 제1전극층 및 제2전극층 위에, 제1반도체층 이하의 도전율을 갖고, 제1반도체층보다 얇은 제2반도체층이 형성되어 있는 반도체장치이다.
또한, 본 발명의 일 태양은, 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 제1전극층 및 제2전극층을 형성하고, 제1전극층 및 제2전극층 위에 보호층을 형성하고, 게이트 전극층에 중첩하고, 게이트 절연막, 제1전극층 및 제2전극층의 측면부와, 보호층의 상면부와 측면부에 접해서 제1반도체층을 형성하는, 보호층이 제1반도체층 이하의 도전율을 갖는 반도체장치의 제조방법이다.
또한, 본 발명의 일 태양은, 제1전극층 및 제2전극층을 형성하고, 제1전극층 및 제2전극층 위에 보호층을 형성하고, 제1전극층 및 제2전극층의 측면부, 및 보호층의 상면부와 측면부에 접해서 제1반도체층을 형성하고, 제1반도체층 위에 게이트 절연막을 형성하고, 게이트 절연막을 거쳐 제1전극층 및 제2전극층의 단부에 중첩하는 게이트 전극층을 형성하는, 보호층이 제1반도체층 이하의 도전율을 갖는 반도체장치의 제조방법이다.
또한, 본 발명의 일 태양은, 도전막을 성막하고, 도전막을 대기에 노출시키지 않고 도전막 위에 제2반도체층을 연속해서 성막해서 적층막을 형성하고, 적층막 을 사용해서 보호층을 갖는 제1전극층 및 제2전극층을 형성하는 반도체장치의 제조방법이다.
본 발명의 일 태양이 의해, 소스 전극층 및 드레인 전극층이 되는 제1전극층 및 제2전극층 위에 형성한 제2반도체를 포함하는 보호층을 거쳐, 제1전극층 및 제2전극층이, 채널이 형성되는 제1반도체로 이루어진 층에 접하는 반도체장치 및 그 제조방법을 제공할 수 있다.
이하에서는, 본 발명의 실시예에 대해 도면을 사용해서 상세히 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타낸 실시예의 기재 내용에 한정해서 해석되는 것은 아니다. 이때, 이하에서 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 다른 도면 사이에서 공통되어 사용하고, 그것의 반복의 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체장치의 일례인 박막 트랜지스터 및 그것의 제조공 정에 대해 설명한다. 구체적으로는 박막 트랜지스터를 갖는 표시장치의 화소부의 제조공정에 대해 설명한다.
도 1에 본 실시형태의 박막 트랜지스터를 나타낸 것이다. 도 1a는 평면도이며, 도 1b는 도 1a에 있어서의 A1-A2 및 B1-B2에서 절단한 단면도이다.
도 1a 및 도 1b에 나타낸 박막 트랜지스터(151)는, 기판(100) 위에 게이트 전극층(111)이 형성되고, 게이트 전극층(111) 위에 게이트 절연막(102)이 형성되고, 소스 전극층 및 드레인 전극층이 되는 제1전극층(115a) 및 제2전극층(115b)이 단부를 게이트 전극층(111)에 중첩해서 게이트 절연막(102) 위에 형성되어 있다. 제1산화물 반도체층(113)은, 게이트 전극층(111)과 중첩하고, 게이트 절연막(102), 제1전극층(115a) 및 제2전극층(115b)의 측면부와, 제1보호층(114a) 및 제2보호층(114b)의 측면부와 상면부와 접하도록 설치되어 있다.
또한, 바꿔 말하면, 박막 트랜지스터(151)을 포함하는 전체 영역에 있어서 게이트 절연막(102)이 존재하고, 게이트 절연막(102)과 기판(100)의 사이에는 게이트 전극층(111)이 설치되고, 게이트 절연막(102) 위에는 소스 전극층 및 드레인 전극층이 되는 제1전극층(115a) 및 제2전극층(115b) 이외에 배선을 갖고, 제1전극층(115a) 및 제2전극층(115b) 위에는 제1산화물 반도체층(113)을 갖고, 제1산화물 반도체층(113)과 제1전극층(115a) 사이에는 제1보호층(114a)이 설치되고, 제1산화물 반도체층(113)과 제2전극층(115b) 사이에는 제2보호층(114b)이 설치되고, 배선은 제1산화물 반도체층(113)의 외주부보다 외측으로 연장되어 있다.
본 실시형태의 제1산화물 반도체층(113)은 In-Ga-Zn-O계 비단결정 막으로 이 루어진다. In-Ga-Zn-O계 비단결정 막의 조성비는 성막 조건에 의해 변화한다. 예를 들면, 산화 인듐(In2O3)과 산화 갈륨(Ga2O3)과 산화 아연(ZnO)의 조성비를 1:1:1(=In2O3:Ga2O3:ZnO)로 하는 타겟(In:Ga:Zn=1:1:0.5)을 사용하여, 스퍼터링법에서의 아르곤 가스 유량을 40sccm으로 하는 성막 조건을 들 수 있다. 이 성막 조건을 조건 1로 한다. 또한, 같은 타겟을 사용하여, 스퍼터링법에서의 아르곤 가스 유량을 10sccm, 산소를 5sccm으로 하는 성막 조건도 들 수 있다. 이 조건을 조건 2로 한다.
유도결합 플라즈마 질량분석법(ICP-MS: Inductively Coupled Plasma Mass Spectrometry)에 의해 측정한 대표적인 산화물 반도체막의 조성비는, 조건 1에서 성막한 경우에는 InGa0.95Zn0.41O3.33이고, 조건 2에서 성막한 경우에는, InGa0.94Zn0.40O3.31이다.
또한, 측정방법을 러더포드 후방산란 분석법(RBS: Rutherford Backscattering Spectrometry)으로 바꾸어 정량화한 대표적인 산화물 반도체막의 조성비는, 조건 1에서 성막한 경우에는 InGa0.93Zn0.44O3.49이며, 조건 2에서 성막한 경우에는 InGa0.92Zn0.455O3.86이다.
In-Ga-Zn-O계 비단결정 막의 결정구조는, 아모퍼스 구조가 X선회절(XRD: X-ray diffraction)의 분석에서는 관찰된다. 이때, 측정한 샘플의 In-Ga-Zn-O계 비단결정 막은, 스퍼터링법으로 성막한 후, 가열처리를 200℃∼500℃, 대표적으로는 300∼400℃에서 10분∼100분 행하고 있다.
상기 산화물 반도체의 측정값은 일례이며, InMO3(ZnO)m(m>0)인 산화물 반도체를 제1산화물 반도체층(113)으로서 적용할 수 있다. 이때, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 1의 금속 원소 또는 복수의 금속 원소이다.
제1보호층(114a)은 제1산화물 반도체층(113)과 제1전극층(115a)에 접해서 그 사이에 설치되고, 제2보호층(114b)은 제1산화물 반도체층(113)과 제2전극층(115b)에 접해서 그 사이에 설치되어 있다. 또한, 제1보호층(114a) 및 제2보호층(114b)은 제1산화물 반도체층(113) 이하의 도전율을 갖는 반도체로 이루어진다. 본 실시형태에서는, 제1산화물 반도체층(113)과 동일한 조성으로 이루어진 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 제2산화물 반도체층이라고 해서 보호층에 사용한다.
제1전극층(115a) 및 제2전극층(115b)이 되는 도전막을 성막한 후, 대기에 노출시키지 않고 도전막 위에 보호층이 되는 제2반도체층을 연속해서 성막해서 적층막을 형성한다. 그 때문에, 도전막과 제2산화물 반도체층이 접하는 계면에 콘택 저항을 향상시키는 원인이 되는 먼지나 불순물로 오염된 피막이 형성되는 일이 없다.
이와 같이 제1보호층(114a) 및 제2보호층(114b)이, 제1전극층(115a) 및 제2전극층(115b)의 표면으로 콘택 저항을 향상시키는 원인이 되는 피막의 형성을 방지하기 때문에, 박막 트랜지스터(151)의 소스 영역 및 드레인 영역의 기생 저항이 격차가 없게 억제된다. 그 결과, 온·오프비 등 전기 특성이 높고, 격차가 저감된, 신뢰성이 높은 박막 트랜지스터를 제공할 수 있다.
이때, 온·오프비란, 트랜지스터가 온 상태일 때에 소스 전극과 드레인 전극 사이에 흐르는 온 전류(Ion)와, 트랜지스터가 오프 상태일 때에 소스 전극과 드레인 전극의 사이에 흐르는 오프 전류(Ioff)의 비율(Ion/Ioff)이며, 클수록 스위칭 특성이 우수하다고 말할 수 있으며, 예를 들면, 표시의 콘트라스트 향상에 기여한다.
다음에, 도 1a 및 도 1b의 박막 트랜지스터(151)의 제조방법을 도 2 및 도 3을 사용하여 설명한다.
도 2a에 있어서, 기판(100)은, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 알루미노 실리케이트 유리 등, 퓨전법이나 플로트법으로 제조되는 무알칼리 유리 기판, 세라믹 기판 이외에, 본 제조공정의 처리 온도를 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 예를 들면, 성분비로서 산화 붕소(B2O3)보다도 산화 바륨(BaO)을 많이 포함하고, 변형점이 730℃ 이상인 유리 기판을 사용하면 바람직하다. 산화물 반도체층을 700℃ 정도의 고온에서 열처리하는 경우에도, 유리 기판이 변형되지 않기 때문이다.
또한, 스테인레스 합금 등의 금속기판의 표면에 절연막을 설치한 기판을 적용해도 된다. 기판(100)이 마더 글래스인 경우, 기판의 크기는, 제1세대(320mm×400mm), 제2세대(400mm×500mm), 제3세대(550mm×650mm), 제4세대(680mm×880mm, 또는 730mm×920mm), 제5세대(1000mm×1200mm 또는 1100mm×1250mm), 제6세대(1500mm×1800mm), 제7세대(1900mm×2200mm), 제8세대(2160mm×2460mm), 제9세 대(2400mm×2800mm, 2450mm×3050mm), 제10세대(2950mm×3400mm) 등을 사용할 수 있다.
또한, 기판(100) 위에 하지막으로서 절연막을 형성해도 된다. 하지막으로서는, CVD법이나 스퍼터링법 등을 사용하여, 산화 규소막, 질화 규소막, 산화질화 규소막, 또는 질화산화 규소막의 단층, 또는 적층으로 형성하면 된다.
다음에, 게이트 전극층(111)을 포함하는 게이트 배선과 용량배선 및 단자부가 되는 도전막을 성막한다. 도전막은, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 구리(Cu), 금(Au), 은(Ag) 등을 사용할 수 있다. 그 중에서도 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 알루미늄 단체로는 내열성이 떨어지고, 또한, 부식하기 쉽다는 것 등의 과제가 있으므로 내열성 도전성 재료와 조합해서 도전막을 형성한다.
알루미늄을 제1성분으로 하는 도전막으로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간Mn), 탄소(C), 또는 실리콘(Si) 등의 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물이 첨가된 알루미늄 합금을 사용하는 쪽이 바람직하다.
또한, 저저항의 도전막 위에 내열성 도전성 재료로 이루어진 도전막을 적층해서 사용할 수도 있다. 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금이나, 전술한 원소를 조합한 합금막, 또는 전술한 원소를 성분으로 하는 질화물로 형성한다.
또한, 투명 도전막이어도 되고, 재료로서는 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기한다), 규소 또는 산화 규소를 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연 등을 사용할 수도 있다.
게이트 전극층(111)이 되는 도전막은, 스퍼터링법이나 진공증착법에 의해, 두께 50nm 이상 300nm 이하로 형성한다. 게이트 전극층(111)의 두께를 300nm 이하로 함으로써, 나중에 형성되는 반도체막이나 배선의 절단 방지가 가능하다. 또한, 게이트 전극층(111)의 두께를 50nm 이상으로 함으로써, 게이트 전극층(111)의 저항을 저감하는 것이 가능하고, 대면적화가 가능하다.
이때, 본 실시형태에서는 기판(100) 전체면에 도전막으로서 알루미늄을 제1성분으로 하는 막과 티타늄 막을 스퍼터링법에 의해 적층해서 성막한다.
이어서, 본 실시형태에 있어서의 제1 포토마스크를 사용해서 형성한 레지스트 마스크를 사용하여, 기판(100) 위에 형성된 도전막의 불필요한 부분을 에칭하여, 게이트 전극층(111)을 포함하는 게이트 배선, 용량배선, 및 단자를 형성한다. 이때, 적어도 게이트 전극층(111)의 단부에 테이퍼 형상이 형성되도록 에칭한다.
다음에, 게이트 전극층(111) 위에 게이트 절연막(102)을 형성한다. 게이트 절연막(102)으로서 이용할 수 있는 절연막으로서는, 산화 규소막, 질화 규소막, 산화질화 규소막, 질화산화 규소막, 산화 알루미늄 막, 질화 알루미늄 막, 산화 마그네슘 막, 산화 이트륨 막, 산화 하프늄 막, 산화 탄탈 막을 그 예로 들 수 있다.
여기에서 산화질화 규소막이란, 그것의 조성으로서, 질소보다도 산소의 함 유량이 많은 것이며, 농도범위에서 산소가 55∼65원자%, 질소가 1∼20원자%, Si이 25∼35원자%, 수소가 0.1∼10원자%의 범위에서 포함되는 것을 말한다. 또한, 질화산화 규소막이란, 그것의 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, 농도범위에서 산소가 15∼30원자%, 질소가 20∼35원자%, Si가 25∼35원자%, 수소가 15∼25원자%의 범위에서 포함되는 것을 말한다.
게이트 절연막(102)은 단층이어도, 절연막을 2층 또는 3층 적층해서 형성해도 된다. 예를 들면, 기판에 접하는 게이트 절연막(102)을 질화규소막, 또는 질화산화 규소막을 사용해서 형성함으로써, 기판(100)과 게이트 절연막(102)의 밀착력이 향상된다. 또한, 기판(100)으로서 유리 기판을 사용한 경우, 기판(100)으로부터의 불순물이 제1산화물 반도체층(113)에 확산하는 것을 방지하는 것이 가능하여, 한층 더 게이트 전극층(111)의 산화를 방지할 수 있다. 즉, 막 박리를 방지할 수 있는 동시에, 나중에 형성되는 박막 트랜지스터의 전기 특성을 향상시킬 수 있다.
또한, 게이트 절연막(102)의 두께는 50∼250nm로 한다. 게이트 절연막(102)의 두께가 50nm 이상이면, 게이트 전극층(111)의 요철을 완화할 수 있기 때문에 바람직하다.
본 실시형태에서는, 게이트 절연막(1020으로서 플라즈마 CVD법 또는 스퍼터링법에 의해 100nm의 두께의 산화 규소막을 성막한다.
도전막(105)을 형성하기 전에, 게이트 절연막(102)에 플라즈마처리를 행해도 된다. 본 실시형태에서는 산소 가스와 아르곤 가스를 도입해서 발생시킨 플라즈마 를 사용해서 게이트 절연막(102)의 표면에 역스퍼터를 행하여, 노출되어 있는 게이트 절연막(102)에 산소 라디칼 또는 산소를 조사한다. 이와 같이 해서, 표면에 부착되어 있는 먼지 등을 제거한다.
다음에, 게이트 절연막(102) 위에, 도전막(105)을 스퍼터링법이나 진공증착법을 사용해서 형성한다. 배선 및 전극이 되는 도전막(105)은, 게이트 전극과 동일한 도전 재료를 사용할 수 있다. 소스 전극층 및 드레인 전극층이 되는 도전막의 두께는, 50nm 이상 500nm 이하가 바람직하다. 500nm 이하로 함으로써, 나중에 형성되는 반도체막이나 배선의 절단 방지에 유효하다. 본 실시형태에서는, 도전막(105)으로서 Ti막과 그 Ti막 위에 중첩하여 Nd를 포함하는 알루미늄(Al-Nd)막을 적층하고, 다시 그 위에 Ti막을 성막하는 3층 구조로 한다.
다음에, 보호층이 되는 제2반도체막(1040을 성막한다. 제2반도체막(104)은 성막후의 도전막(105)을 대기에 노출시키지 않고 연속해서 성막하는 것이 바람직하다. 연속 성막에 의해, 보호층이 되는 제2반도체막(104)과 도전막의 계면이 대기에 의해 오염되는 것을 방지할 수 있다.
본 실시형태에서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(조성비로서, In2O3:Ga2O3:ZnO=1:1:1)을 사용하고, 기판과 타겟 사이와의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 또는 산소 분위기 하에서, 나중의 공정에서 성막하는 제1산화물 반도체층(113)과 동일한 고저항의 제2반도체막(104)을 성막한다. 이때, 펄스 직류(DC)전원을 사용하면, 먼지를 경감할 수 있 고, 막두께 분포도 균일하게 되기 때문에 바람직하다. 제2반도체막(104)의 막두께는, 1nm∼10nm로 한다. 본 실시형태에서는 제2반도체(104)의 막두께는, 5nm로 한다. 이때, 이 단계에서의 단면도를 도 2a에 나타낸다.
또한, 도전막(105)의 성막후에 제2반도체막(104)을 대기에 노출시키지 않고 연속해서 성막할 수 없는 경우에는, 제2반도체막(104)을 성막하기 전에, 대기에 노출된 도전막(105)의 표면에 역스퍼터 처리를 실시해서 청정하게 하고, 그후 제2반도체막(104)을 성막해도 된다.
다음에, 본 실시형태에 있어서의 제2 포토마스크를 사용해서 보호층이 되는 제2반도체막(104) 위에 레지스트 마스크(131)를 형성한다. 레지스트 마스크(131)를 사용해서 제2반도체막(104)의 불필요한 부분을 선택적으로 에칭해서 제거하고, 제1보호층(114a)과 제2보호층(114b)을 형성한다. 이때의 에칭방법으로서 웨트에칭 또는 드라이에칭을 사용한다. 본 실시형태에서는, ITO07N(간토화학사제)을 사용해서 웨트에칭에 의해 제1보호층(114a)과 제2보호층(114b)을 형성한다.
다음에, 제1보호층(114a)과 제2보호층(114b)의 형성에서 사용한 동일한 레지스트 마스크(131)를 사용해서 도전막(105)의 불필요한 부분을 제거해서 제1전극층(115a) 및 제2전극층(115b)을 형성한다. 본 실시형태에서는, SiCl4과 Cl2과 BCl3의 혼합 가스를 반응 가스로 한 드라이에칭에 의해 Ti막과 Al막과 Ti막을 순차 적층한 도전막을 에칭해서 제1전극층(115a) 및 제2전극층(115b)을 형성한다. 이때, 에칭은, 드라이에칭에 한정되지 않고 웨트에칭을 사용해도 된다. 이 단계에서의 단 면도를 도 2b에 나타낸다.
이어서, 제1산화물 반도체층(113)이 되는 제1반도체막(103)으로서, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 제2반도체막(104)과 같은 방법으로 성막한다. 제1반도체막(103)의 막두께는, 5nm∼200nm로 한다. 본 실시형태에서는 제1반도체막(103)의 막두께는, 50nm로 한다. 이 단계에서의 단면도를 도 2c에 나타낸다. 이때, 본 실시형태에서는, 제1반도체막(103)과 제1보호층(114a) 및 제2보호층(114b)을 같은 조성물로 형성하고 있기 때문에, 그것의 계면을 파선으로 나타낸다.
이때, 제1반도체막(103)을 형성하기 전에, 제1보호층(114a) 및 제2보호층(114b)과 노출되어 있는 게이트 절연막(102)의 표면에 플라즈마처리를 실행해도 된다. 산소 가스와 아르곤 가스를 도입해서 역스퍼터를 행하여, 산소 라디칼 또는 산소를 조사하여, 표면에 부착되어 있는 먼지를 제거할 수 있다.
플라즈마 처리된 기판을 대기에 노출시키지 않고 제1반도체막(103)을 연속해서 성막함으로써, 제1보호층(114a)과 제1반도체막(103)의 계면, 및 제2보호층(114b)과 제1반도체막(103)의 계면, 및 게이트 절연막(102)과 제1반도체막(103)의 계면에, 먼지나 수분을 부착되지 못하게 하는 효과가 있다. 이때, 제1반도체막(103)의 성막은, 앞서 역스퍼터를 행한 챔버와 동일 챔버를 사용해도 되고, 대기에 노출시키지 않아 성막할 수 있는 것이라면 다른 챔버에서 성막해도 된다.
다음에, 제3 포토마스크를 사용해서 형성한 레지스트 마스크(132)를 사용하여, 에칭에 의해 제1반도체막(103)과 제1보호층(114a) 및 제2보호층(114b)의 불필 요한 부분을 제거한다. 본 실시형태에서는 ITO07N(간토화학사제)을 사용한 웨트에칭에 의해 제거한다. 이때, 에칭은 웨트에칭에 한정되지 않고 드라이에칭을 사용해도 된다. 이 단계에서의 단면도를 도 3a에 나타낸다.
다음에, 레지스트 마스크(132)를 제거한다. 레지스트 마스크(132)를 제거한 후에, 제1산화물 반도체층(113)에 플라즈마처리를 행해도 된다. 플라즈마처리를 행함으로써, 제1산화물 반도체층(113)의 에칭에 의한 대미지를 회복할 수 있다. 플라즈마처리는 O2, N2O, 바람직하게는 산소를 포함하는 N2, 산소를 포함하는 He, 또는 산소를 포함하는 Ar 분위기 하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2 또는 CF4를 가한 분위기 하에서 행해도 된다. 이때, 플라즈마처리는, 무바이어스에서 행하는 것이 바람직하다.
이어서, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 열처리조건의 일례는, 질소 분위기 하 또는 대기 분위기 하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 산화물 반도체막을 구성하고 있는 In-Ga-Zn-O계 비단결정 막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 왜곡이 해방되기 때문에, 여기에서의 열처리(광 어닐도 포함한다)는 중요하다. 이때, 열처리를 행하는 타이밍은, 산화물 반도체막의 성막후이면 특별하게 한정되지 않고, 예를 들면, 나중에 형성하는 화소전극층(128) 이후에 행해도 된다.
이상의 공정으로 제1산화물 반도체층(113)을 채널 형성 영역으로 하는 박막 트랜지스터(151)를 제조할 수 있다.
이어서, 박막 트랜지스터(151)를 덮는 층간 절연막(109)을 형성한다. 층간 절연막(109)은 스퍼터링법 등을 사용해서 얻어지는 질화 실리콘 막, 산화 실리콘 막, 산화질화 실리콘 막, 산화 알루미늄 막, 질화 알루미늄 막, 산화질화 알루미늄 막, 산화 탄탈 막 등을 사용할 수 있다.
다음에, 본 실시형태에 있어서의 제4 포토마스크를 사용해서 형성한 레지스트 마스크를 사용하여, 층간 절연막(109)을 에칭하여, 배선이나 제2전극층(115b)에 이르는 콘택홀(124, 125)을 형성한다. 이때, 마스크 수를 삭감하기 위해, 동일한 레지스트 마스크를 사용해서 다시 게이트 절연막(102)을 에칭해서 배선(118)에 이르는 콘택홀(126)을 형성하는 것이 바람직하다. 이 단계에서의 단면도를 도 3b에 나타낸다.
이어서, 레지스트 마스크를 제거한 후, 게이트 전극층(111), 제1전극층(115a) 및 제2전극층(115b)에 이어서 화소전극층(128)이 되는 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화 인듐(In2O3)이나 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기한다) 등을 스퍼터링법이나 진공증착법 등을 사용해서 형성한다. 이러한 재료의 에칭처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔류물이 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해 산화 인듐 산화 아연 합금(In2O3-ZnO)을 사용해도 된다.
다음에, 제5 포토마스크를 사용해서 형성한 레지스트 마스크를 사용하여, 투 명 도전막을 에칭하여, 불필요한 부분을 제거하고, 화소전극층(128)을 형성한다. 또한, 게이트 절연막(102) 및 층간 절연막(109)을 유전체로 하고, 용량배선(123)과 화소전극층(128)으로 유지용량부를 형성할 수 있다. 또한, 단자부에 투명 도전막을 남기고, FPC와의 접속에 사용하는 전극 또는 배선, 및 소스 배선의 입력 단자로서 기능하는 접속용의 단자전극을 형성한다. 이 단계에서의 단면도를 도 3c에 나타낸다.
이와 같이 해서, 박막 트랜지스터에 화소전극을 형성하면, n채널형 TFT를 갖는 표시장치의 화소부를 제조할 수 있다.
본 실시형태에서 예시한 반도체장치의 제조방법에 따르면, 소스 전극층 및 드레인 전극층이 되는 도전막의 표면에 콘택 저항을 높이는 원인이 되는 피막이 형성되는 일이 없다. 그 결과, 박막 트랜지스터의 소스 영역 및 드레인 영역의 기생 저항이 격차가 없게 억제되기 때문에, 온·오프비 등 전기 특성이 높고, 격차가 저감된, 신뢰성이 높은 박막 트랜지스터를 제공할 수 있다. 더구나, 본 실시형태에서 예시된 박막 트랜지스터를 표시장치에 적용하면, 표시장치의 기능을 높여 동작의 안정화를 도모한 액티브 매트릭스형의 표시장치용 기판을 제조할 수 있다.
(실시형태 2)
여기에서는 본 발명의 일 형태로서, 2개의 n채널형의 박막 트랜지스터를 사용해서 인버터 회로를 구성하는 예를 이하에서 설명한다.
액티브 매트릭스형의 표시장치용 기판의 화소부를 구동하기 위한 구동회로 는, 인버터 회로, 용량, 저항 등을 사용해서 구성한다. 2개의 n채널형 TFT를 조합해서 인버터 회로를 형성하는 경우, 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 조합해서 형성하는 경우(이하, EDMOS회로라고 한다)와, 인핸스먼트형 TFT끼리 형성하는 경우(이하, EEMOS회로라고 한다)가 있다. 이때, n채널형 TFT의 임계전압이 양인 경우에는, 인핸스먼트형 트랜지스터러 정의하고, n채널형 TFT의 임계전압이 음인 경우에는, 디플리션형 트랜지스터로 정의하고, 본 명세서를 통해 이 정의를 따르는 것으로 한다.
화소부와 구동회로는, 동일기판 위에 형성하고, 화소부에 있어서는, 매트릭스 모양으로 배치한 인핸스먼트형 트랜지스터를 사용해서 화소전극에의 전압인가의 온·오프를 전환한다. 이 화소부에 배치하는 인핸스먼트형 트랜지스터는, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체를 사용하고 있고, 그것의 전기 특성은, 게이트 전압±20V에 있어서, 온·오프비가 108 이상이기 때문에, 리크 전류가 적어, 저소비 전력구동을 실현할 수 있다.
본 실시형태에서는 화소부를 구동하는 인버터 회로를 EEMOS회로로 구성한다. EEMOS회로의 등가회로를 도 4a에 나타낸다. 또한, 인핸스먼트형의 n채널형 트랜지스터를 제1 박막 트랜지스터 152 및 제2 박막 트랜지스터 153으로 사용해서 구성한 EEMOS회로의 평면도를 도 4b에, 그리고, 도 4b의 쇄선 Z1-Z2d에서 절단한 단면도를 도 4c에 나타낸다.
본 실시형태에서 예시하는 EEMOS회로는 도 4c에 나타낸 단면구조를 갖고 있 다. 기판(100) 위에 제1 게이트 전극층(111_1) 및 제2 게이트 전극층(111_2_이 형성되고, 제1 게이트 전극층(111_1) 및 제2 게이트 전극층(111_2) 위에 게이트 절연막(102)이 형성되어 있다. 게이트 절연막(102) 위에 소스 전극층 및 드레인 전극층이 되는 제1전극층(115a)과 제2전극층(115b) 및 제3전극층(115c)이 형성고어, 제1전극층(115a)과 제2전극층(115b))은 단부를 게이트 전극층(111_1)에 중첩하고, 제2전극층(115b)과 제3전극층(115c)은 단부를 게이트 전극층(111_2)에 중첩하고 있다. 또한, 제3전극층(115c)은 콘택홀(124)을 통해 제2 게이트 전극층(111_2)과 직접 접속하고 있다. 제1전극층(115a) 위에 제1보호층(114a)이 형성되고, 제2전극층(115b) 위에 제2보호층(114b)이 형성되고, 제3전극층(115c) 위에 제3보호층(114c)이 형성되어 있다. 제1반도체층(113_1)은 제1 게이트 전극층(111_1)과 중첩하고, 제1반도체층(113_2)은, 제2 게이트 전극층(111_1)과 중첩하고 있다. 제1반도체층(113_1)은 게이트 절연막(102), 제1전극층(115a)과 제2전극층(115b)의 측면부, 및 제1보호층(114a)과 제2보호층(114b)의 측면부와 상면부에 접하도록 설치되어 있다. 제1반도체층(113_2)은 게이트 절연막(102), 제2전극층(115b)과 제3전극층(115c)의 측면부, 및 제2보호층(114b)과 제3보호층(114c)의 측면부와 상면부에 접하도록 설치되어 있다.
또한 바꿔 말하면, 제1 박막 트랜지스터(152) 및 제2 박막 트랜지스터(153)를 포함하는 전체 영역에 있어서 게이트 절연막(102)이 존재하고, 게이트 절연막(102)과 기판(100)의 사이에는 제1 게이트 전극층(111_1) 및 제2 게이트 전극층(111_2)이 설치되어 있다. 또한, 게이트 절연막(102)의 게이트 전극층(111_1) 및 제2 게이트 전극층(111_2)이 설치되어 있지 않는 측에는, 제1전극층(115a)과 제2전극층(115b) 및 제3전극층(115c)이 게이트 절연막(102)에 접해서 설치되어 있다. 또한, 제1반도체층(113_1)은 제1전극층(115a) 위에 제1보호층(114a)을 사이에 끼워 설치되고, 제2전극층(115b) 위에 제2보호층(114b)을 사이에 끼워 설치되어 있다. 또한, 제1반도체층 113_2는 제2전극층(115b) 위에 제2보호층(114b)을 사이에 끼워 설치되고 제3전극층(115c) 위에 제3보호층(114c)을 사이에 끼워 설치되어 있다. 게이트 절연막(102) 위에는 소스 전극층 및 드레인 전극층이 되는 제1전극층(115a), 제2전극층(115b), 및 제3전극층(115c), 및 배선을 갖고, 제3전극층(115c)과 제2 게이트 전극층(111_2)은 콘택홀(124)을 통해 직접 접속되어 있다.
다음에, 도 4의 EEMOS회로의 박막 트랜지스터의 제조방법을, 도 5를 사용하여 설명한다.
본 실시형태에서 사용하는 기판(100)은, 실시형태 1과 같은 기판을 사용할 수 있다. 또한 하지막으로서 절연막을 형성해도 된다.
제1 게이트 전극층(111_1) 및 제2 게이트 전극층(111_2)은, 실시형태 1과 같은 방법으로 형성한다. 본 실시형태에서는, 제1 게이트 전극층(111_1) 및 제2 게이트 전극층(111_2)으로서 알루미늄을 제1성분으로 하는 막과 티타늄 막을 스퍼터링법에 의해 적층한 도전막을 사용한다. 다음에, 본 실시형태에 있어서의 제1 포토마스크를 사용해서 형성한 레지스트 마스크를 사용하여, 기판(100) 위에 형성된 도전막의 불필요한 부분을 에칭해서 제거하고 배선 및 전극(제1 게이트 전극층(111_1) 및 제2 게이트 전극층(111_2)을 포함하는 게이트 배선, 용량배선, 및 단자)을 형성 한다. 이때 적어도 제1 게이트 전극층(111_1) 및 제2 게이트 전극층(111_2)의 단부에 테이퍼 형상이 형성되도록 에칭한다.
본 실시형태의 게이트 절연막(102)은, 실시형태 1과 같은 방법으로 형성한다. 성막 조건의 일례는, 게이트 절연막(102)으로서 플라즈마 CVD법 또는 스퍼터링법에 의해 100nm의 두께의 산화 규소막을 성막한다.
다음에, 본 실시형태에 있어서의 제2 포토마스크를 사용해서 형성한 레지스트 마스크를 사용하고, 제2 게이트 전극층(111_2)에 이르는 콘택홀(124)을 게이트 절연막(102)에 형성한다.
배선 및 전극이 되는 도전막(105)은, 실시형태 1로 같은 도전 재료를 사용한다. 소스 전극층 및 드레인 전극층이 되는 도전막의 두께는, 50nm 이상 500nm 이하가 바람직하다. 500nm 이하로 함으로써, 나중에 형성되는 반도체막이나 배선의 단절 방지에 유효하다. 또한, 도전막(105)은, 스퍼터링법이나 진공증착법을 사용해서 성막한다. 본 실시형태에서는, 도전막(105)으로서, Ti막을 사용한다. 이때, 도전막(105)은 콘택홀(124)을 통해 제2 게이트 전극층(111_2)과 직접 접속한다.
다음에, 보호층이 되는 제2반도체막(104)을 실시형태 1과 마찬가지로, 성막후의 도전막(105)을 대기에 노출시키지 않고 연속해서 성막한다. 이때, 제2반도체막(104)은 인듐, 갈륨 및 아연을 포함하는 산화물 반도체로 성막한다. 본 실시형태에서는 제2반도체막(104)의 막두께는, 10nm로 한다. 이때, 이 단계에서의 단면도를 도 5a에 나타낸다.
다음에, 본 실시형태에 있어서의 제3 포토마스크를 사용해서 보호층이 되는 제2반도체막(104) 위에 레지스트 마스크(131)를 형성한다. 실시형태 1과 마찬가지로, 레지스트 마스크(131)을 사용해서 제2반도체막(104)의 불필요한 부분을 제거하고, 제1보호층(114a)와 제2보호층(114b) 및 제3보호층(114c)을 형성한다. 또한, 동일한 레지스트 마스크(131)을 사용하여, 도전막(105)의 불필요한 부분을 제거하고, 제1전극층(115a), 제2전극층(115b), 및 제3전극층(115c)을 형성한다. 이 단계에서의 단면도를 도 5b에 나타낸다.
이어서, 제1반도체층 113_1 및 제1반도체층 113_2으로 이루어진 제1반도체막(103)(미도시)을 형성하기 전에, 제1보호층(114a)와 제2보호층(114b) 및 제3보호층(114c)과 노출하고 있는 게이트 절연막(102)의 표면에 플라즈마처리를 실행해도 된다. 산소 가스와 아르곤 가스를 스퍼터링장치에 도입해서 역스퍼터를 행하고, 산소 라디칼 또는 산소를 조사하여, 표면에 부착되어 있는 먼지나 불순물을 제거할 수 있다. 이때, 역스퍼터 처리에 의해, 게이트 절연막(102)과 제1보호층(114a)와 제2보호층(114b) 및 제3보호층(114c)의 단부는, 표면이 깎여 조금 얇아지는 경우나, 단부가 둥그렇게 되는 경우가 있다. 제1보호층(114a)와 제2보호층(114b) 및 제3보호층(114c)의 단부가 깎여 테이퍼 각이 완만해지면, 다음에, 적층할 제1반도체층 막 103이 테이퍼 부분을 피복하기 쉬워지기 때문에, 단절을 일으키기 어려워진다.
이어서, 제1보호층(114a), 제2보호층(114b), 및 제3보호층(114c), 및 노출되어 있는 게이트 절연막(102)을 대기에 노출시키지 않고, 제1반도체막(103)으로서 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을, 플라즈마처리로 연속해서 성 막한다. 연속해서 성막함으로써, 제1보호층(114a)와 제1반도체막(103)의 계면, 제2보호층(114b)과 제1반도체막(103)의 계면, 제3보호층(114c)과 제1반도체막(103)의 계면, 및 게이트 절연막(102)과 제1반도체막(103)의 계면에 먼지나 수분이 부착되지 않는 효과가 있다. 이때, 제1반도체막(103)의 성막은, 대기에 노출시키지 않고 성막할 수 있는 것이면, 먼저 역스퍼터를 행한 챔버와 동일 챔버를 사용해도 되고, 다른 챔버에서 성막해도 된다.
본 실시형태에서는, 실시형태 1로 같은 방법으로 제1반도체막(103)으로서 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 성막한다. 제1반도체막(103)의 막두께는, 5nm∼200nm로 한다. 본 실시형태에서는 제1반도체막(103)의 막두께는, 100nm로 한다.
다음에, 본 실시형태에 있어서의 제4 포토마스크를 사용해서 제1반도체막(103) 위에 레지스트 마스크(132)을 형성한다. 실시형태 1과 마찬가지로, 레지스트 마스크(132)을 사용해서 제1반도체막(103), 및 제2반도체막(104)의 불필요한 부분을 에칭에 의해 제거하고, 제1반도체층 113_1 및 113_2을 형성한다. 이 단계에서의 단면도를 도 5c에 나타낸다.
제1 박막 트랜지스터(152)은, 제1 게이트 전극층(111_1)과, 게이트 절연막(102)을 통해 제1 게이트 전극층(111_1)과 겹치는 제1반도체층(113_1)을 갖고, 제1전극층(115a)은, 접지전위의 전원선(접지 전원선)이다. 이 접지전위의 전원선은, 음의 전압 VDL이 인가되는 전원선(부 전원선)으로 해도 된다.
또한, 제2 박막 트랜지스터(153)은, 제2 게이트 전극층(111_2)과, 게이트 절 연막(102)을 통해 제2 게이트 전극층(111_2)과 겹치는 제1반도체층(113_2)을 갖고, 제3전극층(115c)은, 양의 전압 VDD가 인가되는 전원선(정 전원선)이다.
도 4c에 도시된 것과 같이, 제2전극층(115b)은 제1 박막 트랜지스터(152)과 제2 박막 트랜지스터(153)을 전기적으로 접속한다. 또한, 제3전극층(115c)은, 게이트 절연막(102)에 형성한 콘택홀(124)을 통해 제2 박막 트랜지스터(153)의 제2 게이트 전극층(111_2)과 직접 접속한다. 제2전극층(115b)과 제2 게이트 전극층(111_2)을 직접 접속함으로써, 양호한 콘택이 얻어져, 접촉저항을 저감할 수 있다. 제2전극층(115b)과 제2 게이트 전극층(111_2)을 다른 도전막, 예를 들면, 투명 도전막을 거쳐 접속하는 경우에 비해, 콘택홀의 수를 저감할 수 있고, 콘택홀의 수의 저감에 의한 점유 면적의 축소를 도모할 수 있다.
본 실시형태에서 예시한 인버터 회로는, 채널이 형성되는 제1반도체층과 소스 전극층 및 드레인 전극층의 콘택 저항을 높이는 원인이 되는 피막의 형성을 방지하는 보호층이 설치된 박막 트랜지스터를 사용하고 있기 때문에, 격차가 적고, 신뢰성이 높다. 또한, 콘택홀의 수를 줄여 접촉저항을 저감하고 있기 때문에, 동작 특성이 우수한 인버터 회로로 되고 있다. 또한, 콘택홀의 수를 삭감하고 있기 때문에, 회로의 점유 면적을 축소할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체장치의 박막 트랜지스터에 대해 설명한다. 구체적으로는 톱 게이트형의 박막 트랜지스터를 갖는 표시장치의 화소부에 대해 설명한 다.
도 6에 본 실시형태의 박막 트랜지스터를 나타낸다. 도 6a은 평면도이고, 도 6b은 도 6a에 있어서의 A1-A2 및 B1-B2에서 절단한 단면도이다.
도 6a 및 도 b에 나타낸 박막 트랜지스터(154)은, 기판(100) 위에 소스 전극층 및 드레인 전극층이 되는 제1전극층(115a) 및 제2전극층(115b)이 형성되고, 제1전극층(115a) 위에 제1보호층(114a)가 형성되고, 제2전극층(115b) 위에 제2보호층(114b)이 형성되어 있다. 제1반도체층(113)은, 제1전극층(115a) 및 제2전극층(115b)의 측면부와, 제1보호층(114a) 및 제2보호층(114b)의 측면부와 상면부에 접하도록 형성되어 있다. 제1반도체층(113) 위에 게이트 절연막(102)이 형성되고, 게이트 절연막(102)을 통해 제1전극층(115a) 및 제2전극층(115b)의 단부에 중첩하는 게이트 전극층(111)이 형성되어 있다.
제1보호층(114a)은 제1반도체층(113)과 제1전극층(115a)에 접해서 그 사이에 설치되고, 제2보호층(114b)은 제1반도체층(113)과 제2전극층(115b)에 접해서 그 사이에 설치되어 있다. 이때, 본 실시형태에서는 제1보호층(114a) 및 제2보호층(114b)은 제1반도체층(113) 이하의 도전율을 갖는다. 또한, 제1보호층(114a) 및 제2보호층(114b)은 제1반도체층(113)이 다른 조성물로 이루어진 제2반도체층을 사용한다. 또한, 제1반도체층(113)의 에칭조건에 따라서는, 도 6에 나타낸 것과 같이 제1보호층(114a) 및 제2보호층(114b)이, 제1전극층(115a) 및 2전극층(115b) 위에 남는 경우가 있다.
제1보호층(114a) 및 제2보호층(114b)이 되는 제2반도체막은, 제1전극 층(115a) 및 제2전극층(115b)이 되는 도전막을 성막한 후, 대기에 노출시키지 않고 도전막 위에 연속해서 성막한다. 그 때문에, 먼지나 불순물로 오염된 피막이 도전막의 표면에 형성되지 않는다.
본 실시형태에서 예시한 박막 트랜지스터는, 제1보호층(114a) 및 제2보호층(114b)이, 제1전극층(115a) 및 제2전극층(115b) 위에 콘택 저항을 높이는 원인이 되는 피막의 형성을 방지하기 때문에, 박막 트랜지스터 154의 소스 영역 및 드레인 영역의 기생 저항이 격차가 없게 억제된다. 그 결과, 박막 트랜지스터 154은, 격차가 적은 트랜지스터 특성과 높은 전계효과 이동도를 나타낸다.
(실시형태 4)
본 실시형태에서는, 본 발명의 반도체장치의 일 태양인 표시장치로서 전자 페이퍼의 예를 나타낸다.
도 7은, 본 발명의 일 태양을 적용한 표시장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸 것이다. 표시장치에 사용되는 박막 트랜지스터 581로서는, 실시형태 1과 동일하게 제조할 수 있고, 소스 전극층 및 드레인 전극층의 표면이 제2반도체층에 의해 보호되어 있기 때문에, 먼지나 불순물로 오염된 피막이 형성되어 있지 않다. 그 때문에, 기생 저항이 격차가 없게 억제된 동작의 안정성이 우수한 박막 트랜지스터이다.
도 7의 전자 페이퍼는, 트위스트 볼 표기방식을 사용한 표시장치의 예이다. 트위스트 볼 표기방식이란, 백과 흑으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제1 전극층 및 제2 전극층의 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 생기게 해서 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판(580) 위에 형성된 박막 트랜지스터(581)은 게이트 절연층 583과 절연층 584을 갖는 박막 트랜지스터이며, 절연층 584 및 절연층 585에 형성하는 개구를 거쳐, 소스 전극층 또는 드레인 전극층이 제1 전극층(587)과 전기적으로 접속하고 있다. 제1 전극층(587)과 제2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주변에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 설치되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 7 참조).
또한, 트위스트 볼 대신에, 전기영동소자를 사용하는 것도 가능하다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10μm∼200μm 정도의 마이크로캡슐을 사용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로캡슐은, 제1 전극층과 제2 전극층에 의해, 전기장이 주어지면, 흰 미립자와, 검은 미립자가 반대의 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시소자가 전기영동 표시소자이며, 일반적으로 전자 페이퍼로 불리고 있다. 전기영동 표시소자는, 액정 표시소자에 비해 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작아, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하다. 따라서, 예를 들면, 전원공급원이 되는 전파발신원으로부터 표시 기능 부착 반도체장치(간단히 표시장치, 또는 표시장치를 구비한 반도체장치라고 한다)를 멀리했을 경우에도, 표시된 상을 보존해 두는 것이 가능해진다.
이상의 공정에 의해, 기생 저항이 격차가 없게 억제된 동작의 안정성이 우수한 박막 트랜지스터를 탑재한 전자 페이퍼를 제조할 수 있다. 본 실시형태에서 예시하는 전자 페이퍼는 동작의 안정성이 우수한 박막 트랜지스터를 탑재하고 있기 때문에 신뢰성이 높다.
본 실시형태는, 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 본 발명의 반도체장치의 일 태양인 표시장치로서, 동일기판 위에 적어도 구동회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제조하는 예에 대해 도 8 내지 도 13을 사용해서 이하에서 설명한다.
동일기판 위에 배치하는 박막 트랜지스터는, 그것의 일례로서 실시형태 1 내지 3과 마찬가지로 형성한다. 또한, 형성한 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동회로 중, n채널형 TFT로 구성할 수 있는 구동회로의 일부를 화소부의 박막 트랜지스터와 동일기판 위에 형성한다.
본 발명의 반도체장치의 일 태양인 액티브 매트릭스형 액정 표시장치의 블록도의 일례를 도 8a에 나타낸다. 도 8a에 나타낸 표시장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(5301)과, 각 화소를 선택하는 주사선 구동회로(5302)과, 선택된 화소에의 비디오신호의 입력을 제어하는 신호선 구동회로(5303)를 갖는다.
화소부(5301)는, 신호선 구동회로(5303)로부터 열방향으로 신장해서 배치된 복수의 신호선 S1∼Sm(미도시)에 의해 신호선 구동회로(5303)와 접속되고, 주사선 구동회로(5302)로부터 행방향으로 신장해서 배치된 복수의 주사선 G1∼Gn(미도시)에 의해 주사선 구동회로(5302)과 접속되고, 신호선 S1∼Sm과 주사선 G1∼Gn에 대응해서 매트릭스 모양으로 배치된 복수의 화소(미도시)를 갖는다. 그리고, 각 화소는, 신호선 Sj(신호선 S1∼Sm 중 어느 한개), 주사선 Gi(주사선 G1∼Gn 중 어느 한 개)과 접속된다.
또한, 실시형태 1 내지 3과 같은 방법으로 형성할 수 있는 박막 트랜지스터는, n채널형 TFT이며, n채널형 TFT로 구성하는 신호선 구동회로에 대해 도 9을 사용하여 설명한다.
도 9에 나타낸 신호선 구동회로의 일례는, 드라이버 IC(5601), 스위치 군(5602_1∼5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선 5621_1∼5621_M을 갖는다. 스위치 군(5602_1∼5602_M) 각각은, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)을 갖는다.
드라이버 IC(5601)는 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선 5621_1∼5621_M에 접속된다. 그리고, 스위치 군(5602_1∼5602_M) 각각은, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 스위치 군(5602_1∼5602_M) 각각 에 대응한 배선 5621_1∼5621_M에 접속된다. 그리고, 배선 5621_1∼5621_M 각각은, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)을 거쳐, 3개의 신호선에 접속된다. 예를 들면, J열째의 배선 5621_J(배선 5621_1∼배선 5621_M 중 어느 한개)은, 스위치 군 5602_J가 갖는 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐, 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속된다.
이때, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613)에는, 각각 신호가 입력된다.
이때, 드라이버 IC(5601)은, 단결정 기판 위에 형성되어 있는 것이 바람직하다. 더구나, 스위치 군(5602_1∼5602_M)은, 화소부와 동일기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)과 스위치 군(5602_1∼5602_M)은 FPC 등을 거쳐 접속하면 된다.
다음에, 도 9에 일례를 나타낸 신호선 구동회로의 동작에 대해서, 도 10의 타이밍 차트를 참조해서 설명한다. 이때, 도 10의 타이밍 차트는, i행째의 주사선 Gi가 선택되어 있는 경우의 타이밍 차트를 나타내고 있다. 더구나, i행째의 주사선 Gi의 선택 기간은, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3로 분할되어 있다. 더구나, 도 9의 신호선 구동회로는, 다른 행의 주사선이 선택되어 있는 경우에도 도 10과 같은 동작을 한다.
이때, 도 10의 타이밍 차트는, J열째의 배선 5621_J가 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)을 거쳐, 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속되는 경우에 대해서 나타내고 있다.
이때, 도 10의 타이밍 차트는, i행째의 주사선 Gi가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5703a), 제2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5703b), 제3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 나타내고 있다.
이때, 배선 5621_1∼배선 5621_M에는 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에 있어서, 각각 별도의 비디오신호가 입력된다. 예를 들면, 제1 서브 선택 기간 T1에 있어서 배선 5621_J에 입력되는 비디오신호는 신호선 Sj-1에 입력되고, 제2 서브 선택 기간 T2에 있어서 배선 5621_J에 입력되는 비디오신호는 신호선 Sj에 입력되고, 제3 서브 선택 기간 T3에 있어서 배선 5621_J에 입력되는 비디오신호는 신호선 Sj+1에 입력된다. 더구나, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에 있어서, 배선 5621_J에 입력되는 비디오신호를 각각 Data_j-1, Data_j, Data_j+1로 한다.
도 10에 도시된 것과 같이, 제1 서브 선택 기간 T1에 있어서 제1 박막 트랜지스터(5603a)가 온되고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선 5621_J에 입력되는 Data_j-1이, 제1 박막 트랜지스터(5603a)를 거쳐 신호선 Sj-1에 입력된다. 제2 서브 선택 기간 T2에서는, 제2 박막 트랜지스터(5603b)이 온되고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)이 오프된다. 이때, 배선 5621_J에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)을 거쳐 신호선 Sj에 입력된다. 제3 서브 선택 기간 T3에서는, 제3 박막 트랜지스터(5603c)이 온되고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)이 오프된다. 이때, 배선 5621_J에 입력되는 Data_j+1이, 제3 박막 트랜지스터(5603c)을 거쳐 신호선 Sj+1에 입력된다.
이상으로부터, 도 9의 신호선 구동회로는, 1 게이트 선택 기간을 3개로 분할함으로써 1 게이트 선택 기간 동안에 1개의 배선 5621로부터 3개의 신호선에 비디오신호를 입력할 수 있다. 따라서, 도 9의 신호선 구동회로는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속수를 신호선의 수에 비해 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 9의 신호선 구동회로는, 신뢰성, 수율 등을 향상시킬 수 있다.
이때, 도 9와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어떤 1개의 배선으로부터 복수의 신호선에 각각 비디오신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 수, 구동방법 등은 한정되지 않는다.
예를 들면, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선에 각각 비디오신호를 입력하는 경우에는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 된다. 단, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할하는 것이 바람직하다.
다른 예로서, 도 11의 타이밍 차트에 도시된 것과 같이, 1개의 선택 기간을 프리챠지 기간 Tp, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2, 제3 서브 선택 기간 T3로 분할해도 된다. 더구나, 도 11의 타이밍 차트는, i행째의 주사선 Gi가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5803a), 제2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5803b), 제3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 나타내고 있다. 도 11에 도시된 것과 같이, 프리챠지기간 Tp에 있어서 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 온된다. 이때, 배선 5621_J에 입력되는 프리챠지 전압 Vp가 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)을 거쳐 각각 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 입력된다. 제1 서브 선택 기간 T1에 있어서 제1 박막 트랜지스터(5603a)가 온되고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선 5621_J에 입력되는 Data_j-1이, 제1 박막 트랜지스터(5603a)을 거쳐 신호선 Sj-1에 입력된다. 제2 서브 선택 기간 T2에서는, 제2 박막 트랜지스터(5603b)이 온되고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)이 오프된다. 이때, 배선 5621_J에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)을 거쳐 신호선 Sj에 입력된다. 제3 서브 선택 기간 T3에서는, 제3 박막 트랜지스터(5603c)이 온되고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)이 오프된다. 이때, 배선 5621_J에 입력되는 Data_j+1이, 제3 박막 트랜지스터(5603c)을 거쳐 신호선 Sj+1에 입력된다.
이상으로부터, 도 11의 타이밍 차트를 적용한 도 9의 신호선 구동회로는, 서 브 선택 기간의 앞에 프리챠지 선택 기간을 설치함으로써, 신호선을 프리챠지할 수 있기 때문에, 화소에의 비디오신호의 기록을 고속으로 행할 수 있다. 이때, 도 11에 있어서, 도 10과 같은 것에 관해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또한는 동일한 기능을 갖는 부분의 상세한 설명은 생략한다.
또한, 주사선 구동회로의 구성의 일례에 대해 설명한다. 주사선 구동회로는, 시프트 레지스터, 버퍼를 갖고 있다. 또한, 경우에 따라서는 레벨 시프터를 갖고 있어도 된다. 주사선 구동회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택신호가 생성된다. 생성된 선택신호는 버퍼에서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트 전극층이 접속되어 있다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON으로 하지 않으면 안되므로, 버퍼는 큰 전류를 흘려보내는 것이 가능한 것이 사용된다.
주사선 구동회로의 일부에 사용하는 시프트 레지스터의 한가지 예에 대해 도 12 및 도 13을 사용하여 설명한다.
도 12에 시프트 레지스터의 회로 구성을 나타낸다. 도 12에 나타낸 시프트 레지스터는, 플립플롭 5701_1∼5701_n이라고 하는 복수의 플립플롭으로 구성된다. 또한, 제1 클록 신호, 제2 클록 신호, 스타트 펄스 신호, 리셋트 신호가 입력되어 동작한다.
도 12의 시프트 레지스터의 접속 관계에 대해 설명한다. 도 12의 시프트 레지스터는, i단계째의 플립플롭 5701_i(플립플롭 5701_1∼5701_n 중 어느 한개)은, 도 13에 나타낸 제1 배선(5501)이 제7 배선(5717_i-1)에 접속되고, 도 13에 나타낸 제2 배선(5502)이 제7 배선(5717_i+1)에 접속되고, 도 13에 나타낸 제3 배선(5503)이 제7 배선(5717_i)에 접속되고, 도 13에 나타낸 제6 배선(5506)이 제5 배선(5715)에 접속된다.
또한, 도 13에 나타낸 제4 배선(5504)이 기수단째의 플립플롭에서는 제2 배선(5712)에 접속되고, 우수단째의 플립플롭에서는 제3 배선(5713)에 접속되어, 도 13에 나타낸 제5 배선(5505)이 제4 배선(5714)에 접속된다.
단, 1단째의 플립플롭(5701_1)의 도 13에 나타낸 제1 배선(5501)은 제1 배선(5711)에 접속되고, n단째의 플립플롭(5701_n)의 도 13에 나타낸 제2 배선(5502)은 제6 배선(5716)에 접속된다.
이때, 제1 배선(5711), 제2 배선(5712), 제3 배선(5713), 제6 배선(5716)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선으로 불러도 된다. 더구나, 제4 배선(5714), 제5 배선(5715)을, 각각 제1 전원선, 제2 전원선으로 불러도 된다.
다음에, 도 12에 나타낸 플립플롭의 상세에 대해, 도 13에 나타낸다. 도 13에 나타낸 플립플롭은, 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)를 갖는다. 이때, 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜 지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)은, n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계전압(Vth)을 상회했을 때 도통상태가 되는 것으로 한다.
다음에, 도 13에 나타낸 플립플롭의 접속 구성에 대해, 이하에서 나타낸다.
제1 박막 트랜지스터(5571)의 제1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제4 배선(5504)에 접속되고, 제1 박막 트랜지스터(5571)의 제2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제3 배선(5503)에 접속된다.
제2 박막 트랜지스터(5572)의 제1 전극이 제6 배선(5506)에 접속되고, 제2 박막 트랜지스터(5572)의 제2 전극이 제3 배선(5503)에 접속된다.
제3 박막 트랜지스터(5573)의 제1 전극이 제5 배선(5505)에 접속되고, 제3 박막 트랜지스터(5573)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극층에 접속되고, 제3 박막 트랜지스터(5573)의 게이트 전극층이 제5 배선(5505)에 접속된다.
제4 박막 트랜지스터(5574)의 제1 전극이 제6 배선(5506)에 접속되고, 제4 박막 트랜지스터(5574)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극층에 접속되고, 제4 박막 트랜지스터(5574)의 게이트 전극층이 제1 박막 트랜지스터(5571)의 게이트 전극층에 접속된다.
제5 박막 트랜지스터(5575)의 제1 전극이 제5 배선(5505)에 접속되고, 제5 박막 트랜지스터(5575)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극층에 접속되고, 제5 박막 트랜지스터(5575)의 게이트 전극층이 제1 배선(5501)에 접 속된다.
제6 박막 트랜지스터(5576)의 제1 전극이 제6 배선(5506)에 접속되고, 제6 박막 트랜지스터(5576)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극층에 접속되고, 제6 박막 트랜지스터(5576)의 게이트 전극층이 제2 박막 트랜지스터(5572)의 게이트 전극층에 접속된다.
제7 박막 트랜지스터(5577)의 제1 전극이 제6 배선(5506)에 접속되고, 제7 박막 트랜지스터(5577)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극층에 접속되고, 제7 박막 트랜지스터(5577)의 게이트 전극층이 제2 배선(5502)에 접속된다. 제8 박막 트랜지스터(5578)의 제1 전극이 제6 배선(5506)에 접속되고, 제8 박막 트랜지스터(5578)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극층에 접속되고, 제8 박막 트랜지스터(5578)의 게이트 전극층이 제1 배선(5501)에 접속된다.
이때, 제1 박막 트랜지스터(5571)의 게이트 전극층, 제4 박막 트랜지스터(5574)의 게이트 전극층, 제5 박막 트랜지스터(5575)의 제2 전극, 제6 박막 트랜지스터(5576)의 제2 전극 및 제7 박막 트랜지스터(5577)의 제2 전극의 접속 개소를 노드 5543으로 한다. 더구나, 제2 박막 트랜지스터(5572)의 게이트 전극층, 제3 박막 트랜지스터(5573)의 제2 전극, 제4 박막 트랜지스터(5574)의 제2 전극, 제6 박막 트랜지스터(5576)의 게이트 전극층 및 제8 박막 트랜지스터(5578)의 제2 전극의 접속 개소를 노드 5544로 한다.
또한, 제1 배선(5501), 제2 배선(5502), 제3 배선(5503) 및 제4 배선(5504) 을, 각각 제1 신호선, 제2 신호, 제3 신호선, 제4 신호선으로 불러도 된다. 더구나, 제5 배선(5505)을 제1 전원선, 제6 배선(5506)을 제2 전원선으로 불러도 된다.
또한, 신호선 구동회로 및 주사선 구동회로를, 실시형태 1 내지 3에서 동일한 방법으로 형성할 수 있는 n채널형 TFT만을 사용해서 제조하는 것도 가능하다. 실시형태 1 내지 3에서 동일한 방법으로 형성할 수 있는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동회로의 구동주파수를 높게 하는 것이 가능해 진다. 예를 들면, 실시형태 1 내지 3에서 동일한 방법으로 형성할 수 있는 n채널형 TFT를 사용한 주사선 구동회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑 화면 삽입 등도 실현할 수 있다.
더구나, 주사선 구동회로의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 주사선 구동회로를 배치하는 것 등에 의해, 더욱 더 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동회로를 배치하는 경우에는, 우수행의 주사선을 구동하기 위한 주사선 구동회로를 한 쪽에 배치하고, 기수행의 주사선을 구동하기 위한 주사선 구동회로를 그것의 반대측에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다. 또한, 복수의 주사선 구동회로에 의해, 같은 주사선에 신호를 출력하면, 표시장치의 대형화에 유리하다.
또한, 본 발명의 일 태양을 적용한 반도체장치의 일례인 액티브 매트릭스형 발광 표시장치를 제조하는 경우, 적어도 한개의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 주사선 구동회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시장치의 블록도의 일례를 도 8b에 나타낸다.
도 8b에 나타낸 발광 표시장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(5401)과, 각 화소를 선택하는 제1 주사선 구동회로(5402) 및 제2 주사선 구동회로(5404)과, 선택된 화소에의 비디오신호의 입력을 제어하는 신호선 구동회로(5403)를 갖는다.
도 8b에 나타낸 발광 표시장치의 화소에 입력되는 비디오신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 또는 비발광의 상태가 된다. 따라서, 면적계조법 또는 시간계조법을 사용해서 계조의 표시를 행할 수 있다. 면적계조법은, 1화소를 복수의 부화소로 분할하고, 각 부화소를 독립적으로 비디오신호에 근거하여 구동시킴으로써, 계조표시를 행하는 구동법이다. 또한, 시간계조법은, 화소가 발광하는 기간을 제어함으로써, 계조표시를 행하는 구동법이다.
발광소자는, 액정소자 등에 비해 응답 속도가 높으므로, 액정소자보다도 시간계조법에 적합하다. 구체적으로 시간계조법으로 표시를 행하는 경우, 1 프레임 기간을 복수의 서브프레임 기간으로 분할한다. 그리고, 비디오신호에 따라, 각 서브프레임 기간에 있어서 화소의 발광소자를 발광 또는 비발광의 상태로 한다. 복수의 서브프레임 기간으로 분할함으로써, 1 프레임 기간 동안에 화소가 실제로 발광하는 기간의 토털의 길이를, 비디오신호에 의해 제어할 수 있고, 계조를 표시할 수 있다.
이때, 도 8b에 나타낸 발광 표시장치에서는, 한개의 화소에 2개의 스위칭용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제1 주사선에 입력되 는 신호를 제1주사선 구동회로(5402)에서 생성하고, 다른 쪽의 스위칭용 TFT의 게이트 배선인 제2 주사선에 입력되는 신호를 제2 주사선 구동회로(5404)에서 생성하고 있는 예를 나타내고 있지만, 제1 주사선에 입력되는 신호와, 제2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동회로에서 생성하도록 해도 된다. 또한, 예를 들면, 1개의 화소가 갖는 스위칭용 TFT의 수에 의해, 스위칭소자의 동작을 제어하는데 사용되는 주사선이, 각 화소에 복수 설치될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 주사선 구동회로에서 생성해도 되고, 복수의 각 주사선 구동회로에서 생성해도 된다.
또한, 발광 표시장치에 있어서도, 구동회로 중, n채널형 TFT로 구성할 수 있는 구동회로의 일부를 화소부의 박막 트랜지스터와 동일기판 위에 형성할 수 있다. 또한, 신호선 구동회로 및 주사선 구동회로를 실시형태 1 내지 3과 같은 방법으로 형성할 수 있는 n채널형 TFT만으로 제조하는 것도 가능하다.
또한, 전술한 구동회로는, 액정 표시장치나 발광 표시장치에 한정되지 않고, 스위칭소자와 전기적으로 접속하는 소자를 이용해서 전자 잉크를 구동시키는 전자 페이퍼에 사용해도 된다. 전자 페이퍼는, 전기영동 표시장치(전기영동 디스플레이)로도 불리고 있으며, 종이와 같은 읽기 쉬움, 다른 표시장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다고 하는 이점을 갖고 있다.
전기영동 디스플레이는, 다양한 형태가 생각될 수 있지만, 플러스의 전하를 갖는 제1 입자와, 마이너스의 전하를 갖는 제2 입자를 포함하는 마이크로캡슐이 용매 또는 용질에 복수 분산된 것으로, 마이크로캡슐에 전계를 인가함으로써, 마이크 로캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 이때, 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제1 입자의 색과 제2 입자의 색은 다른 것(무색을 포함한다)으로 한다.
이와 같이, 전기영동 디스플레이는, 유전상수가 높은 물질이 높은 전계영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이다. 전기영동 디스플레이는, 액정 표시장치에는 필요한 편광판, 대향기판도 전기영동표시장치에는 필요없어, 두께나 무게가 반감된다.
상기 마이크로캡슐을 용매중에 분산시킨 것이 전자 잉크로 불리는 것으로, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 칼라필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적당하게, 2개의 전극의 사이에 끼워지도록 상기 마이크로캡슐을 복수 배치하면 액티브 매트릭스형의 표시장치가 완성되고, 마이크로캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 실시형태 1 내지 3과 같은 방법으로 형성할 수 있는 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
이때, 마이크로캡슐 중의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹스 재료, 자기영동 재료에서 선택된 1종의 재료, 또는 이들의 복합재료를 사용하면 된다.
본 실시형태에서 예시한 표시장치의 구동회로는, 제2반도체층에 의해 보호된 소스 전극층 및 드레인 전극층을 사용한 박막 트랜지스터로 구성되어 있기 때문에, 소스 영역 및 드레인 영역의 기생 저항이 격차가 없게 억제된다. 그 결과, 표시장치의 기능을 높여 동작의 안정화가 도모된 액티브 매트릭스형의 표시장치용 기판을 제조할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 본 발명의 반도체장치의 일 태양으로서, 실시형태 1 내지 3과 동일하게 형성한 박막 트랜지스터를 화소부, 더구나 구동회로에 사용해서 표시 기능을 갖는 반도체장치(표시장치라고도 한다)를 제조할 수 있다. 또한, 실시형태 1 내지 3과 동일하게 형성한 박막 트랜지스터를 구동회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시장치는 표시 소자를 포함한다. 표시 소자로서는 액정소자(액정 표시소자라고도 한다), 발광소자(발광 표시소자라고도 한다)를 사용할 수 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(ElectroLuminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시장치는, 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트 롤러를 포함하는 IC 등을 설치한 상태에 있는 모듈을 포함한다. 더구나, 본 발명의 일 태양은, 상기 표시장치를 제조하는 과정에 있어서, 표시 소자가 완성되기 전의 일 형태에 해당하는 소자 기판에 관한 것으로서, 이 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소전극층만이 형성된 상태이어도 되고, 화소전극층이 되는 도전막을 성막한 후이며, 에칭해서 화소전극층을 형성하기 전의 상태이어도 되고, 모든 형태가 잘 맞는다.
이때, 본 명세서중에 있어서의 표시장치란, 화상표시 디바이스, 표시 디바이스, 또는 광원(조명장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들면, FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 앞에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 설치된 모듈도 모두 표시장치에 포함하는 것으로 한다.
본 실시형태에서는, 본 발명의 반도체장치의 일 형태에 해당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 14를 사용하여 설명한다. 도 14은, 제1 기판(4001) 위에 실시형태 1과 마찬가지로 형성한 박막 트랜지스터 4010, 4011, 및 액정소자(4013)를, 제2 기판(4006) 사이에 씰재(4005)에 의해 밀봉한 패널의 평면도이며, 도 14b은, 도 14a1 및 도 14a2의 M-N에 있어서의 단면도에 해당한다.
제 1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)를 둘러싸도록 하여, 씰재(4005)가 설치되어 있다. 또한, 화소부(4002)과, 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)과, 주사선 구동회로(4004)는, 제1 기판(4001)과 씰재(4005)과 제2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동회로(4003)가 설치되어 있다.
이때 별도 형성한 구동회로의 접속방법은, 특별하게 한정되는 것은 아니고, COG 방법, 와이어본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 14a1은, COG 방법에 의해 신호선 구동회로(4003)을 설치하는 예이며, 도 14a2는, TAB 방법에 의해 신호선 구동회로(4003)을 설치하는 예이다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)과, 주사선 구동회로(4004)은, 박막 트랜지스터를 복수 갖고 있고, 도 14b에서는, 화소부(4002)에 포함되는 박막 트랜지스터 4010과, 주사선 구동회로(4004)에 포함되는 박막 트랜지스터 4011를 예시하고 있다. 박막 트랜지스터 4010, 4011 위에는 절연층 4020, 4021이 설치되어 있다.
박막 트랜지스터 4010, 4011은, 예를 들면 실시형태 1에 나타낸 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터 4010, 4011은 n채널형 박막 트랜지스터이다.
또한, 액정소자(4013)가 갖는 화소전극층(4030)은, 박막 트랜지스터 4010과 전기적으로 접속되어 있다. 그리고, 액정소자(4013)의 대향전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소전극층(4030)과 대향전극층(4031)과 액정 층(4008)이 중첩하고 있는 부분이, 액정소자(4013)에 해당한다. 또한, 화소전극층(4030), 대향전극층(4031)은 각각 배향막으로서 기능하는 절연층 4032, 4033이 설치되고, 절연층 4032, 4033을 개재하여 액정층(4008)을 사이에 끼우고 있다.
이때, 제1 기판(4001), 제2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인레스), 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시이트를 사용할 수도 있다.
또한, 4035는 절연막을 선택적으로 에칭하는 것으로 얻어지는 기둥형의 스페이서로서, 화소전극층(4030)과 대향전극층(4031) 사이의 거리(셀 갭)을 제어하기 위해 설치되어 있다. 이때, 구현의 스페이서를 사용하고 있어도 된다. 또한, 대향전극층(4031)은, 박막 트랜지스터 4010과 동일기판 위에 설치되는 공통 전위선과 도전성 입자를 통해 전기적으로 접속된다. 이때, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상을 표시하는 액정을 사용해도 된다. 블루상은 액정상의 한가지로서, 콜레스테릭크 액정을 승온해 가면, 콜레스테릭크 상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도범위에서밖에 발현되지 않기 때문에, 온도범위를 개선하기 위해 5중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 사용해서 액정층(4008)에 사용한다. 블루상을 표시하는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10μs∼100μs로 짧고, 광학적 등방성이기 때문에 배향처리가 불필요하고, 시야각 의존성이 작다.
이때, 본 실시형태는 투과형 액정 표시장치의 예이지만, 본 발명의 일 태양은 반사형 액정 표시장치에서도 반투과형 액정 표시장치에서도 적용할 수 있다.
또한, 본 실시형태의 액정 표시장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 사용하는 전극층이라고 하는 순서로 설치하는 예를 나타내지만, 편광판은 기판의 내측에 형성해도 된다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제조공정조건에 의해 적절히 설치하면 된다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성해도 된다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해, 실시형태 1에서 얻어지는 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층 4020, 절연층 4021)으로 덮는 구성으로 되어 있다. 이때, 보호막은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이고, 치밀한 막이 바람직하다. 보호막은, 스퍼터링법을 사용하여, 산화 규소막, 질화 규소막, 산화질화 규소막, 질화산화 규소막, 산화 알루미늄 막, 질화 알루미늄 막, 산화질화 알루미늄 막, 또는 질화산화 알루미늄 막의 단층, 또는 적층으로 형성하면 된다. 본 실시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 특별하게 한정되지 않고 다양한 방법으로 형성하면 된다.
본 실시형태에서는, 보호막으로서 적층구조의 절연층 4020의 일층째로서, 스 퍼터링법을 사용해서 산화 규소막을 형성한다. 보호막으로서 산화 규소막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄 막의 힐록 방지에 효과가 있다.
또한, 절연층 4020의 2층째로서, 스퍼터링법을 사용해서 질화규소막을 형성한다. 보호막으로서 질화규소막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐(300℃∼400℃)을 행해도 된다.
또한, 평탄화 절연막으로서 절연층 4021을 형성한다. 절연층 4021로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기재료를 사용할 수 있다. 또한, 상기 유기재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 글라스), BPSG(인 붕소 글라스) 등을 사용할 수 있다. 실록산계 수지는, 치환기에 수소 이외에, 불소, 알킬기, 또는 아릴기 중 적어도 1종을 갖고 있어도 된다. 이때, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층 4021을 형성해도 된다.
이때, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 해당한다. 실록산계 수지는, 치환기에 수소 이외에, 불소, 알킬기, 또는 방향족 탄화수소 중, 적어도 1종을 갖고 있어도 된다.
절연층 4021의 형성법은, 특별하게 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코트, 딥, 스프레이 도포, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층 4021을 재료액을 사용해서 형성하는 경우, 베이크하는 공정과 동시에, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐(300℃∼400℃)을 행해도 된다. 절연층 4021의 소성공정과 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐을 겸하는 것으로 효율적으로 반도체장치를 제조하는 것이 가능해 진다.
화소전극층(4030), 대향전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 표시한다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소전극층(4030), 대향전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)을 포함하는 도전성 조성물을 사용해서 형성할 수 있다. 도전성 조성물을 사용해서 형성한 화소전극층은, 시이 트저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광율이 70 %이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리 아닐린 또는 그것의 유도체, 포리피롤 또는 그것의 유도체, 폴리티오펜 또는 그것의 유도체, 또는 이들의 2종 이상의 혼성 중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동회로(4003)과, 주사선 구동회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자전극(4015)이, 액정소자(4013)이 갖는 화소전극층(4030)과 같은 도전막 형성되고, 단자전극(4016)은, 박막 트랜지스터 4010, 4011의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자전극(4015)은, FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
또한, 도 14에 있어서는, 신호선 구동회로(4003)을 별도 형성하고, 제1 기판(4001)에 설치하고 있는 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성해서 설치해도 되고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성해서 설치해도 된다.
도 15은, 본 발명의 일 태양을 적용해서 제조되는 TFT 기판(2600)을 사용해서 반도체장치로서 액정 표시 모듈을 구성하는 일례를 나타내고 있다.
도 15은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향기판(2601)이 씰재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 및 착색층(2605)이 설치되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하며, RGB 방식인 경우에는, 적색, 녹색, 청색 각 색에 대응한 착색층이 각 화소에 대응해서 설치되어 있다. TFT 기판(2600)과 대향기판(2601)의 외측에는 편광판 2606, 편광판 2607, 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선회 로부(2608)와 접속되고, 콘트롤회로나 전원회로 등의 외부회로가 짜넣어져 있다. 또한, 편광판과, 액정층 사이에 위상차판을 갖는 상태에서 적층해도 된다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(FringeField Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment), ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 사용할 수 있다.
이상의 공정에 의해, 동작의 안정성이 우수한 박막 트랜지스터를 탑재한 표시장치를 제조할 수 있다. 본 실시형태의 액정 표시장치는 동작의 안정성이 우수한 박막 트랜지스터를 탑재하고 있기 때문에 신뢰성이 높다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 본 발명의 반도체장치의 일 태양으로서 발광 표시장치를 나타낸다. 표시장치가 갖는 표시 소자로서는, 여기에서는 일렉트로루미네센스를 이용하는 발광소자를 사용해서 나타낸다. 일렉트로루미네센스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지, 무기화합물인지에 의해 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자로 부르고 있다.
유기 EL 소자는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)이 재결합함으로써, 발광성의 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광소자는, 전류여기형의 발광소자라고 불린다.
무기 EL 소자는, 그것의 소자구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 그것을 다시 전극으로 끼운 구조로서, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 이때, 여기에서는, 발광소자로서 유기 EL 소자를 사용하여 설명한다.
도 16은, 본 발명의 일 태양을 적용한 반도체장치의 예로서 디지털 시간계조 구동을 적용가능한 화소 구성의 일례를 도시한 도면이다.
디지털 시간계조 구동을 적용가능한 화소의 구성 및 화소의 동작에 대해 설명한다. 여기에서는 실시형태 3에서 나타낸 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광소자(6404) 및 용량소자(6403)를 갖고 있다. 스위칭용 트랜지스터(6401)는 게이트 가 주사선(6406에) 접속되고, 제1전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제2전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량소자(6403)를 거쳐 전원선(6407)에 접속되고, 제1전극이 전원선(6407)에 접속되고, 제2전극이 발광소자(6404)의 제1전극(화소전극층)에 접속되어 있다. 발광소자(6404)의 제2전극은 공통 전극(6408)에 해당한다. 공통 전극(6408)은, 동일기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
또한, 발광소자(6404)의 제2전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 이때, 저전원 전위란, 전원선(640)에 설치되는 고전원 전위를 기준으로 해서 저전원 전위<고전원 전위를 만족시키는 전위로서, 저전원 전위로서는 예를 들면, GND, 0V 등이 설정되어 있어도 된다. 이 고전원 전위와 저전원 전위의 전위차를 발광소자(6404)에 인가하고, 발광소자(6404)에 전류를 흘려보내 발광소자(6404)를 발광시키기 위해, 고전원 전위와 저전원 전위의 전위차가 발광소자(6404)의 순방향 임계전압 이상이 되도록 각각의 전위를 설정한다.
이때, 용량소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용해서 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극층 사이에서 용량이 형성되어 있어도 된다.
여기에서, 전압입력 전압구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하거나, 오프하거나의 2개의 상태가 되도록 비디오신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에 서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 위해, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트dpp 가한다. 이때, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간계조 구동 대신에, 아날로그 계조구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 16과 같은 화소 구성을 사용할 수 있다.
아날로그 계조구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 임계전압을 포함한다. 이때, 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 비디오신호를 입력함으로써, 발광소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오신호를 아날로그로 함함으로써, 발광소자(6404)에 비디오신호에 따른 전류를 흘려보내, 아날로그 계조구동을 행할 수 있다.
이때, 도 16에 나타낸 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 16에 나타낸 화소에 새롭게 스위치, 저항소자, 용량소자, 트랜지스터 또는 논리회로 등을 추가해도 된다.
다음에, 발광소자의 구성에 대해서, 도 17을 사용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대해 설명한다. 도 1 7a, 도 17b 및 도 17c의 반도체장치에 사용되는 구동용 TFT인 TFT 7001, 7011, 7021은, 실시형태 3에서 나타낸 박막 트랜지스터와 마찬가지로 제조할 수 있다.
발광소자는 발광을 추출하기 위해 적어도 양극 또는 음극의 한쪽이 투명하면 된다. 그리고, 기판 위에 박막 트랜지스터 및 발광소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 출사나, 기판측의 면으로부터 발광을 추출하는 하면 출사나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 출사 구조의 발광소자가 있으며, 본 발명의 일 태양의 화소 구성은 어느 출사 구조의 발광소자에도 적용할 수 있다.
상면 출사 구조의 발광소자에 대해 도 17a을 사용하여 설명한다.
도 17a에, 구동용 TFT인 TFT(7001)이 n형이고, 발광소자(7002)로부터 발생하는 빛이 양극(7005)측으로 빠지는 경우의, 화소의 단면도를 나타낸다. 도 17a에서는, 발광소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은 일함수가 작고, 더구나 빛을 반사하는 도전막이면 다양한 재료를 사용할 수 있다. 예를 들면, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고, 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층한다. 이때, 이들 층을 모두 설치할 필요는 없다. 양극 7005은 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성하고, 예를 들면, 산화 텅스텐을 포함하는 인듐 산 화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 표시한다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 사용해도 된다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 사이에 끼우고 있는 영역이 발광소자(7002)에 해당한다. 도 17a에 나타낸 화소의 경우, 발광소자(7002)로부터 발생하는 빛은, 화살로 나타낸 것과 같이 양극(7005)측으로 출사된다.
다음에, 하면 출사 구조의 발광소자에 대해 도 17b을 사용하여 설명한다. 구동용 TFT(7011)가 n형이고로, 발광소자(7012)로부터 발생하는 빛이 음극(7013)측으로 출사되는 경우의, 화소의 단면도를 나타낸다. 도 17b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순서대로 적층되어 있다. 이때, 양극(7015)이 투광성을 갖는 경우, 양극위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 된다. 음극(7013)은, 도 17a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단, 그것의 막두께는, 빛을 투과하는 정도(바람직하게는, 5nm∼30nm 정도)로 한다. 예를 들면, 20nm의 막두께를 갖는 알루미늄 막을, 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은, 도 17a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 17a와 마찬가지로, 투광성을 갖는 도전 성 재료를 사용해서 형성할 수 있다. 그리고, 차폐막(7016)은, 예를 들면, 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면, 검은 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로, 발광층(7014)을 사이에 끼우고 있는 영역이 발광소자(7012)에 해당한다. 도 17b에 나타낸 화소의 경우, 발광소자(7012)로부터 발생하는 빛은, 화살표로 나타낸 것과 같이 음극(7013)측으로 출사된다.
다음에, 양면 출사 구조의 발광소자에 대해서, 도 17c을 사용하여 설명한다. 도 17c에서는, 구동용 TFT(7021)과 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순서대로 적층되어 있다. 음극(7023)은, 도 17a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단, 그것의 막두께는, 빛을 투과하는 정도로 한다. 예를 들면, 20nm의 막두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 17a과 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 양극(7025)은, 도 17a와 마찬가지로, 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩하고 있는 부분이 발광소자(7022)에 해당한다. 도 17c에 나타낸 화소의 경우, 발광소자(7022)로부터 발생하는 빛은, 화살표로 나타낸 것과 같이 양극(7025)측과 음극(7023)측의 양쪽으로 출사된다.
이때, 여기에서는, 발광소자로서 유기 EL 소자에 대해서 서술했지만, 발광소자로서 무기 EL 소자를 설치하는 것도 가능하다.
이때, 본 실시형태에서는, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)과 발광소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 TFT와 발광소자 사이에 전류제어용 TFT가 접속되어 있는 구성이어도 된다.
이때, 본 실시형태에서 나타낸 반도체장치는, 도 17에 나타낸 구성에 한정되는 것은 아니고, 본 발명의 기술적 사상에 근거하는 각종의 변형이 가능하다.
다음에, 본 발명의 반도체장치의 일 태양에 해당하는 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대해서, 도 18을 사용하여 설명한다. 도 18a는 제1 기판 위에 실시형태 3과 동일하게 형성한 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 사용한 박막 트랜지스터와, 발광소자를 제2 기판 사이에 씰재에 의해 봉지한 패널의 평면도이며, 도 18b은, 도 18a의 H-I에 있어서의 단면도에 해당한다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b),및 주사선 구동회로(4504a, 4504b)을 둘러싸도록 하여, 씰재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b) 위에 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)은, 제1 기판(4501)과 씰재(4505)과 제2 기판(4506)에 의해, 충전재(4507)과 함께 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필 름(접착 필름, 자외선 경화수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한, 제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)은, 박막 트랜지스터를 복수 갖고 있고, 도 18b에서는 화소부(4502)에 포함되는 박막 트랜지스터 4510과, 신호선 구동회로 4503a에 포함되는 박막 트랜지스터 4509를 예시하고 있다.
박막 트랜지스터 4509, 4510은 n채널형 박막 트랜지스터이며, 실시형태 3에 나타낸 박막 트랜지스터를 적용할 수 있다.
또한, 발광소자(4511)가 갖는 화소전극층인 제1 전극층(4517)은, 박막 트랜지스터 4510의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한, 발광소자(4511)의 구성은, 제1 전극층(4517), 전계발광층(4512), 제2 전극층(4513)의 적층구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광소자(4511)로부터 추출하는 빛의 방향 등에 맞추어, 발광소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은, 유기수지막, 무기절연막 또는 유기 폴리실록산을 사용해서 형성한다. 특히 감광성의 재료를 사용하여, 제1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화규소막, 질화산화 규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동회로(4503a, 4503b), 주사선 구동회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC 4518a, 4518b으로부터 공급되고 있다.
본 실시형태에서는, 접속 단자전극(4515)이, 발광소자(4511)가 갖는 제1 전극층(4517)과 같은 도전막으로 형성되고, 단자전극(4516)은, 박막 트랜지스터 4509, 4510이 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
속 단자전극(4515)은, FPC 4518a가 갖는 단자와, 이방성 도전막(4519)을 거쳐 전기적으로 접속되어 있다.
발광소자(4511)로부터의 빛의 추출 방향에 위치하는 제2 기판(4506)은 투광성이 아니면 안된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)을 사용할 수 있다. 본 실시형태는 충전재로서 질소를 사용하였다.
또한, 필요하면, 발광소자의 출사면에 편광판, 또는 원편광판(타원편광판을 포함한다), 위상차판(λ/4판, λ/2판), 칼라필터 등의 광학 필름을 적절히 형성해도 된다. 또한, 편광판 또는 원편광판에 반사방지막을 형성해도 된다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)은, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정반도체막에 의해 형성된 구동회로로 실장되어 있어도 된다. 또한, 신호선 구동회로만, 또는 일부, 또는 주사선 구동회로만, 또는 일부만을 별도 형성해서 실장해도 되며, 본 실시형태는 도 18의 구성에 한정되지 않는다.
이상의 공정에 의해, 동작의 안정성이 우수한 박막 트랜지스터를 탑재한 표시장치를 제조할 수 있다. 본 실시형태의 발광 표시장치(표시 패널)은 동작의 안정성이 우수한 박막 트랜지스터를 탑재하고 있기 때문에 신뢰성이 높다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 발명의 일 태양이 예시하는 표시장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 사용하여, 전자서적(전자 북)), 포스터, 전차 등의 탈것의 차내 광고, 크레딧 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 반도체장치의 일례를 도 19, 도 20에 나타낸다.
도 19a은, 전자 페이퍼로 만들어진 포스터(2631)를 나타내고 있다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 본 발명의 일 태양을 적용한 전자 페이퍼를 사용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐뜨러지지 않고 안정된 화상이 얻어진다. 이때, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다.
또한, 도 19b은, 전차 등의 탈것의 차내광고(2632)를 표시하고 있다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 본 발명의 일 태양을 적용한 전자 페이퍼를 사용하면 사람의 손을 많이 거치지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐뜨러지지 않고 안정된 화상이 얻어진다. 이때, 차내광고는 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다.
또한, 도 20은, 전자서적(2700)의 일례를 나타내고 있다. 예를 들면, 전자서적(2700)은, 하우징 2701 및 하우징 2703의 2개의 하우징으로 구성되어 있다. 하우징 2701 및 하우징 2703은, 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능해 진다.
하우징 2701에는 표시부 2705이 삽입되고, 하우징 2703에는 표시부 2707이 삽입되어 있다. 표시부 2705 및 표시부 2707은, 계속 화면을 표시하는 구성으로 하여도 되고, 다른 화면을 표시하는 구성으로 하여도 된다. 다른 화면을 표시하는 구 성으로 함으로써, 예를 들면, 우측의 표시부(도 20에서는 표시부 2705)에 문장을 표시하고, 좌측의 표시부(도 20에서는 표시부 2707)에 화상을 표시할 수 있다.
또한, 도 20에서는, 하우징 2701에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 하우징 2701에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지을 보낼 수 있다. 이때, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 하우징의 이면이나 측면에, 외부접속용 단자(이어폰 단자, USB 단자,또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 해도 된다. 더구나, 전자서적(2700)은, 전자사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
이상의 공정에 의해, 동작의 안정성이 우수한 박막 트랜지스터를 탑재한 반도체장치를 제조할 수 있다. 동작의 안정성이 우수한 박막 트랜지스터를 탑재한 반도체장치는 신뢰성이 높다.
(실시형태 9)
본 발명의 일 태양에 관한 반도체장치는, 다양한 전자기기(오락기도 포함한다)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다), 컴퓨터용등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화장치라고도 한다), 휴대형 게임기, 휴대 정보단말, 음향재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 21a은, 텔레비젼 장치(9600)의 일례를 나타내고 있다. 텔레비젼 장치(9600)는, 하우징(9601)에 표시부(9603)가 삽입되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다.
텔레비젼 장치(9600)의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모트 콘트롤 조작기(9610)에 의해 행할 수 있다. 리모트 콘트롤 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 콘트롤 조작기(9610)에, 이 리모트 콘트롤 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 해도 된다.
이때, 텔레비젼 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비젼 방송의 수신을 행할 수 있고, 더구나 모뎀을 거쳐 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 양방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보통신을 행하는 것도 가능하다.
도 21b은, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 하우징(9701)에 표시부(9703)가 삽입되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하며, 예를 들면 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진틀과 마찬가지로 기능시킬 수 있다.
이때, 디지털 포토 프레임(9700)은, 조작부, 외부접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속가능한 단자 등), 기록매체 삽입부 등을 구비한 구성으로 한다. 이들 구성은, 표시부와 동일면에 삽입되어 있어도 되고, 측면이나 이면에 구비하면 디자인성이 향상하기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록매체 삽입부에, 디지털 카메라에서 촬영한 화상 데이터를 기억한 메모리를 삽입해서 화상 데이터를 입력하고, 입력한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 원하는 화상 데이터를 입력하고, 표시시키는 구성으로 할 수도 있다.
도 22a은 휴대형 오락기이며, 하우징 9881과 하우징 9891의 2개의 하우징으로 구성되어 있고, 연결부(9893)에 의해, 개폐가능하게 연결되어 있다. 하우징 9881에는 표시부 9882이 삽입되고, 하우징 9891에는 표시부 9883이 삽입되어 있다. 또한, 도 22a에 나타낸 휴대형 오락기는, 그 이외, 스피커부(9884), 기록매체 삽입부(9886), LED 램프(9890), 입력수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온 도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889) 등을 구비하고 있다. 물론, 휴대형 오락기의 구성은 상기한 것에 한정되지 않고, 적어도 본 발명의 일 태양에 관한 반도체장치를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 22a에 나타낸 휴대형 오락기는, 기록매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능이나, 다른 휴대형 오락기와 무선통신을 행해서 정보를 공유하는 기능을 갖는다. 이때, 도 22a에 나타낸 휴대형 오락기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 22b은 대형 오락기인 슬롯 머신(9900)의 일례를 나타내고 있다. 슬롯 머신(9900)은, 하우징(9901)에 표시부(9903)가 삽입되어 있다. 또한, 슬롯 머신(9900)은, 그 이외, 스타트 레버나 스톱 스위치 등의 조작수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯 머신(9900)의 구성은 상기한 것에 한정되지 않고, 적어도 본 발명의 일 태양에 관한 반도체장치를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 23은, 휴대전화기(1000)의 일례를 나타내고 있다. 휴대전화기(1000)는, 하우징(1001)에 삽입된 표시부(1002) 이외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 23에 나타낸 휴대전화기(1000)는, 표시부(1002)을 손가락 등으로 접촉함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 작성하는 것 등 의 조작은, 표시부(1002)를 손가락 등으로 접촉하는 것에 의해 행할 수 있다.
표시부(1002)의 화면은 주로 3거지 모드가 있다. 제1모드는, 화상의 표시를 주로 하는 표시 모드이며, 제2모드는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들면, 전화를 걸거나, 또는 메일을 작성하는 경우에는, 표시부(1002)을 문자의 입력을 주로 하는 문자입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 된다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출장치를 설치함으로써, 휴대전화기(1000)의 방향(종인지 횡인지)을 판단하여, 표시부(1002)의 화면표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1002)을 접촉하는 것, 또는 하우징(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 의해 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광센서로 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 된다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시 부(1002)에 손바닥이나 손가락을 접촉함으로써, 손바닥 무늬, 지문 등을 촬상하는 것으로, 본인인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
이상의 공정에 의해, 동작의 안정성이 우수한 박막 트랜지스터를 탑재한 전자기기를 제조할 수 있다. 이상의 전자기기는 동작의 안정성이 우수한 박막 트랜지스터를 탑재하고 있기 때문에, 신뢰성이 높다.
[실시예 1]
본 실시예에서는, 박막 트랜지스터의 제조공정 및 그 트랜지스터 특성에 대해 설명한다.
도 24에 본 실시예의 박막 트랜지스터의 구성을 나타낸다. 본 실시예의 박막 트랜지스터(155)는, 기판(100) 위에 게이트 전극층(111)이 형성되고, 게이트 전극층(111) 위에 게이트 절연막(102)이 형성되고, 소스 전극층 및 드레인 전극층이 되는 제1전극층(115a) 및 제2전극층(115b)이 단부를 게이트 전극층(111)에 중첩해서 게이트 절연막(102) 위에 형성되어 있다. 제1반도체층(113)은, 게이트 전극층(111)과 중첩하고, 게이트 절연막(102), 제1전극층(115a) 및 제2전극층(115b)의 측면부, 및 제1보호층(114a) 및 제2보호층(114b)의 측면부와 상면부에 접하도록 설치되어 있다.
본 실시예에서는 두께 0.7mm의 무알칼리 유리(코닝사제: EAGLE2000)을 기 판(100)에 사용하였다. 다음에, 스퍼터링법을 사용해서 게이트 전극이 되는 100nm의 텅스텐 막을 성막하고, 포토마스크를 사용해서 형성한 레지스트 마스크를 사용하여, 텅스텐 막의 불필요한 부분을 에칭해서 제거해서 배선 및 게이트 전극층을 형성한다. 이때 게이트 전극층의 단부에 단절 방지의 테이퍼가 형성되도록 에칭한다.
다음에, 기판(100) 및 게이트 전극층(111) 위에 플라즈마 CVD법을 사용해서 100nm의 산화 규소막을 성막하여, 게이트 절연막(102)으로 사용한다.
다음에, 소스 전극층 및 드레인 전극층이 되는 도전막으로서, 스퍼터링법에 의해 100nm의 티타늄 막을 성막한다.
소스 전극층 및 드레인 전극층이 되는 티타늄 막의 성막후, 티타늄 막을 대기에 노출시키지 않고 연속해서 제2반도체층을 성막한다. 본 실시예에서는, 반송실에 복수의 성막실이 접속한 멀티 챔버형의 스퍼터링장치를 사용하여, 성막후의 티타늄 막을 대기에 노출시키지 않고 제2반도체층의 성막실에 기판을 반송한다.
본 실시예에서는, 제2반도체층이 되는 인듐, 갈륨 및 아연을 포함하는 산화물 반도체막을 스퍼터링법에 의해 티타늄 막 위에 성막한다. 제2반도체층의 성막은, 산화 인듐, 산화 갈륨, 및 산화 아연의 조성비를 1:1:1(=In2O3:Ga2O3:ZnO)로 하여 소결한 직경 12인치의 타겟(In:Ga:Zn=1:1:0.5)을 사용해서 행한다. 기판과 타겟의 사이의 거리를 60mm로 한다. 스퍼터링법의 조건은, 압력 0.4Pa, 직류(DC) 전원 0.5kW로 하고, 아르곤 가스와 산소를 혼합한 분위기중(아르곤 가스:산소=10:5)에서 성막한다. 이때, 제2반도체층의 막두께는 5nm로 한다.
다음에, 포토마스크를 사용해서 형성한 레지스트 마스크를 사용하여, 제2반도체층의 불필요한 부분을 에칭해서 제거하여, 제1보호층(114a) 및 제2보호층(114b)을 형성한다. 다음에, 동일한 레지스트 마스크를 사용해서 티타늄 막의 불필요한 부분을 에칭해서 제거하여, 배선 및 소스 전극층 및 드레인 전극층이 되는 제1전극층(115a) 및 제2전극층(115b)을 형성한다.
제1반도체층(113)을 형성하기 전에, 산소 가스와 아르곤 가스를 도입해서 제1보호층(114a) 및 제2보호층(114b)과 노출되어 있는 게이트 절연막(102)의 표면에 역스퍼터를 행하고, 산소 라디칼 또는 산소를 조사하여, 표면에 부착되고 있는 먼지나 불순물을 제거한다. 이때, 역스퍼터 처리에 의해, 게이트 절연막(102)이나 제1보호층(114a)와 제2보호층(114b)의 단부는, 표면이 깍여 약간 얇아지는 경우나, 단부가 둥그렇게 되는 경우가 있다. 제1보호층(114a) 및 제2보호층(114b)의 단부가 깍여 테이퍼 각이 완만해지면, 다음에, 적층할 제1반도체층(113)이 테이퍼 부분을 피복하기 쉬워지기 때문에, 단절을 일으키기 어려워진다.
다음에, 제1반도체층(113)이 되는 인듐, 갈륨 및 아연을 포함하는 산화물 반도체막을 스퍼터링법에 의해 100nm의 두께가 되도록 성막한다. 본 실시예에서는, 제1반도체층과 제2반도체층은 같은 조건에서 성막을 행하기 때문에, 제2반도체층은 제1반도체층 이하의 도전율을 갖게 된다. 다음에, 포토마스크를 사용해서 형성한 레지스트 마스크를 사용하여, 제1반도체층(113)의 불필요한 부분을 에칭해서 제거하여, 박막 트랜지스터(155)을 형성한다.
다음에, 박막 트랜지스터(155)가 형성된 기판을 로 중에서 350℃, 질소 분위기하, 1시간의 열처리를 실행한다. 이 열처리에 의해 산화물 반도체막을 구성하고 있는 In-Ga-Zn-O계 비단결정 막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형이 개방되기 때문에, 여기에서의 열처리(광 어닐도 포함한다)은 중요하다.
본 실시예에서 동일 기판 위에 제조한 채널 길이가 10μm, 채널 폭이 100μm인 15개의 박막 트랜지스터의 전기 특성을 측정하였다. 결과를 도 25에 나타낸다. 이와 같이, 격차가 억제된 15개의 박막 트랜지스터를 동일기판 위에 제조할 수 있었다. 이때, 게이트 전압 Vg가 10V, 드레인 전압 Vd가 10V일 때, 온 전류(Ion)은 2×10-4A로 높았다. 또한, 최소 오프 전류(Ioff_min)은 1×10-12A 이하로 낮고, 108 이상의 높은 온·오프비를 관측하였다. 또한, 13cm2/V·s를 초과하는 높은 전계효과 이동도를 관측하였다. 본 실시예에서 제조한 트랜지스터는 격차가 억제될 뿐만 아니라, 높은 온·오프비를 갖고 있었다. 또한, 높은 전계효과 이동도를 갖고 있었다.
도 1은 본 발명의 일 태양의 반도체장치를 설명하는 평면도 및 단면도.
도 2는 본 발명의 일 태양의 반도체장치의 제조공정을 설명하는 단면도.
도 3은 본 발명의 일 태양의 반도체장치의 제조공정을 설명하는 단면도.
도 4는 본 발명의 일 태양의 반도체장치를 설명하는 회로도, 평면도 및 단면도.
도 5는 본 발명의 일 태양의 반도체장치의 제조공정을 설명하는 단면도.
도 6은 본 발명의 일 태양의 반도체장치를 설명하는 평면도 및 단면도.
도 7은 본 발명의 일 태양의 전자 페이퍼의 단면도.
도 8은 본 발명의 일 태양의 반도체장치의 블록도를 설명하는 도면.
도 9는 신호선 구동회로의 구성을 설명하는 도면.
도 10은 신호선 구동회로의 동작을 설명하는 타이밍 차트.
도 11은 신호선 구동회로의 동작을 설명하는 타이밍 차트.
도 12는 시프트 레지스터의 구성을 설명하는 도면.
도 13은 도 11에 나타낸 플립플롭의 접속 구성을 설명하는 도면.
도 14는 본 발명의 일 태양의 반도체장치를 설명하는 평면도 및 단면도.
도 15는 본 발명의 일 태양의 반도체장치를 설명하는 단면도.
도 16은 본 발명의 일 태양의 반도체장치의 화소등가회로를 설명하는 도면.
도 17은 본 발명의 일 태양의 반도체장치를 설명하는 도면.
도 18은 본 발명의 일 태양의 반도체장치를 설명하는 평면도 및 단면도.
도 19는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 20은 전자서적의 일례를 나타낸 외관도.
도 21은 텔레비젼 장치 및 디지털 포토 프레임의 예를 나타낸 외관도.
도 22는 오락기의 예를 나타낸 외관도.
도 23은 휴대전화기의 일례를 나타낸 외관도
도 24는 실시예 1에 관한 박막 트랜지스터의 단면도.
도 25는 실시예 1에 관한 박막 트랜지스터의 전기 특성.
(부호의 설명)
100 기판 102 게이트 절연막 103 반도체막 104 반도체막 105 도전막 109 층간 절연막 111 게이트 전극층 113 반도체층 114a 보호층 114b 보호층 114c 보호층 115a 전극층 115b 전극층 115c 전극층 118 배선 123 용량배선 124 콘택홀 126 콘택홀 128 화소전극층 131 레지스트 마스크 132 레지스트 마스크 151 박막 트랜지스터 152 박막 트랜지스터 153 박막 트랜지스터 154 박막 트랜지스터 155 박막 트랜지스터 580 기판 581 박막 트랜지스터 583 게이트 절연층 584 절연층 585 절연층 587 전극층 588 전극층 589 구형 입자 590a 흑색 영역 590b 백색 영역 594 캐비티 595 충전재 1000 휴대전화기 1001 하우징 1002 표시부 1003 조작 버튼 1004 외부 접속 포트 1005 스피커 1006 마이크 2600 TFT 기판 2601 대향기판 2602 씰재 2603 화소부 2604 표시 소자 2605 착색층 2606 편광판 2607 편광판 2608 배선회로부 2609 플렉시블 배선 기판 2610 냉음극관 2611 반사판 2612 회로기판 2613 확산판 2631 포스터 2632 차내광고 2700 전자서적 2701 하우징 2703 하우징 2705 표시부 2707 표시 부 2711 축부 2721 전원 2723 조작 키 2725 스피커 4001 기판 4002 화소부 4003 신호선 구동회로 4004 주사선 구동회로 4005 씰재 4006 기판 4008 액정층 4010 박막 트랜지스터 4011 박막 트랜지스터 4013 액정소자 4015 접속 단자전극 4016 단자전극 4018 FPC 4019 이방성 도전막 4020 절연층 4021 절연층 4030 화소전극층 4031 대향전극층 4032 절연층 4501 기판 4502 화소부 4503a 신호선 구동회로 4504a 주사선 구동회로 4505 씰재 4506 기판 4507 충전재 4509 박막 트랜지스터 4510 박막 트랜지스터 4511 발광소자 4512 전계발광층 4513 전극층 4515 접속 단자전극 4516 단자전극 4517 전극층 4518a FPC 4519 이방성 도전막 4520 격벽 5300 기판 5301 화소부 5302 주사선 구동회로 5303 신호선 구동회로 5400 기판 5401 화소부 5402 주사선 구동회로 5403 신호선 구동회로 5404 주사선 구동회로 5501 배선 5502 배선 5503 배선 5504 배선 5505 배선 5506 배선 5543 노드 5544 노드 5571 박막 트랜지스터 5572 박막 트랜지스터 5573 박막 트랜지스터 5574 박막 트랜지스터 5575 박막 트랜지스터 5576 박막 트랜지스터 5577 박막 트랜지스터 5578 박막 트랜지스터 5601 드라이버 IC 5602 스위치군 5603a 박막 트랜지스터 5603b 박막 트랜지스터 5603c 박막 트랜지스터 5611 배선 5612 배선 5613 배선 5621 배선 5701 플립플롭 5703a 타이밍 5703b 타이밍 5703c 타이밍 5711 배선 5712 배선 5713 배선 5714 배선 5715 배선 5716 배선 5717 배선 5721 신호 5803a 타이밍 5803b 타이밍 5803c 타이밍 5821 신호 6400 화소 6401 스위칭용 트랜지스터 6402 구동용 트랜지스터 6403 용량소자 6404 발광소자 6405 신호선 6406 주사선 6407 전원선 6408 공통 전극 7001 TFT 7002 발광소자 7003 음극 7004 발광층 7005 양극 701 1구동용 TFT 7012 발광소자 7013 음극 7014 발광층 7015 양극 7016 차폐막 7017 도전막 7021 구동용 TFT 7022 발광소자 7023 음극 7024 발광층 7025 양극 7027 도전막 9600 텔레비젼 장치 9601 하우징 9603 표시부 9605 스탠드 9607 표시부 9609 조작 키 9610 리모트 콘트롤 조작기 9700 디지털 포토 프레임 9701 하우징 9703 표시부 9881 하우징 9882 표시부 9883 표시부 9884 스피커부 9885 입력수단(조작 키) 9886 기록매체 삽입부 9887 접속 단자 9888 센서 9889 마이크로 폰 9890 LED 램프 9891 하우징 9893 연결부 9900 슬롯 머신9901 하우징 9903 표시부

Claims (14)

  1. 게이트 전극층과,
    상기 게이트 전극층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 상기 게이트 전극층과 단부가 중첩하는 제1전극층 및 제2전극층과,
    상기 제1전극층 위에 형성된 제1보호층과,
    상기 제2전극층 위에 형성된 제2보호층과,
    상기 게이트 전극층과 중첩하고, 상기 게이트 절연막, 상기 제1전극층 및 상기 제2전극층의 측면부와, 상기 제1보호층 및 제2보호층의 측면부 및 상면부에 접하도록 형성된 제1반도체층을 갖고,
    상기 제1보호층 및 제2보호층이 상기 제1반도체층 이하의 도전율을 갖는 반도체장치.
  2. 제 1항에 있어서,
    상기 제1보호층 및 제2보호층이 상기 제1반도체층과 동일한 원소를 포함하는 조성물을 사용하여 형성된 반도체장치.
  3. 제 1항에 있어서,
    상기 제1반도체층이 산화물 반도체를 포함하는 반도체장치.
  4. 제 1항에 있어서,
    상기 제1반도체층이 인듐, 갈륨 및 아연을 포함하는 반도체를 포함하는 반도체장치.
  5. 제 1항에 있어서,
    상기 제1전극층 및 상기 제2전극층 위에, 상기 제1반도체층 이하의 도전율을 갖고, 상기 제1반도체층보다 두께가 얇은 제2반도체층이 형성되어 있는 반도체장치.
  6. 제1전극층 및 제2전극층과,
    상기 제1전극층 위에 형성된 제1보호층과,
    상기 제2전극층 위에 형성된 제2보호층과,
    상기 제1전극층 및 상기 제2전극층의 측면부와, 상기 제1보호층 및 제2보호층의 측면부 및 상면부에 접하여 형성된 제1반도체층과,
    상기 제1반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막을 거쳐 상기 제1전극층 및 상기 제2전극층의 단부에 중첩하도록 형성된 게이트 전극층을 갖고,
    상기 제1보호층 및 제2보호층이 제1반도체층 이하의 도전율을 갖는 반도체장치.
  7. 제 6항에 있어서,
    상기 제1보호층 및 제2보호층이 상기 제1반도체층과 동일한 원소를 포함하는 조성물을 사용하여 형성된 반도체장치.
  8. 제 6항에 있어서,
    상기 제1반도체층이 산화물 반도체를 포함하는 반도체장치.
  9. 제 6항에 있어서,
    상기 제1반도체층이 인듐, 갈륨 및 아연을 포함하는 반도체를 포함하는 반도체장치.
  10. 제 6항에 있어서,
    상기 제1전극층 및 상기 제2전극층 위에, 상기 제1반도체층 이하의 도전율을 갖고, 상기 제1반도체층보다 두께가 얇은 제2반도체층이 형성되어 있는 반도체장치.
  11. 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층 위에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 위에 제1전극층 및 제2전극층을 형성하는 단계와,
    상기 제1전극층 위에 제1보호층을 형성하는 단계와,
    상기 제2전극층 위에 제2보호층을 형성하는 단계와,
    상기 게이트 전극층에 중첩하고, 상기 게이트 절연막, 상기 제1전극층 및 상기 제2전극층의 측면부와, 상기 제1보호층 및 상기 제2보호층의 상면부 및 측면부에 접하도록 형성된 제1반도체층을 형성하는 단계를 갖고,
    상기 제1보호층 및 제2보호층이 상기 제1반도체층 이하의 도전율을 갖는 반도체장치의 제조방법.
  12. 제 11항에 있어서,
    도전막을 성막한 후, 상기 도전막을 대기에 노출시키지 않고 상기 도전막 위에 제2반도체막을 연속해서 성막해서 적층막을 형성하는 단계를 더 포함하고,
    상기 적층막을 사용해서 제1보호층 및 제2보호층을 각각 갖는 제1전극층 및 제2전 극층을 형성하는 반도체장치의 제조방법.
  13. 제1전극층 및 제2전극층을 형성하는 단계와,
    상기 제1전극층 위에 제1보호층을 형성하는 단계와,
    상기 제2전극층 위에 제2보호층을 형성하는 단계와,
    상기 제1전극층 및 상기 제2전극층의 측면부와, 상기 제1보호층 및 제2보호층의 상면부 및 측면부에 접하도록 형성된 제1반도체층을 형성하는 단계와,
    상기 제1반도체층 위에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막을 거쳐 상기 제1전극층 및 상기 제2전극층의 단부에 중첩하도록 형성된 게이트 전극층을 형성하는 단계를 갖고,
    상기 제1보호층 및 제2보호층이 제1반도체층 이하의 도전율을 갖는 반도체장치의 제조방법.
  14. 제 13항에 있어서,
    도전막을 성막한 후, 상기 도전막을 대기에 노출시키지 않고 상기 도전막 위에 제2반도체막을 연속해서 성막해서 적층막을 형성하는 단계를 더 포함하고,
    상기 적층막을 사용해서 제1보호층 및 제2보호층을 각각 갖는 제1전극층 및 제2전극층을 형성하는 반도체장치의 제조방법.
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