KR100730466B1 - 트렌치 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 트렌치 트랜지스터가 갖고 있는 동작특성의 우수성을 그대로 유지하면서 비용절감 및 제조 속도를 향상시킬 수 있는 트렌치 트랜지스터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 트렌치 트랜지스터의 제조 방법은 트렌치 트랜지스터의 특성을 그대로 유지하면서 마스크 또는 공정비용을 줄이고, 제조 속도를 향상시킬 수 있는 효과가 있으며,트렌치 바텀부의 산화막의 두께를 증가시키므로써 기생캐패시턴스를 최소화하여 소자의 동작속도를 향상시킬 수 있는 효과가 있다.
트렌치 트랜지스터, 트렌치, 바텀부, 기생캐패시턴스, VDMOS
Description
도 1은 종래기술에 따른 트렌치 트랜지스터의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 트렌치 트랜지스터의 구조를 도시한 도면,
도 3a 내지 도 3i는 본 발명의 실시예에 따른 트렌치 트랜지스터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : N형 반도체기판 22 : N형 에피층
23 : P형 웰 24 : 트렌치
25 : 게이트산화막 26a : 폴리실리콘스페이서
26b : 질화막스페이서 27 : 두꺼운 산화막
28 : 게이트전극 29 : N+ 확산층
32 : 리세스 33 : P+ 확산층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 트렌치 트랜지스터(Power Trench MOSFET) 및 그의 제조 방법에 관한 것이다.
고전압소자용 트렌치 트랜지스터(Trench MOSFET)는 통상의 플라나기술의 VDMOS(Vertical Diffusion MOS)에 비하여 온저항(On-resistance)을 줄일 수 있다. 또한, 트렌치 기술은 셀밀도 측면에서도 일반 소자에 비해 상당히 우수하기 때문에 소자의 사이즈를 줄일 수 있다.
도 1은 종래기술에 따른 트렌치 트랜지스터의 구조를 도시한 도면이다.
도 1을 참조하면, N형 반도체기판(11) 상에 N형 에피층(12)을 성장시키고, N형 에피층에 소정깊이로 고전압소자를 위한 P형 웰(P-well for High Voltage, PHV)(13)을 형성한다.
이어서, P형 웰(13) 및 N형 에피층(12)의 소정 깊이까지 식각하여 게이트전극이 형성될 트렌치(14)를 형성한 후, 트렌치(14)를 포함한 전면에 게이트산화막(15)을 형성한다.
이어서, 게이트산화막(15) 상에 트렌치(14)를 갭필하는 게이트전극(16)을 형성한 후, 이온주입을 통해 소스/드레인 역할을 하는 N+ 확산층(17)을 형성하고, 이웃한 트랜지스터의 N+ 확산층(17) 사이에는 금속배선이 콘택될 P+ 확산층(18)을 형성한다.
이어서, 전면에 층간절연막(19)을 형성한 후, P+ 확산층(18)에 연결되는 금속배선(20)을 형성한다.
그러나, 종래의 트렌치 트랜지스터의 경우, VDMOS에 비해 복잡한 제조 공정을 가지고 있고, 공정 스텝 수도 많기 때문에 비용이나 제조 속도 측면에서 뒤떨어지는 문제점을 가지고 있으며, 채널을 제외한 나머지 트렌치(14) 바텀부에 기생캐패시턴스('X')가 형성되어 동작속도가 저하되는 문제가 있다.
그리고, 종래기술은 N+ 확산층(17) 형성을 위해 별도로 포토 및 식각공정을 진행해야만 한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 트렌치 트랜지스터가 갖고 있는 동작특성의 우수성을 그대로 유지하면서 비용절감 및 제조 속도를 향상시킬 수 있는 트렌치 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트렌치 트랜지스터는 상기 기판에 형성된 소정 깊이의 트렌치; 상기 트렌치의 바닥과 측면에 걸쳐 형성된 게이트산화막; 상기 트렌치 내부를 채우면서 상기 게이트산화막 상에 형성된 게이트전극; 상 기 게이트전극에 의해 정의되는 채널 이외 지역의 상기 트렌치의 바텀부 아래에 형성된 산화막; 상기 트렌치에 접하여 상기 기판 내에 형성되며 소스/드레인 역할을 하는 N형 확산층; 상기 N형 확산층에 접하여 소정 깊이를 갖고 형성된 리세스; 상기 리세스 아래에 형성된 P형 확산층; 및 상기 P형 확산층에 연결된 금속배선을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 트렌치 트랜지스터의 제조 방법은 기판에 채널을 정의하는 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트산화막을 형성하는 단계; 상기 트렌치의 바텀부를 노출시키면서 상기 트렌치의 양측벽에 접하며, 제1버퍼스페이서와 제2버퍼스페이서가 적층된 버퍼스페이서를 형성하는 단계; 상기 채널을 벗어나는 상기 트렌치의 바텀부 아래에 산화막을 형성하는 단계; 상기 제2버퍼스페이서를 제거하는 단계; 상기 트렌치를 매립하는 게이트전극을 형성하는 단계; 상기 기판의 전면에 이온주입을 진행하여 N형 확산층을 형성하는 단계; 상기 기판 상에 층간절연막을 형성하는 단계; 콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 콘택영역을 오픈킴과 동시에 상기 콘택영역 아래의 N형 확산층을 식각하여 리세스를 형성하는 단계; 상기 리세스 바닥의 기판에 이온주입을 통해 P형 확산층을 형성하는 단계; 및 상기 P형 확산층에 연결되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 트렌치 트랜지스터의 구조를 도시한 도면이 다.
도 2를 참조하면, N형 반도체기판(21), N형 반도체기판(21) 상에 성장된 N형 에피층(22), N형 에피층(22)에 형성된 P형 웰(23), P형 웰(23)을 관통하는 깊이의 트렌치(24), 트렌치(24)의 바닥과 측면에 걸쳐 형성된 게이트산화막(25), 트렌치 (24) 내부를 채우면서 게이트산화막(25) 상에 형성된 게이트전극(28), 게이트전극(28)에 의해 정의되는 채널 이외 지역의 트렌치(24)의 바텀부 아래에 형성된 두꺼운 산화막(27), 트렌치(24)에 접하여 기판 내에 형성되며 소스/드레인 역할을 하는 N+ 확산층(29), N+ 확산층(29)에 접하여 소정 깊이를 갖고 형성된 리세스(32), 리세스(32) 아래에 형성된 P+ 확산층(33), 및 P+ 확산층(33)에 연결된 금속배선(34)을 포함한다. 여기서, 금속배선(34)은 층간절연막(30)을 관통하여 P+ 확산층(33)에 연결된다.그리고, 게이트산화막(25)과 게이트전극(28) 사이에는 폴리실리콘스페이서(26a)가 위치한다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 트렌치 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, N형 반도체기판(21) 상에 N형 에피층(22)을 성장시키고, N형 에피층(22)에 소정깊이로 고전압소자를 위한 P형 웰(P-well for High Voltage, PHV)(23)을 형성한다.
이어서, 선택적으로 채널도핑을 위해 포토 및 식각을 진행한 후에 채널 도핑 및 어닐링을 진행한다.
이어서, P형 웰(23) 및 N형 에피층(22)의 소정 깊이까지 식각하여 게이트전극이 형성될 트렌치(24)를 형성한 후, 트렌치(24)를 포함한 전면에 게이트산화막(15)을 형성한다. 여기서, 트렌치(24) 형성을 위해 포토 및 식각을 진행한다. 바람직하게, 트렌치(24)는 P형 웰(23)을 관통하는 깊이를 갖는다.
이어서, 트렌치(24) 및 P형 웰(23)의 표면 상에 게이트산화막(25)을 형성한다.
도 3b에 도시된 바와 같이, 트렌치(24)의 양측벽에 접하는 버퍼스페이서(26)를 형성한다.
이때, 버퍼스페이서(26)는 버퍼스페이서용 물질을 증착한 후 에치백하여 형성하는데, 먼저 폴리실리콘을 증착한 후 에치백하여 폴리실리콘스페이서(26a)를 형성하고, 이어서 질화막 증착 및 에치백을 통해 질화막스페이서(26b)를 형성한다.
여기서, 폴리실리콘스페이서(26a)는 게이트산화막(25)이 질화막 증착시에 스트레스를 받는 것을 방지하기 위한 것이다.
위와 같은 버퍼스페이서(26)를 트렌치(24)의 양측벽에 접하고 트렌치(24)의 바텀부를 노출시키는 스페이서 형태로 형성하는 이유는, 후속 두꺼운 산화막 공정시 트렌치(24)의 측벽에서는 두꺼운 산화막이 형성되지 않도록 하기 위함이다.
도 3c에 도시된 바와 같이, 산화 공정을 진행하여 트렌치(24)의 바텀부에 두꺼운 산화막(27)을 형성하다.
여기서, 두꺼운 산화막(27)은 적어도 트렌치(24)의 바텀부 아래에 형성되며, 바람직하게 두꺼운 산화막(27)의 탑부분은 N형 에피층(22)과 P형 웰(23)의 경계면 위까지 이르고, 두꺼운 산화막(27)의 바텀부분은 N형 에피층(22)과 N형 반도체기판(21)의 경계면에 이르지 않는 두께를 갖는다.
이처럼, 두꺼운 산화막(27)을 트렌치(24)의 바텀부에 형성하면, 채널 이외 지역에서의 기생캐패시턴스를 방지할 수 있다.
그리고, 상기 두꺼운 산화막(27)에 의해 트렌치(24)의 바텀부가 N형 에피층(22)까지 연장되는 효과도 얻을 수 있어, 트렌치 트랜지스터에서 요구되는 트렌치의 깊이를 확보할 수 있다.
전술한 두꺼운 산화막(27)은 실질적인 게이트산화막으로 작용하지는 않는다.
도 3d에 도시된 바와 같이, 버퍼스페이서(26) 중의 질화막스페이서(26b)를 제거한다. 이때, 질화막스페이서(26b)의 제거를 습식으로 진행하며, 폴리실리콘스페이서 및 산화막이 선택비가 높은 인산(H3PO4) 용액을 이용한다.
도 3e에 도시된 바와 같이, 전면에 트렌치(24)를 채울때까지 전면에 게이트전극용 폴리실리콘을 증착한 후 포토 및 식각을 통해 트렌치(24) 내부에만 잔류하는 게이트전극(28)을 형성한다.
이때, 질화막스페이서(26b) 제거후에 잔류하고 있던 폴리실리콘스페이서(26a)도 게이트전극으로 작용한다.
도 3f에 도시된 바와 같이, 게이트전극(28)을 포함한 전면에 N형 불순물의 이온주입(N+ 이온주입)을 진행하여 P형 웰(23) 내에 N+ 확산층(29)을 형성한다.
위와 같이, 본 발명은 소스/드레인 역할을 하는 N+ 확산층(29)을 형성할 때, 포토 및 식각을 진행하지 않는다.
도 3g에 도시된 바와 같이, 전면에 층간절연막(30)을 증착한 후, 감광막을 이용한 포토 공정을 통해 콘택마스크(31)를 형성한다.
이어서, 콘택마스크(31)를 식각마스크로 이용하여 층간절연막(30)을 식각하여 콘택영역을 개방시키고, 연속해서 콘택영역 아래의 N+ 확산층(29)의 일부를 제거하여 리세스(32)를 형성한다. 이때, 리세스(32)의 깊이는 N+ 확산층(29)의 깊이와 동일하거나 더 깊고, 리세스(32)는 이웃한 트랜지스터의 N+ 확산층(29) 사이를 분리시키기 위한 것이다.
도 3h에 도시된 바와 같이, 콘택마스크(31)를 남겨둔 상태에서 리세스(32) 아래의 P형 웰(23)에 P형 불순물의 이온주입(P+ 이온주입)을 진행하여 P+ 확산층(33)을 형성한다.
이어서, 도 3i에 도시된 바와 같이, 콘택마스크(31)를 제거한 후에, P+ 확산층(33)에 연결되는 금속배선(34)을 형성한다.
도 3i의 결과를 보면, 트렌치 트랜지스터에서 채널은 실질적으로 트렌치(24)의 깊이로 정의되며, 트렌치(24) 바텀부 아래에서는 두꺼운 산화막(27)에 의해 게이트전극(28)이 형성되지 않으므로 채널이 형성되지 않는다. 이로써, 트렌치(24) 바텀부 아래에 게이트전극(28)이 형성되지 않으므로 채널을 제외한 나머지 지역에서 기생캐패시턴스가 발생되지 않는다. 결국, 소자의 동작속도를 향상시킨다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 N+ 확산층을 형성하기 위한 포토공정을 생략하므로써 트렌치 트랜지스터의 특성을 그대로 유지하면서 마스크 또는 공정비용을 줄이고, 제조 속도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 트렌치 바텀부의 산화막의 두께를 증가시키므로써 기생캐패시턴스를 최소화하여 소자의 동작속도를 향상시킬 수 있는 효과가 있다.
Claims (10)
- 삭제
- 기판에 채널을 정의하는 트렌치를 형성하는 단계;상기 트렌치의 표면 상에 게이트산화막을 형성하는 단계;상기 트렌치의 바텀부를 노출시키면서 상기 트렌치의 양측벽에 접하며, 제1버퍼스페이서와 제2버퍼스페이서가 적층된 버퍼스페이서를 형성하는 단계;상기 채널을 벗어나는 상기 트렌치의 바텀부 아래에 산화막을 형성하는 단계;상기 제2버퍼스페이서를 제거하는 단계;상기 트렌치를 매립하는 게이트전극을 형성하는 단계;상기 기판의 전면에 이온주입을 진행하여 N형 확산층을 형성하는 단계;상기 기판 상에 층간절연막을 형성하는 단계;콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 콘택영역을 오픈킴과 동시에 상기 콘택영역 아래의 N형 확산층을 식각하여 리세스를 형성하는 단계;상기 리세스 바닥의 기판에 이온주입을 통해 P형 확산층을 형성하는 단계; 및상기 P형 확산층에 연결되는 금속배선을 형성하는 단계를 포함하는 트렌치 트랜지스터의 제조 방법.
- 제2항에 있어서,상기 제1버퍼스페이서는, 폴리실리콘 증착 후 에치백하여 형성하는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.
- 제2항에 있어서,상기 제2버퍼스페이서는 질화막 증착 후 에치백하여 형성하는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.
- 제2항에 있어서,상기 리세스의 깊이는 상기 N형 확산층의 깊이와 동일하거나 더 깊게 형성되는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.
- 기판;상기 기판에 형성된 소정 깊이의 트렌치;상기 트렌치의 바닥과 측면에 걸쳐 형성된 게이트산화막;상기 트렌치 내부를 채우면서 상기 게이트산화막 상에 형성된 게이트전극;상기 게이트전극에 의해 정의되는 채널 이외 지역의 상기 트렌치의 바텀부 아래에 형성된 산화막;상기 트렌치에 접하여 상기 기판 내에 형성되며 소스/드레인 역할을 하는 N형 확산층;상기 N형 확산층에 접하여 소정 깊이를 갖고 형성된 리세스;상기 리세스 아래에 형성된 P형 확산층; 및상기 P형 확산층에 연결된 금속배선을 포함하는 트렌치 트랜지스터.
- 제6항에 있어서,상기 리세스의 깊이는, 상기 N형 확산층의 깊이와 동일하거나 더 깊은 것을 특징으로 하는 트렌치 트랜지스터.
- 제6항에 있어서,상기 게이트산화막과 상기 게이트전극 사이의 트렌치 측벽에 버퍼스페이서가 형성된 것을 특징으로 하는 트렌치 트랜지스터.
- 제8항에 있어서,상기 게이트전극과 버퍼스페이서는 폴리실리콘인 것을 특징으로 하는 트렌치 트랜지스터.
- 제6항에 있어서,상기 기판은 N형 반도체기판, 상기 N형 반도체기판 상에 성장된 N형 에피층 및 상기 N형 에피층에 형성된 P형 웰을 포함하고, 상기 트렌치는 상기 P형 웰을 관통하는 깊이를 갖는 것을 특징으로 하는 트렌치 트랜지스터.
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|---|---|---|---|
| KR1020050134048A KR100730466B1 (ko) | 2005-12-29 | 2005-12-29 | 트렌치 트랜지스터 및 그의 제조 방법 |
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| KR1020050134048A KR100730466B1 (ko) | 2005-12-29 | 2005-12-29 | 트렌치 트랜지스터 및 그의 제조 방법 |
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| KR100730466B1 true KR100730466B1 (ko) | 2007-06-19 |
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| KR1020050134048A KR100730466B1 (ko) | 2005-12-29 | 2005-12-29 | 트렌치 트랜지스터 및 그의 제조 방법 |
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|---|---|
| KR (1) | KR100730466B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101326852B1 (ko) | 2012-09-14 | 2013-11-20 | 현대자동차주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101397598B1 (ko) | 2007-07-16 | 2014-05-23 | 삼성전자 주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| KR102659393B1 (ko) | 2023-03-14 | 2024-04-22 | 삼성유비스 주식회사 | 공동주택 벽체에 설치되는 전기배관 보호구 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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2005
- 2005-12-29 KR KR1020050134048A patent/KR100730466B1/ko active IP Right Grant
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