KR20100048769A

KR20100048769A - 역률 보상 회로 및 역률 보상 회로의 구동 방법

Info

Publication number: KR20100048769A
Application number: KR1020080108070A
Authority: KR
Inventors: 황종태; 김진성; 정문상; 김대호; 박성윤
Original assignee: 페어차일드코리아반도체 주식회사
Priority date: 2008-10-31
Filing date: 2008-10-31
Publication date: 2010-05-11
Also published as: US8148956B2; KR101532423B1; US20100109615A1

Abstract

본 발명은 역률 보상 회로 및 역률 보상 회로의 구동 방법에 관한 것이다.

본 발명에 따른 역률 보상 회로는, 입력 전압을 전달받고, 입력 전압에 대응하는 입력 전류가 흐르는 전력 전달 소자 및 전력 전달 소자에 연결되어 있고, 전력 전달 소자에 흐르는 전류에 의해 생성되는 출력 전압을 조절하는 스위치를 포함하고, 입력 전압에 대응하는 기준 신호를 생성하고, 출력 전압 및 소정의 오차 기준 신호의 차를 이용하여 오차 증폭 신호를 생성하며, 기준 신호에 오차 증폭 신호를 곱하여 증폭 기준 신호를 생성하고, 증폭 기준 신호와 스위치에 흐르는 전류에 대응하는 감지 신호를 이용하여 스위치의 스위칭 동작을 제어한다.

역률 보상, 전파 정류, 정현파

Description

역률 보상 회로 및 역률 보상 회로의 구동 방법{POWER FACTOR CORRECTION CIRCUIT AND DRIVING METHOD THEREOF}

역률(power factor)는 전력 전달의 효율성(effectiveness)을 나타낸다. 전력 전달에 있어서, 실제 전달되는 전력은 유효 전력(real power)이다. 전력의 전압 및 전류 각각의 실효값의 곱으로 나타내는 피상 전력(apparent power)으로 유효 전력을 나누어 역률을 나타낸다. 이 때 전압과 전류가 모두 정현파일 경우 전압과 전류의 위상차에 따라 역률이 달라진다. 위상차가 적을수록 역률이 개선된다. 따라서 일반적으로 역률을 개선시키는 역률 보상은 전력의 전압 및 전류간의 위상차를 감소시키는 동작을 의미한다.

종래 역률 보상 회로는 입력된 교류 전원을 전파 정류하여 전압 신호를 생성한 후, 전압 신호에 가까운 위상 및 주파수를 가지는 인덕터 전류를 발생시킨다. 이를 위해서 역률 보상 회로는 인덕터 전류를 제어하기 위해 인덕터에 연결된 스위치 소자의 스위칭 동작을 제어한다. 인덕터는 스위치 소자와 전기적으로 연결되어 있어, 스위치가 턴 온되어 있을 때, 인덕터 전류와 스위치 전류는 동일하다. 따라 서 역률 보상 회로는 스위치가 턴 온되어 있을 때 스위치에 흐르는 전류를 측정하여 스위칭 동작을 제어한다. 구체적으로 역률 보상 회로는 스위치에 흐르는 전류와 전파 정류된 전압에 대응하는 기준 신호를 비교하여 스위칭 동작을 제어한다. 기준 신호는 전파 정류된 전압에 따라 변동하므로, 스위치에 흐르는 전류는 기준 신호에 따라 변동한다. 따라서 인덕터 전류가 전파 정류된 전압에 따라 변동하여 입력 교류 전원의 전압 및 전류를 유사한 위상 및 주파수를 가진다.

이 때, 종래 역률 보상 회로는 전파 정류된 전압을 감지하여 기준 신호를 생성하기 위해서 저항 소자를 이용한다. 전파 정류된 전압은 고전압인 경우가 일반적이고, 고전압을 견디는 저항은 집적화가 어렵다. 따라서 역률 보상 회로를 집적화하기 어려운 문제점이 발생한다. 또한, 저항에서 별도의 전력 소비가 발생한다.

본 발명은 위에서 언급한 문제점을 해결하기 위해, 간단한 구성으로 소비 전력을 감소 시킬 수 있는 역률 보상 회로 및 역률 보상 회로의 구동 방법을 제공하는 것이다.

본 발명의 한 특징에 따른 역률 보상 회로는, 입력 전압을 전달받고, 상기 입력 전압에 대응하는 입력 전류가 흐르는 전력 전달 소자 및 상기 전력 전달 소자에 연결되어 있고, 상기 전력 전달 소자에 흐르는 전류에 의해 생성되는 출력 전압을 조절하는 스위치를 포함하고, 상기 입력 전압에 대응하는 기준 신호를 생성하 고, 상기 출력 전압 및 소정의 오차 기준 신호의 차를 이용하여 오차 증폭 신호를 생성하며, 상기 기준 신호에 상기 오차 증폭 신호를 곱하여 증폭 기준 신호를 생성하고, 상기 증폭 기준 신호와 상기 스위치에 흐르는 전류에 대응하는 감지 신호를 이용하여 상기 스위치의 스위칭 동작을 제어한다. 상기 역률 보상 회로는, 상기 스위치가 턴 오프되어 있는 기간 동안, 상기 입력 전류에 의해 충전되어 출력 전압을 생성하는 커패시터 상기 출력 전압 및 소정의 오차 기준 신호의 차를 이용하여 오차 증폭 신호를 생성하는 오차 증폭부 상기 입력 전압에 대응하는 기준 신호를 생성하는 기준 신호 생성부 및 소정의 주기를 가지는 클록 신호에 동기되어 상기 스위치를 턴 온 시키고, 상기 감지 신호가 상기 증폭 기준 신호에 도달하면 상기 스위치를 턴 오프 시키는 역률 보상 제어부를 더 포함한다. 상기 기준 신호 생성부는, 상기 입력 전압에 대응하는 입력 감지 전압을 생성하는 전압 감지부 상기 입력 감지 전압과 소정의 제1 기준치를 비교하고, 비교 결과에 따라 제1 또는 제2 레벨을 가지는 영 전압 검출 신호를 생성하는 영 전압 검출부 상기 영 전압 검출 신호의 한 주기에 따라 주파수가 변하는 기준 클록 신호를 생성하는 기준 클록 생성부 상기 기준 클록 신호 및 상기 영 전압 검출 신호를 이용하여 상기 영 전압 검출 신호에 동기되고, 상기 영 전압 검출 신호의 반 주기 동안 상기 기준 클록 신호에 따라 증가하고, 상기 영 전압 검출 신호의 한 주기 중 다른 반 주기 동안 상기 기준 클록 신호에 따라 감소하는 디지털 신호를 생성하는 디지털 사인파 발생부 및 상기 디지털 신호에 대응하는 전압 레벨을 가지는 기준 신호를 생성하는 디지털 아날로그 변환부를 포함한다. 상기 전압 감지부는, 상기 입력 전압에 대응하는 전류를 생 성하는 감지 전류 생성부, 및 상기 전류에 대응하는 전압을 생성하는 전류-전압 변환부를 포함한다. 상기 영 전압 검출부는, 상기 입력 감지 전압이 상기 제1 기준치보다 크면 제1 레벨의 영 전압 검출 신호를 생성하고, 상기 제1 기준치 보다 작으면 제2 레벨의 영 전압 검출 신호를 생성한다. 상기 기준 클록 생성부는, 상기 영 전압 검출 신호가 상기 제1 레벨에서 상기 제2 레벨로 변하는 기준 시점을 감지하고, 연속되는 두 개의 기준 시점을 이용하여 상기 영 전압 검출 신호의 한 주기를 산출하며, 상기 산출된 한 주기 동안 소정의 기준 횟수 만큼 상승 및 하강하는 기준 클록 신호를 생성한다. 이와 달리, 상기 기준 클록 생성부는, 상기 영 전압 검출 신호가 상기 제1 레벨에서 상기 제2 레벨로 변하는 시점부터 상기 제2 레벨에서 상기 제1 레벨로 변하는 시점까지의 기간 동안 임의의 시점을 기준 시점으로감지하고, 연속되는 두 개의 기준 시점을 이용하여 상기 영 전압 검출 신호의 한 주기를 산출하며, 상기 산출된 한 주기 동안 소정의 기준 횟수 만큼 상승 및 하강하는 기준 클록 신호를 생성할 수 있다. 상기 전력 전달 소자는 인덕터일 수있고, 상기 인덕터의 일단은 상기 스위치의 일단에 연결되어 있으며, 상기 역률 보상 회로는 상기 인덕터의 일단에 애노드전극이 연결되어 있는 다이오드를 더 포함하고, 상기 커패시터는 상기 다이오드의 캐소드 전극에 연결되어 있다. 이와 달리 상기 전력 전달 소자는, 상기 입력 전압이 일단에 인가되고, 타단에 상기 스위치가 연결되어 있는 1차측 코일 및 상기 1차측 코일과 소정의 권선비를 가지는 2차측 코일을 포함하는 트랜스포머일 수 있고, 상기 전력 전달 소자에 흐르는 전류는 상기 1차측 코일에 흐르는 전류에 대응한다. 상기 역률 보상 회로는, 상기 2차측 코일의 일단에 애 노드 전극이 연결되어 있는 다이오드를 더 포함하고, 상기 커패시터는 상기 다이오드의 캐소드 전극에 연결되어 있다. 상기 역률 보상 회로는 입력 교류 전원을 정류하여 전파 정류된 정현파 입력 전압을 생성하는 브릿지 다이오드를 더 포함한다.

본 발명의 다른 특징에 따른 역률 보상 회로의 구동 방법에 있어서, 상기 역률 보상 회로는 입력 전압에 대응하는 입력 전류가 흐르는 전력 전달 소자 및 상기 전력 전달 소자에 연결되어 있고, 상기 전력 전달 소자에 흐르는 전류에 의해 생성되는 출력 전압을 조절하는 스위치를 포함하며, 상기 입력 전압에 대응하는 기준 신호를 생성하는 단계 상기 출력 전압에 대응하는 오차 증폭 신호를 생성하는 단계 상기 오차 증폭 신호와 상기 기준 신호를 곱하여 증폭 기준 신호를 생성하는 단계 상기 증폭 기준 신호와 상기 입력 전압에 의한 입력 전류에 대응하는 감지 신호를 비교하는 단계; 및 상기 비교 단계의 비교 결과에 따라 상기 스위치의 스위칭 동작을 제어하는 단계를 포함한다. 상기 스위치의 스위칭 동작을 제어하는 단계는, 상기 감지 신호가 상기 증폭 기준 신호에 도달하면, 상기 스위치를 턴 오프시키는 단계 및 소정의 주기를 가지는 클록 신호의 한 주기마다 상기 스위치를 턴 온 시키는 단계를 포함한다. 상기 기준 신호를 생성하는 단계는, 상기 입력 전압에 대응하는 입력 감지 전압을 생성하는 단계 상기 입력 감지 전압과 소정의 제1 기준치를 비교하고 비교 결과에 따라 제1 또는 제2 레벨을 가지는 영 전압 검출 신호를 생성하는 단계 상기 영 전압 검출 신호의 한 주기에 따라 주파수가 변하는 기준 클록 신호를 생성하는 단계; 상기 기준 클록 신호 및 상기 영 전압 검출 신호를 이용하여 상기 영 전압 검출 신호에 동기되고, 상기 영 전압 검출 신호의 반 주기 동안 상기 기준 클록 신호 따라 증가하고, 상기 영 전압 검출 신호의 한 주기 중 다른 반 주기 동안 상기 기준 클록 신호에 따라 감소하는 디지털 신호를 생성하는 단계 및 상기 디지털 신호에 대응하는 전압레벨을 가지는 기준 신호를 생성하는 단계를 포함한다. 상기 영 전압 검출 신호를 생성하는 단계는, 상기 입력 감지 전압이 상기 제1 기준치보다 크면 제1 레벨의 영 전압 검출 신호를 생성하고, 상기 제1 기준치 보다 작으면 제2 레벨의 영 전압 검출 신호를 생성한다. 상기 기준 클록 신호를 생성하는 단계는, 상기 영 전압 검출 신호가 상기 제1 레벨에서 상기 제2 레벨로 변하는 기준 시점을 감지하고, 연속되는 두 개의 기준 시점을 이용하여 상기 영 전압 검출 신호의 한 주기를 산출하며, 상기 산출된 한 주기 동안 소정의 기준 횟수 만큼 상승 및 하강하는 기준 클록 신호를 생성한다. 이와 달리, 상기 기준 클록 신호를 생성하는 단계는, 상기 영 전압 검출 신호가 상기 제1 레벨에서 상기 제2 레벨로 변하는 시점부터 상기제2 레벨에서 상기 제1 레벨로 변하는시점까지의 기간 동안 임의의 시점을 기준 시점으로 감지하고, 연속되는 두 개의 기준 시점을 이용하여 상기 영 전압 검출 신호의 한 주기를 산출하며, 상기 산출된 한 주기 동안 소정의 기준 횟수 만큼 상승 및 하강하는 기준 클록 신호를 생성할 수 있다.

본 발명에 따르면, 입력 전압의 주파수 및 위상과유사한 기준 신호를 이용하여 역률 보상 회로 및 역률 보상 방법을 제공한다.

이에 따라 간단한 구성으로 소비 전력을 감소 시킬 수 있는 역률 보상 회로 및 역률 보상 방법을 제공한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시 예에 따른 역률 보상 회로(1)를 나타낸 도면이다.

도 1에 도시된 바와 같이, 역률 보상 회로(1)는 역률 보상 제어부(2), 기준 신호 생성부(3), 스위치(switch)(11), 브릿지 다이오드(bridge diode)(12), 다이오드(D1), 커패시터(C1), 인덕터(L1), 전류 센서(13) 및 오차 증폭부(14)를 포함한다. 본 발명의 실시 예에 따른 스위치(11)는 NMOSFET(n-channel metal oxide semiconductor filed effect transistor)으로 구성되어 있다.

브릿지 다이오드(12)는 4 개의 다이오드(121-124)로 구성되며, 입력 교류 전압(Vac)을 전파 정류하여, 입력 전압(Vin)을 생성한다.

브릿지 다이오드(12)의 출력단은 인덕터(L1)의 일단에 연결되어 있다. 인덕터(L1)의 일단에는 입력 전압(Vin)이 공급되고, 인덕터(L1)의 타단은 다이오드(D1)의 애노드 전극에 연결되어 있다.

스위치(11)의 드레인 전극은 다이오드(D1)의 애노드 전극 및 인덕터(L1)의 타단에 연결되어 있다.

인덕터(L1)는 입력 전압(Vin)에 대응하는 입력 전류(Iin)가 흐른다. 스위치(11)는 인덕터(L1)에 흐르는 전류를 제어한다.

커패시터(C1)는 스위치(11)가 턴 오프되면, 인덕터(L1)에 흐르는 전류에 의해 충전되어 출력 전압을 생성한다.

전류 센서(13)는 스위치(11)의 소스 전극에 연결되어 있고, 스위치(11)에 흐르는 전류를 감지하여 감지된 전류에 대응하는 감지 신호(Vsense)를 생성한다.

스위치(11)가 턴 온 되면, 다이오드(D1)가 차단되며, 인덕터 전류(IL)는 스위치(11)를 통해 흐른다. 스위치(11)에 흐르는 전류(이하, 스위치 전류(Is)라 함.)가 기준 신호 생성부(3)로부터 생성된 기준 신호(SREF)에 도달하면, 스위치(11)는 턴 오프되고, 다이오드(D1)가 인덕터 전류(IL)에 의해 도통되어, 인덕터 전류(IL)는 다이오드(D1)를 통해 흐른다. 인덕터 전류(IL) 커패시터(C1)를 충전시키고, 출력단을 통해 부하에 공급된다. 커패시터(C1)에 충전된 전압은 출력 전압(Vout)이 된다.

오차 증폭부(error amplifier)(14)는출력 전압(Vout)과 소정의 오차 기준 신호(VR)의 차를 증폭하여 오차 증폭 신호(EA)를 생성한다. 오차 증폭 신호(EA)는 기 준 신호(SREF)에 곱해진다. 출력 전압(Vout)은 변동하고, 출력 전압(Vout)을 제어하기 위해서는 기준 신호(SREF)를 오차 증폭 신호(EA)에 따라 증가 또는 감소시킨다. 즉, 오차 증폭 신호(EA)는 기준 신호(SREF)를 출력 전압(Vout)에 따라 변동시키는 정도를 결정한다.

역률 보상 제어부(2)는 기준 신호(SREF), 오차 증폭 신호(EA) 및 감지 신호(Vsense)를 이용해 스위치(11)의 온/오프를 제어한다.

이하, 도 2를 참조하여 역률 보상 제어부(2)에 대해서 설명한다.

도 2는 본 발명의 실시 예에 따른 역률 보상 제어부(2)를 나타낸 도면이다.

역률 보상 제어부(2)는 배율기(multiplier)(21), 비교기(22), SR 플립플롭(23)및 오실레이터(24)를 포함한다.

배율기(21)는 기준 신호(SREF)를 오차 증폭 신호(EA)에 따라 증폭하여 증폭기준 신호(MREF)를 생성하고, 비교기(22)의 반전 단자(-)로 출력한다.

비교기(22)는 증폭 기준 신호(MREF)가 입력되는 반전단자(-) 및 감지 신호(Vsense)가 입력되는 비반전 단자(+)를 포함한다. 비교기(22)는 감지 신호(Vsense)가 증폭 기준 신호(MREF) 이상이면, 하이 레벨의 듀티 제어 신호(DCS)를 생성하고, 감지 신호(Vsense)가 증폭 기준 신호(MREF) 미만이면, 로우 레벨의 듀티 제어 신호(DCS)를 생성한다.

오실레이터(24)는 소정의 주기를 가지는 클록 신호(CLK)를 생성한다. 클록 신호(CLK)의 주기는 스위치(11)의 스위칭 주기와 일치한다.

SR 플립플롭(23)은 소정 주기의 클록 신호(CLK)가 입력되는 셋단(S), 듀티 제어 신호(DCS)가 입력되는 리셋 단(R) 및 출력단(Q)을 포함한다. SR 플립플롭(23)은 셋단(S) 및 리셋 단(R)에 입력된 두 신호를 논리 연산하여 게이트 신호(VG)를 생성하고 출력단(Q)을 통해 출력한다. 구체적으로, SR 플립플롭(23)은 셋단(S)의 입력 신호가 하이 레벨이면 하이 레벨의 게이트 신호(VG)를 생성하고, 리셋 단(R)의 입력 신호가 하이 레벨이면 로우 레벨의 게이트신호(VG)를 생성한다. SR 플립플롭(23)은 셋단(S) 및 리셋 단(R) 모두에 로우 레벨의 신호가 입력되면 현재 게이트 신호(VG)를 유지한다.

출력 전압(Vout)이 감소하여 오차 기준 신호(VR)와 출력 전압(Vout)간의 차가 증가하면, 오차 증폭 신호(EA)가 증가한다. 그러면 기준 신호(SREF)는 오차 증폭 신호(EA)에 따라 증가되어, 증폭 기준 신호(MREF)가 증가한다. 그러면 감지 신호(Vsense)가 증폭 기준 신호(MREF)에 도달하는 시간이 증가하므로, 스위치(11)의 듀티가 증가하여, 출력 전압(Vout)이 증가한다. 이와 달리, 출력 전압(Vout)이 증가하여 오차 기준 신호(VR)와 출력 전압(Vout)간의 차가 감소하면, 오차 증폭 신호(EA)가 감소한다. 그러면 기준 신호(SREF)는 오차 증폭 신호(EA)에 따라 감소되어, 증폭 기준 신호(MREF)가 감소한다. 그러면 감지 신호(Vsense)가 증폭 기준 신호(MREF)에 도달하는 시간이 감소하므로, 스위치(11)의 듀티가 감소하여, 출력 전압(Vout)이 감소한다.

이하, 도 3을 참조하여 본 발명의 실시 예에 따른 기준 신호 생성부(3)를 설명한다.

도 3은 본 발명의 실시 예에 따른 기준 신호 생성부(3)를 나타낸 도면이다.

도 3에 도시된 바와 같이, 기준 신호 생성부(3)는 전압 감지부(31), 영전압 검출부(32), 기준 클록 생성부(33), 디지털 사인파발생부(34) 및 디지털-아날로그 변환기(digital-analog converter, 이하, "DAC"라 함.)(35)를 포함한다.

전압 감지부(31)는 입력 전압(Vin)을 입력받아, 입력 전압(Vin)에 대응하는 입력감지 전압(VIS)을 생성한다. 전압 감지부(31)는 감지 전류 생성부(311) 및 전류-전압 변환부(312)를 포함한다. 감지 전류 생성부(311)는 입력 전압(Vin)에 대응하는 전류 신호를 생성한다.

본 발명의 실시 예에 따른 감지 전류 생성부(311)는 다양하게 구현 가능하다.

도 4는 본 발명의 실시 예에 따른 감지 전류 생성부(311)를 간략히 나타낸 도면이다. 도 4에서는 설명의 편의를위해 증가형 금속-산화 반도체 전계 효과 트랜지스터(enhancement metal-oxide semiconductor field effect transistor)(M1)를 사용한 실시 예를 도시하였다.

먼저, 도 4에 도시된 바와 같이, 트랜지스터(M1)의 드레인 전극에 입력 전압(Vin)이 입력되고, 게이트 전극에는 전압원(310)의 전압(Vgs)가 입력되며, 소스 전극은 접지되어 있다. 이 때, 전압(Vgs)는 트랜지스터(M1)를 턴 온 시킬 수 있는 레벨의 전압으로 설정할 수 있다. 따라서 트랜지스터(M1)에 흐르는 전류는 드레인 전극에입력되는 입력 전압(Vin)에 따라 결정된다. 일반적으로 트랜지스터가 턴 온되면, 트랜지스터의 드레인-소스 전극 간의 전압 차에 비례하는 전류가 흐르는 선형 영역(leanear region) 및 드레인-소스 전극 간의 전압 차에 무관하게 일정한 전 류가 흐르는 포화 영역(saturation region)에서 동작한다. 입력 전압(Vin)이 소정의 임계치 이상이 되면 트랜지스터(M1)는 포화 영역에서 동작하여 일정한 전류가트랜지스터(M1)에 흐른다. 입력 전압(Vin)이 임계치 이하인 경우에는 입력 전압(Vin)에 비례하는 전류가 트랜지스터(M1)에 흐른다. 소스 전극이 접지되어 있으므로, 드레인-소스 전극 간의 전압 차는 입력 전압(Vin)과 같다.

도 5는 본 발명의 실시 예에 따른 트랜지스터(M1)에 흐르는 전류(Iss)와 입력 전압(Vin)간의 관계를 나타낸 도면이다.

도 5에 도시된 바와 같이, 입력 전압(Vin)이 증가할 수록, 선형 영역에서는 전류(Iss)가 증가하다가, 입력 전압(Vin)이 임계치 이상이 되면, 전류(Iss)는 일정한 값으로 유지된다.

도 4에서는 증가형 MOSFET소자를 도시하였으나, 본 발명은 이에 한정되지 않는다. 증가형 MOSFET 소자 대신 JFET(junction gate field-effect transistor), 공핍형 MOSFET(depletion metal-oxide semiconductor field effect transistor) 및 BJT(bipolar junction transistor)등을 사용할 수 있다.

전류-전압 변환부(312)는 감지 전류 생성부(311)로부터 전달받은 전류(Iss)에 대응하는 전압 신호(VIS)를 생성하여 영 전압 검출부(32)로 전달한다.

영 전압 검출부(32)는 전압 감지부(31)로부터 전달된 입력 감지 전압(VIS)을 이용하여 입력 전압(Vin)이 '0'인 시점을 예측하기 위한 영 전압 검출 신호(ZCD)를 생성한다. 영 전압 검출부(32)는 입력 감지 전압(VIS)과 0에 가까운 소정의 기준치를 비교하여, 입력 감지 전압(VIS)이 기준치 이상이면 하이 레벨이 되 고, 기준치 미만이면 로우 레벨이 되는 신호를 영 전압 검출 신호(ZCD)로 생성할 수 있다.

기준 클록 생성부(33)는 소정의 클록 신호(CLK1) 및 영 전압 검출 신호(ZCD)를 입력 받고, 입력 전압(Vin)과 유사한 위상 및 주파수를 가지는 기준 신호(SREF)를 생성하기 위한 기준 클록 신호(RCLK)를 생성한다. 이때, 기준 신호(SREF)는 입력 전압(Vin)과 유사한 전파 정류된 정현파이다. 소정의 클록 신호(CLK1)는 오실레이터(33)로부터 입력 받을 수 있다. 기준 클록 생성부(33)는 영 전압 검출 신호(ZCD)를 이용하여 입력 전압(Vin)이 '0'이 되는 연속되는 두 개의 시점을 추정한다. 추정된 연속되는 두 개의 시점 사이의 기간은 입력 전압(Vin)의 한 주기에 해당하는 기간이다. 기준 클록 생성부(33)는 한 주기 기간 동안 소정의 기준 횟수만큼 상승 및 하강하는 기준 클록 신호(RCLK)를 생성한다. 기준 횟수는 일정한 값으로 고정되어 있다. 따라서 입력 전압(Vin)의 한 주기가 변동하면, 기준 클록 신호(RCLK)의 주파수가 변동한다. 기준 횟수는 기준 신호(SREF)를 전파 정류 정현파와 유사하게 생성하기 위해 필요한 기준 신호(SREF)의 값을 증감시키는 횟수이다. 본 발명의 실시 예에서는 기준 신호(SREF)를 전파 정류 정현파와 유사하게 생성하기 위해, 소정 기간 동안 점진적으로 증가시킨 후, 소정 기간 동안 점진적으로 감소시켜야 한다. 이 때 증가시키는 횟수와 감소 시키는 횟수는 일정한 값으로 고정될 수 있으며, 증가시키는 횟수와 감소시키는 횟수의 합을 기준 횟수라 한다. 기준 클록 생성부(33)는 상기 연속되는 두 개의 시점 중 두 번째 시점 이후에 입력 전압(Vin)의 한 주기 동안 기준 횟수만큼 증감하는 기준 클록 신호(RCLK)를 생성한 다. 그리고 기준 클록 생성부(33)는 상기 두 번째 시점 다음에 입력 전압(Vin)이 '0'이 되는 세 번째 시점을 추정한다. 기준 클록 생성부(33)는 연속하는 상기 두 번째 시점부터 세 번째 시점을 입력 전압(Vin)의 새로운 한 주기로 검출한다. 그 다음으로 기준 클록 생성부(33)는 세 번째 시점 이후에 입력 전압(Vin)의 한 주기 동안 기준 횟수만큼 증감하는 기준 클록 신호(RCLK)를 생성한다. 이 때, 기준 클록 신호(RCLK)는 두 번째 시점부터 세 번째 시점까지의 기간 동안 기준 횟수 만큼 증감하는 클록 신호이다. 입력 전압(Vin)이 '0'이 되는 시점은 영 전압 검출 신호(ZCD)를 이용하며, 이에 대한 설명은 후술한다.

이와 같은 동작을 반복하여 입력 전압(Vin)에 따라 주파수가 변하는 기준 클록 신호(RCLK)를 생성한다.

디지털 사인파 발생부(34)는 영 전압 검출 신호(ZCD)와 기준 클록 신호(RCLK)를 입력받고, 두 신호를 이용하여 입력 전압(Vin)에 동기된 전파 정류 정현파를 생성하기 위한 디지털 정보를 생성한다. 본 발명의 실시 예에 따른 디지털 정보는 n 비트의 디지털 값이 연속적으로 나열된 형태이며, 입력 전압(Vin)의 한 주기 동안 기준 횟수와 동일한 개수의 n 비트 디지털 값을 포함한다. 디지털 사인파 발생부(34)는 영 전압 검출 신호(ZCD)를 이용해 입력 전압의 '0'이 되는 시점을 감지하고, 입력 전압이 '0'이 되는 시점부터 기준 클록 신호(RCLK)의 상승 또는 하강 시점에 n 비트 단위의 디지털 값을 디지털 아날로그 변환부(digital-analor converter, 이하 "DAC"라 함.)(35)로 전달한다.

디지털 정보는 추정된 입력 전압(Vin)의 한 주기 기간 중 반에 해당하는 기 간에는 증가하고, 나머지 반에 해당하는 기간에는 감소한다. 이는 기준 회수에 따라 제어된다. 예를 들면, 기준 횟수가 26인 경우, 입력 전압(Vin)이 0이라고 추정된 시점 이후, 기준 클록 신호(RCLK)의 첫번째 상승 또는 하강 시점부터 13번째 상승 또는 하강 시점까지는 디지털 값을 증가시킨다. 디지털 값의 증가 량은 전파 정류 정현파를 생성하기 위해 적절한 값으로 설정된다. 기준 클록 신호(RCLK)의 14번째 상승 또는 하강 시점부터 26번째 상승 또는 하강 시점까지는 디지털 값을 감소 시킨다. 디지털 값의 감소 량은 전파 정류 정현파를 생성하기 위해 적절한 값으로 설정한다.

지금까지 기준 클록 신호(RCLK)의 상승 및 하강 시점에 디지털 값을 DAC(35)로 전달하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 기준 클록 신호의 상승 시점 또는 하강 시점에만디지털 값을 DAC(35)로 전달할 수 있으며, 이 때 기준 클록 신호(RCLK)의 상승 및 하강 시점에 디지털 값을 DAC(35)로 전달하는 것에 비해 기준 클록 신호(RCLK)는 두 배의 주파수가 된다.

DAC(35)는 입력된 디지털 정보를 실시간으로 아날로그 전압 신호로 변환하여 생성하여 출력한다. DAC(35)로부터 출력되는 전압 신호가 기준 신호(SREF)가 된다. 기준 신호(SREF)는 전파 정류 정현파와 유사한 형태가 된다.

이하, 도 6을 참조하여 본 발명의 실시 예에 따른 역률 보상 제어부의 동작을 설명한다.

도 6은본 발명의 실시 예에 따른 기준 신호 생성부(3)의 입력 및 출력 신호를 나타낸 도면이다.

도 6에도시된 바와 같이, 입력 전압(Vin)은 전파 정류 정현파이다. 입력 전압(Vin)이 임계치(VR1) 이상이 되면, 감지 전류 생성부(311)의 트랜지스터(M1)의 동작 영역이 포화 영역이 된다. 그러면 입력 전압(Vin)에 무관하게 일정하고 높은전류(Iss)가 트랜지스터(M1) 소자에 흐른다. 따라서 입력 전압(Vin)이 임계치(VR1) 이상이면, 입력 감지 전압(VIS)은 전압(VH)이 된다. 입력 전압(Vin)이 임계치(VR1) 미만이 되면, 입력 전압(Vin)에 비례하는 입력 감지 전압(VIS)이 생성된다.

시점(T1)에서, 입력 감지 전압(VIS)이 기준치(VR2) 미만이 되면, 영 전압 검출 신호(ZCD)는 로우 레벨이 된다. 기간(T1-T2)동안, 입력 감지 전압(VIS)은 기준치(VR2)이므로, 영 전압 검출 신호(ZCD)는 로우 레벨로 유지된다.

시점(T2)에서, 입력 감지 전압(VIS)이 기준치(VR2) 이상이 되면, 영 전압 검출 신호(ZCD)는 하이 레벨이 된다. 기간(T2-T3)동안, 입력 감지 전압(VIS)은 기준치(VR2) 이상이므로, 영 전압 검출 신호(ZCD)는 하이 레벨로 유지된다.

시점(T3)에서, 입력 감지 전압(VIS)이 기준치(VR2)보다 작으므로, 영 전압 검출 신호(ZCD)는 로우 레벨이 된다. 시점(T4)에서, 입력 감지 전압(VIS)이 기준치(VR2) 이상이 되어 영 전압 검출 신호(ZCD)는 하이 레벨이 된다. 기간(T3-T4)동안, 입력 감지 전압(VIS)는 기준치(VR2) 미만이므로, 영 전압 검출 신호(ZCD)는 로우 레벨로 유지된다.

기준 클록 생성부(33)는 영 전압 검출 신호(ZCD)의 하강 시점(falling edge timing)인 시점(T1) 및 다음 하강 시점인 시점(T3) 각각을 입력 전압(Vin)이 '0'이 되는 연속되는 두 개의 시점으로 추정한다. 그러나 본 발명이 이에 한정되는 것은 아니다. 구체적으로 기간(T1-T2) 사이의 임의의 시점을 입력 전압(Vin)이 '0'이 되는 시점으로 추정할 수 있다. 임의의 시점을기간(T1-T2)의 중간 시점으로설정할 수 있다. 기간(T1-T2)는 실제 매우 짧은 기간으로 기간(T1-T2) 중 임의의 시점이나, 시점(T1) 또는 시점(T2) 중 어느 시점으로 입력 전압(Vin)이 '0'이 되는 시점으로 추정하여도 무방하다.

기준 클록 생성부(33)는 기간(T1-T3)을 입력 전압(Vin)의 한 주기에 해당하는 기간으로 추정하고, 기준 클록 신호(RCLK)의 주파수를 결정한다.

구체적으로, 기준 클록 생성부(130)는 추정된 한 주기를 기준 횟수로 나누어기준 클록 신호(RCLK)의 주파수를 결정한다. 기준 클록 생성부(130)는 시점(T1) 이전 영 전압 검출 신호(ZCD)가 하강한 시점으로부터 시점(T1)까지의 기간을 입력 전압(Vin)의 한 주기로 추정하여 기준 클록 신호(RCLK)의 주파수를 결정한다. 기준 클록 생성부(130)는 입력 전압(Vin)이 '0'이라고 추정된 시점(T1) 이후부터 결정된 주파수의 기준 클록 신호(RCLK)를 생성한다. 마찬가지로, 기준 클록 생성부(130)는 시점(T1)부터 시점(T3)까지의 기간을 입력 전압(Vin)의 한 주기로 추정하여 기준 클록 신호(RCLK)의 주파수를 결정한다. 기준 클록 생성부(130)는 입력 전압(Vin)이 '0'이라고 추정된 시점(T3) 이후부터 결정된 주파수의 기준 클록 신호(RCLK)를 생성한다. 이하, 설명의 편의를 위해 n 비트 디지털 값은 4비트 디지털 값으로 설정하고, 기준 횟수는 26으로 설정한다.

디지털 사인파 발생부(34)는 영 전압 검출 신호(ZCD)를 감지하여 영 전압감지 신호(ZCD)가 하강하는 시점(T1)을 인식한다. 디지털 사인파 발생부(34)는 시 점(T1)과 시점 (T2)의 대략 중간 지점을 입력 신호(Vin)의 새로우 한 주기가 시작되는 시점으로 인식한다. 만약 T1과 T2의 간격이 매우 작다면 시점(T1) 또는 시점(T2)을 새로운 한 주기의 시작점으로 인식하여도 무방할 것이다. 또한, 시점(T1)부터 시점(T2)사이의 임의의 시점을 시작점으로 인식하여도 무방할 것이다. 본 발명의 실시 예에 따른 첫번째 상승 시점(T11)은 시점(T1)에 가까운 임의의 시점이다. 기준 클록 신호(RCLK)의 첫번째 상승 시점(T11)에, 디지털 사인파 발생부(140)는 디지털 값 '0000'을 DAC(150)로 전달한다. 이 때, 기준 클록 신호(RCLK)는 시점(T1)이전 영 전압 검출 신호(ZCD)가 하강한 시점으로부터 시점(T1)까지의 기간을 입력 전압(Vin)의 한 주기로 추정하여 생성된 기준 클록 신호이다. 그러면, DAC(35)는 '0000'에 대응하는 가장낮은 레벨의 전압을 출력한다. 기준 클록 신호(RCLK)의 하강 시점(T12)에, 디지털 사인파 발생부(34)는 디지털 값 '0001'을DAC(35)로 전달한다. 그러면, DAC(35)는 '0001'에 대응하는 레벨의 전압을 출력한다. 디지털 값이 '0010', '0011', '0100', '0101', '0110', '0111', '1000', '1001', '1010', '1011' 및 '1100'까지 증가하는 기간 동안 DAC(35)는 디지털 값에 따라 증가 폭을 달리하여 순차적으로 전압 신호의 레벨을 증가시킨다. 이 때, 전압 레벨의 증가 폭은 전파 정류 정현파 형태와 유사하게 기준 신호(SREF)가 생성되도록설정되면 된다. 기준 횟수가 26으로 설정되었으므로, 디지털 값이 '1100'이 되면 기준 횟수의 반에 해당하는 횟수 동안 기준 신호(SREF)가 증가한 것이다. 디지털 사인파발생부(34)는 기준 횟수의 반에 해당하는 디지털 값 '1100'을 생성하면, 다음으로 발생하는 기준 클록 신호의 상승 또는 하강 시점에 '1100'을 다시 한 번 생 성하고, 그 다음 기준 클록 신호의 상승 또는 하강 시점부터 디지털 값을 순차적으로 감소시킨다. 본 발명의 실시 예에서는 기준 신호(SREF)를 전파 정류 정현파와 유사하게 생성하기 위해, 가장 높은 디지털 값 '1100'을 기준 클록 신호(SCLK)의 한 주기 동안 유지한다. 그러나 본 발명이 이에 한정되는 것은 아니다. 기준 횟수를 높은 값으로 설정할수록, 기준 신호(SREF)는 전파 정류 정현파와 더욱 유사하게생성된다.

시점(T21)에 디지털 사인파발생부(34)는 디지털 값 '1100'을 생성하여 DAC(35)로 전달하고, DAC(35)는 '1100'에 대응하는 레벨의 전압을출력한다. 시점(T22)에 디지털 사인파 발생부(34)는 디지털 값 '1011'을 생성하여 DAC(35)로 전달하고, DAC(35)는 '1011'에 대응하는 레벨의 전압을 출력한다. 이와 같이 디지털 사인파 발생부(34)는 '0000'까지 감소하는 디지털 값을 DAC(35)으로 순차적으로 전달하고, DAC(35)는 디지털 값에 대응하는 레벨의 전압 신호를 생성한다.

디지털 사인파 발생부(34)는 영 전압 검출 신호(ZCD)를 감지하여 영 전압감지 신호(ZCD)가 하강하는 시점(T3)을 인식한다. 디지털 사인파 발생부(34)는 시점(T3)와 시점(T4)의 대략 중간 지점을 입력 신호(Vin)의 새로우 한 주기가 시작되는 시점으로 인식한다. 만약 T3과 T4의 간격이 매우 작다면 시점 (T3) 또는 시점 (T4)을 시작점으로 인식하거나, 시점(T3)부터 시점(T4)까지의 기간 중 임의의 시점을 시작점으로 인식하여도 무방할 것이다. 본 발명의 실시 예에 따른 첫번째 상승 시점(T31)은 시점(T3)에 가까운 임의의 시점이다. 기준 클록 신호(RCLK)의 첫번째 상승 시점(T31)에, 디지털 사인파 발생부(140)는 디지털 값 '0000'을 DAC(150)로 전달한다. 이 때, 기준 클록 신호(RCLK)는 시점(T1)부터 시점(T3)까지 기간을 입력 전압(Vin)의 한 주기로 추정하여 생성된 기준 클록 신호이다. 그러면, DAC(35)는 '0000'에 대응하는 가장 낮은 레벨의 전압을 출력한다. 그 이후 동작은 앞서 설명과 동일하다.

이와 같이 본 발명의 실시 예에서는입력 전압(Vin)의 주파수 및 위상과 유사한 주파수및 위상을 가지는 기준 신호(SREF)를 이용하여 스위치(11)의 듀티를 결정한다. 감지 신호(Vsense)가 기준 신호(SREF)에 도달하는 시점에 듀티 제어 신호(DCS)는 하이 레벨이 되고, SR 플립플롭(23)의 리셋 단(R)에 입력된다. 그러면 게이트 신호(VG)는 로우 레벨이 되고, 스위치(11)는 턴오프된다. 그리고 SR 플립플롭(23)의 셋단(S)에 하이 레벨의 클록 신호(CLK)가 입력되면 게이트 신호(VG)는 하이 레벨이 되어 스위치(11)가 턴 온된다.

본 발명의 실시 예에서 영 전압 검출 신호(ZCD)가 정상적으로 발생하지 않을수 있다. 구체적으로 입력 전압(Vin)이 임계치(VR1)보다 작아지는 시점이 감지되지 않아, 영 전압 검출 신호(ZCD)가 로우 레벨로 감소하지 않고, 하이 레벨로 유지될 수 있다. 이 경우 영 전압 검출 신호(ZCD)에 따라 입력 전압(Vin)의 주파수 및 위상을 추정할 수 없다. 그러면 영 전압 검출 신호(ZCD)의 주기를 특정할수 없다.

지금까지 본 발명의 실시 예는 부스트 컨버터(boost converter)를 이용하여역률 보상 회로를 설계하였다. 본 발명은 이에 한정되지 않으며, 역률 보상을 위해 입력 전압(Vin)에 유사한 주파수 및 위상을 가지는 기준 신호를 생성하여 다른 역률 보상 회로에 적용될 수 있다. 이하, 도 7을 참조하여 본 발명의 다른 실시 예에 따른 역률 보상 회로를 설명한다.

도 7은 본 발명의 다른 실시 예에 따른 역률 보상 회로(1')를 나타낸 것이다.

도 7에 도시된 바와 같이, 본 발명의 다른 실시 예에서는 플라이 백 컨버터(flyback converter)를 이용하여 역률 보상 회로(1')를 설계한다.

본 발명의 다른 실시 예에 따른 역률 보상 회로와 앞서 설명한 실시 예에 따른 역률 보상 회로의 차이점을 주로 설명한다. 동일한 내용에 대해서는 생략한다.

역률 보상 회로(1')는 역률 보상 제어부(2'), 기준 신호 생성부(3'), 스위치(switch)(11'), 브릿지 다이오드(bridge diode)(12'), 다이오드(D2), 커패시터(C2), 전류 센서(13') 및 오차 증폭부(14') 및 트랜스포머(transformer)(15)를 포함한다. 본 발명의 실시 예에 따른 스위치(11')는 NMOSFET(n-channel metal oxide semiconductor filed effect transistor)으로 구성되어 있다.

트랜스포머(15)는 1차측 코일(Co1) 및 2차측 코일(Co2)을 포함한다. 1차측 코일(Co1)의 일단에 입력 전압(Vin')이 공급되고 1차측 코일(Co1)의 타단은 스위치(11')의 드레인 전극이 연결되어 있다. 2차측 코일(Co1)의 일단은 다이오드(D2)의 애노드 전극에 연결되고, 타단은 커패시터(C2)의 일단에 연결되어 있으며, 커패시터(C2)의 타단 및 다이오드(D2)의 캐소드 전극이 연결되어 있다. 커패시터(C2)의 양단 전압이 출력 전압(Vout)이 된다. 권선비(n)는 2차측 코일(Co2)의 권선수를 1차측 코일(Co1)의 권선수로 나눈 값이다. 전압(V2)은 전압(V1)에 권선비를 곱한 전압이고, 전압(V1)과 극성은 반대이다.

스위치(11')가 턴 온되면, 1차측 코일(Co1)의 양단 전압(V1)은 입력 전압(Vin)이 되고, 1차측 코일(Co1)에 흐르는 전류(IL')는 증가한다. 전류(IL')는 입력 전압(Vin)에 비례하는 기울기로 증가한다. 스위치 전류(Is')는 스위치(11')가 턴 온되어 있는 기간동안, 전류(IL')과 동일하다.

스위치(11')가 턴 오프되면, 1차측 코일(Co1)의 전압(V1)은 음의 전압으로 출력 전압(Vout)을 권선비(n)로 나눈 전압이 된다. 전류(IL')는 출력 전압(Vout)에 비례하는 기울기로 감소한다. 이 때, 스위치 전류(Is')는 0이다. 스위치(11')가 턴 오프되면, 전압(V1)이 음의 전압이 되고, 전압(V2)은 양의 전압이 된다. 그러면 다이오드(D2)가 도통되어 전류(ID)가 커패시터(C2)로 전달된다. 커패시터(C2)는 전류(ID)에 의해 충전된다.

본 발명의 다른 실시 예에 따른 역률 보상 회로(1')는 트랜스포머(15)를 포함하는 것을 제외하고는 앞선 실시 예와 동일하다. 전류(IL')가 앞서 설명한 실시 예의 인덕터 전류(IL)에 대응한다.

이하, 도 8을 참조하여 역률 보상 회로(1')의 동작에 대해서 설명한다.

도 8은 본 발명의 다른 실시 예에 따른 역률 보상 회로(1')의 전류(IL'), 감지 신호(Vsense') 및 증폭 기준 신호(MREF')를 나타낸 도면이다. 도 8은 입력 전압(Vin')의 한 주기 중 상승하는 소정 기간 동안의 전류(IL'), 감지 신호(Vsense') 및 증폭 기준 신호(MREF')를 나타내고 있다. 이 때, 소정 기간은 매우 짧은 기간으로 전파 정류 정현파의일부이므로, 도 8에 도시된 입력 전압(Vin) 및 전류(IL')의 최고치를 연결한 점선은 직선에 가까운 파형을 가진다.

도 8에서는, 감지 신호(SREF')는 입력 전압(Vin')에 따라 상승한다. 따라서 감지 신호(SREF')와 오차 증폭 신호(EA')의 곱으로 생성된 증폭 기준 신호(MREF')는 입력 전압(Vin')에 따라 상승한다. 감지 신호(Vsense')는 스위치 전류(Is')와 동일한 파형을 가진다. 스위치 전류(Is')는 스위치(11')가 턴 온 되어 있는 기간의 전류(IL')과 동일하므로, 전류(IL')가 상승하는 기간 동안 전류와 스위치 전류(Is')는 동일하다.

감지 신호(Vsense')가 증폭 기준 신호(MREF')에 도달하는 시점(T41)에 비교기(22')는 하이 레벨의 듀티 제어 신호(DCS')를 출력하고, SR 플립플롭(23')은 로우 레벨의 게이트 신호(VG')를 출력한다. 시점(T42)에 클록 신호(CLK')가 하이 레벨이 되면, SR 플립플롭(23')은 하이 레벨의 게이트 신호(VG')를 출력한다.

이와 같은 동작이 반복되며, 입력 전압(Vin')에 따라 증폭 기준 신호(MREF')가 변동되어, 전류(IL')가 입력 전압(Vin')과 유사한 위상 및 주파수를 가진다.

전류(IL')는 스위치(11')의 스위칭 동작 한 주기 마다 증감을 반복하는데, 전류(IL')의 스위칭 동작 한 주기 중 최고치를 가지는 포인트를 이으면 입력 전압(Vin')과 유사한 위상 및 주파수를 가진다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 4는 본 발명의 실시 예에 따른 감지 전류 생성부(311)를 간략히 나타낸 도면이다.

도 6은 본 발명의 실시 예에 따른 기준 신호 생성부(3)의 입력 및 출력 신호를 나타낸 도면이다.

도 8은 본 발명의 다른 실시 예에 따른 역률 보상 회로(1')의 전류(IL'), 감지 신호(Vsense') 및 증폭 기준 신호(MREF')를 나타낸 도면이다.

Claims

입력 전압을 전달받고, 상기 입력 전압에 대응하는 입력 전류가 흐르는 전력 전달 소자 및

상기 전력 전달 소자에 연결되어 있고, 상기 전력 전달 소자에 흐르는 전류에의해 생성되는 출력 전압을 조절하는 스위치를 포함하고,

상기 입력 전압을 감지하여 상기 입력 전압의 영 전압 시점을 검출하고, 상기 검출된 시점에 따라 주파수가 변하는 기준 클록 신호를 생성하며, 상기 클록 신호를 이용하여 기준 신호를 생성하고, 상기 출력 전압 및 소정의 오차 기준 신호의 차를 이용하여 오차 증폭 신호를 생성하며, 상기 기준 신호에 상기 오차 증폭 신호를 곱하여 증폭 기준 신호를 생성하고, 상기 증폭 기준 신호와 상기 스위치에 흐르는 전류에 대응하는 감지 신호를 이용하여 상기 스위치의 스위칭 동작을 제어하는 역률 보상 회로.
제1항에 있어서,

상기 스위치가 턴 오프되어 있는 기간 동안, 상기 입력 전류에 의해 충전되어 출력 전압을 생성하는 커패시터;

상기 출력 전압 및 소정의 오차 기준 신호의 차를 이용하여 오차 증폭 신호를 생성하는 오차 증폭부;

상기 입력 전압에 대응하는 기준 신호를 생성하는 기준 신호 생성부; 및

소정의 주기를 가지는 클록 신호에 동기되어 상기 스위치를 턴 온 시키고, 상기 감지 신호가 상기 증폭 기준 신호에 도달하면 상기 스위치를 턴 오프 시키는 역률 보상 제어부를 더 포함하는 역률 보상 회로.
제2항에 있어서,

상기 기준 신호 생성부는,

상기 입력 전압에 대응하는 입력 감지 전압을 생성하는 전압 감지부;

상기 입력 감지 전압과 소정의 제1 기준치를 비교하고, 비교 결과에 따라 제1 또는 제2 레벨을 가지는 영 전압 검출 신호를 생성하는 영 전압 검출부;

상기 영 전압 검출 신호의 한 주기에 따라 주파수가 변하는 상기 기준 클록 신호를 생성하는 기준 클록 생성부;

상기 기준 클록 신호 및 상기 영 전압 검출 신호를 이용하여 상기 영 전압 검출 신호에 동기되고, 상기 영 전압 검출 신호의 반 주기 동안 상기 기준 클록 신호에 따라증가하고, 상기 영 전압 검출 신호의 한 주기 중 다른 반 주기 동안 상기 기준 클록 신호에 따라 감소하는 디지털 신호를 생성하는 디지털 사인파 발생부; 및

상기 디지털 신호에 대응하는 전압 레벨을 가지는 기준 신호를 생성하는 디지털 아날로그 변환부를 포함하는 역률 보상 회로.
제3항에 있어서,

상기 전압 감지부는,

상기 입력 전압에 대응하는 전류를 생성하는 감지 전류 생성부 및

상기 전류에 대응하는 전압을 생성하는 전류-전압 변환부를 포함하는 역률 보상 회로.
제3항에 있어서,

상기 영 전압 검출부는,

상기 입력 감지 전압이 상기 제1 기준치보다 크면 제1 레벨의 영 전압 검출 신호를 생성하고, 상기 제1 기준치 보다 작으면 제2 레벨의 영 전압 검출 신호를 생성하는 역률 보상 회로.
제3항에 있어서,

상기 기준 클록 생성부는,

상기 영 전압 검출 신호가 상기 제1 레벨에서 상기 제2 레벨로 변하는기준 시점을 감지하고, 연속되는 두 개의 기준 시점을 이용하여 상기 영 전압 검출 신호의 한 주기를 산출하며, 상기 산출된 한 주기 동안 소정의 기준 횟수 만큼 상승 및 하강하는 기준 클록 신호를 생성하는 역률 보상 회로.
제3항에 있어서,

상기 기준 클록 생성부는,

상기 영 전압 검출 신호가 상기 제1 레벨에서 상기 제2 레벨로 변하는시점부터 상기 제2 레벨에서 상기 제1 레벨로 변하는 시점까지의 기간 동안 임의의 시점을 기준 시점으로 감지하고, 연속되는 두 개의 기준 시점을 이용하여 상기 영 전압 검출 신호의 한 주기를 산출하며, 상기 산출된 한 주기 동안 소정의 기준 횟수 만큼 상승 및 하강하는 기준 클록 신호를 생성하는 역률보상 회로.
제1항에 있어서,

상기 전력 전달 소자는 인덕터인 역률보상 회로.
제8항에 있어서,

상기 인덕터의 일단은 상기 스위치의 일단에 연결되어 있고,

상기 인덕터의 일단에 애노드 전극이 연결되어 있는 다이오드를 더 포함하고, 상기 커패시터는 상기 다이오드의 캐소드 전극에 연결되어 있는 역률 보상 회로.
제1항에 있어서,

상기 전력 전달 소자는,

상기 입력 전압이 일단에 인가되고, 타단에 상기 스위치가 연결되어 있는 1차측 코일 및 상기 1차측 코일과 소정의 권선비를 가지는 2차측 코일을 포함하는 트랜스포머이고, 상기 전력 전달 소자에 흐르는 전류는상기 1차측 코일에 흐르는전 류에 대응하는 역률 보상 회로.
제10항에 있어서,

상기 2차측 코일의 일단에애노드 전극이 연결되어 있는 다이오드를 더 포함하고, 상기 커패시터는 상기 다이오드의 캐소드 전극에 연결되어 있는 역률 보상 회로.
제1항에 있어서,

입력 교류 전원을 정류하여 전파 정류된 정현파 입력 전압을 생성하는 브릿지 다이오드를 더 포함하는 역률 보상 회로.
입력 전압에 대응하는 입력 전류가 흐르는 전력 전달 소자 및 상기 전력 전달 소자에 연결되어 있고, 상기 전력 전달 소자에 흐르는 전류에 의해 생성되는 출력 전압을 조절하는 스위치를 포함하는 역률 보상 회로의 구동 방법에 있어서,

상기 입력 전압에 대응하는 기준 신호를 생성하는 단계;

상기 출력 전압에 대응하는 오차 증폭 신호를 생성하는 단계;

상기 오차 증폭 신호와 상기 기준 신호를 곱하여 증폭 기준 신호를 생성하는단계;

상기 증폭 기준 신호와 상기 입력 전압에 의한 입력 전류에 대응하는 감지신호를 비교하는 단계 및

상기 비교 단계의 비교 결과에 따라 상기 스위치의 스위칭 동작을 제어하는단계를 포함하는 역률 보상 회로의 구동 방법.
제13항에 있어서,

상기 스위치의 스위칭 동작을 제어하는 단계는,

상기 감지 신호가 상기 증폭 기준 신호에 도달하면, 상기 스위치를 턴 오프시키는 단계 및

소정의 주기를 가지는 클록 신호의 한 주기마다 상기 스위치를 턴 온 시키는단계를 포함하는 역률 보상 회로의 구동 방법.
제13항에 있어서,

상기 기준 신호를 생성하는 단계는,

상기 입력 전압에 대응하는 입력 감지 전압을 생성하는 단계;

상기 입력 감지 전압과 소정의 제1 기준치를 비교하고 비교 결과에 따라 제1 또는 제2 레벨을 가지는 영 전압 검출 신호를 생성하는 단계;

상기 영 전압 검출 신호의 한 주기에 따라 주파수가 변하는 기준 클록 신호를 생성하는 단계;

상기 기준 클록 신호 및 상기 영 전압 검출 신호를 이용하여 상기 영 전압 검출 신호에 동기되고, 상기 영 전압 검출 신호의 반 주기 동안 상기 기준 클록 신호 따라 증가하고, 상기 영 전압 검출 신호의 한 주기 중 다른 반 주기 동안 상기 기준 클록 신호에 따라 감소하는 디지털 신호를 생성하는 단계 및

상기 디지털 신호에 대응하는 전압 레벨을 가지는 기준 신호를 생성하는 단계를 포함하는 역률 보상 회로의 구동 방법.
제15항에 있어서,

상기 영 전압 검출 신호를 생성하는 단계는,

상기 입력 감지 전압이 상기 제1 기준치보다 크면 제1 레벨의 영 전압 검출 신호를 생성하고, 상기 제1 기준치 보다 작으면 제2 레벨의 영 전압 검출 신호를 생성하는 역률 보상 회로의 구동 방법.
제15항에 있어서,

상기 기준 클록 신호를 생성하는 단계는,

상기 영 전압 검출 신호가 상기 제1 레벨에서 상기 제2 레벨로 변하는기준 시점을 감지하고, 연속되는 두 개의 기준 시점을 이용하여 상기 영 전압 검출 신호의 한 주기를 산출하며, 상기 산출된 한 주기 동안 소정의 기준 횟수 만큼 상승 및 하강하는 기준 클록 신호를 생성하는 역률 보상 회로의 구동 방법.
제15항에 있어서,

상기 기준 클록 신호를 생성하는 단계는,

상기 영 전압 검출 신호가 상기 제1 레벨에서 상기 제2 레벨로 변하는시점부 터 상기 제2 레벨에서 상기 제1 레벨로 변하는 시점까지의 기간 동안 임의의 시점을 기준 시점으로감지하고, 연속되는 두 개의 기준 시점을 이용하여 상기 영 전압 검출 신호의 한 주기를 산출하며, 상기 산출된 한 주기 동안 소정의 기준 횟수 만큼 상승 및 하강하는 기준 클록 신호를 생성하는 역률 보상 회로의 구동 방법.