KR101757748B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
동작 특성이 개선된 반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법의 일 태양은 제1 영역과 제2 영역이 정의된 기판을 제공하고, 제1 영역에 제1 게이트와 제1 소오스 및 드레인 영역을 형성하고, 제2 영역에 제2 게이트와 제2 소오스 및 드레인 영역을 형성하고, 제2 소오스 및 드레인 영역에 에피택셜층을 형성하고, 제1 소오스 및 드레인 영역에 제1 금속 실리사이드층을 형성하고, 제1 영역과 제2 영역 상에 층간 절연막을 형성하고, 층간 절연막을 관통하여 제1 금속 실리사이드층 및 에피택셜층을 각각 노출시키는 복수의 콘택홀을 형성하고, 노출된 에피택셜층에 제2 금속 실리사이드층을 형성하고, 복수의 콘택홀을 매립하여 제1 및 제2 금속 실리사이드층과 각각 접하는 복수의 콘택을 형성하는 것을 포함한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 동작 특성 향상을 위해서, 저항 개선을 위한 연구가 많이 진행되고 있다. 그 중에 하나가, 실리사이드와 실리콘 기판 사이의 콘택 저항을 개선하는 것이다. 콘택 저항에서 가장 중요한 부분은, 실리사이드의 일함수 및 실리콘 기판의 도핑 농도이다. 이에 의해서, SBH(Schottky Barrier Height)가 결정되고, SBH에 따라 콘택 저항이 결정된다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역에 제1 게이트와 제1 소오스 및 드레인 영역을 형성하고, 상기 제2 영역에 제2 게이트와 제2 소오스 및 드레인 영역을 형성하고, 상기 제2 소오스 및 드레인 영역에 에피택셜층을 형성하고, 상기 제1 소오스 및 드레인 영역에 제1 금속 실리사이드층을 형성하고, 상기 제1 영역과 상기 제2 영역 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 제1 금속 실리사이드층 및 상기 에피택셜층을 각각 노출시키는 복수의 콘택홀을 형성하고, 상기 노출된 에피택셜층에 제2 금속 실리사이드층을 형성하고, 상기 복수의 콘택홀을 매립하여 상기 제1 및 제2 금속 실리사이드층과 각각 접하는 복수의 콘택을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역에 제1 게이트와 제1 소오스 및 드레인 영역을 형성하고, 상기 제2 영역에 제2 게이트와 제2 소오스 및 드레인 영역을 형성하고, 상기 제1 소오스 및 드레인 영역에 상기 기판 상부로 융기된 제1 에피택셜층을 형성하고, 상기 제2 소오스 및 드레인 영역에 제2 에피택셜층을 형성하고, 상기 제1 에피택셜층에 제1 금속 실리사이드층을 형성하고, 상기 제1 영역과 상기 제2 영역 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 제1 금속 실리사이드층 및 상기 제2 에피택셜층을 각각 노출시키는 복수의 콘택홀을 형성하고, 상기 노출된 제2 에피택셜층에 제2 금속 실리사이드층을 형성하고, 상기 복수의 콘택홀을 매립하여 상기 제1 및 제2 금속 실리사이드층과 각각 접하는 복수의 콘택을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 7 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 13 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 17 내지 도 20은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 7 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 13 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 17 내지 도 20은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 6을 참고하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 1을 참고하여, 제1 영역(I)과 제2 영역(II)이 정의된 기판(100)을 제공하고, 제1 영역(I)에 제1 게이트(150)와 제1 소오스 및 드레인 영역(160)을 형성하고, 제2 영역(II)에 제2 게이트(250)와 제2 소오스 및 드레인 영역(260)을 형성하고, 제2 소오스 및 드레인 영역(260)에 에피택셜층(220)을 형성한다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 또는 실리콘 게르마늄 기판 등을 사용할 수 있다. 기판(100)의 제1 영역(I)은 예를 들어 NMOS 트랜지스터(150)가 형성된 NMOS 영역이고, 제2 영역(II)은 예를 들어 PMOS 트랜지스터(250)가 형성된 PMOS 영역일 수 있다.
제1 소오스 및 드레인 영역(160)은 제1 저농도 불순물 영역(162)과 제1 고농도 불순물 영역(164)을 포함할 수 있고, 제2 소오스 및 드레인 영역(260)은 제2 저농도 불순물 영역(262)과 제2 고농도 불순물 영역(264)을 포함할 수 있다. 제1 소오스 및 드레인 영역(160)과 제2 소오스 및 드레인 영역(260)은 LDD(Lightly Diffused Drain) 구조인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 예를 들어, DDD(Double Diffused Drain), MIDDD(Mask Islanded Double Diffused Drain), MLDD(Mask LDD), LDMOS(Lateral Double-diffused MOS) 구조 등이 될 수 있다. 도면에서는, NMOS 영역(I) 및 PMOS 영역(II)에 서로 다른 형상의 제1 소오스 및 드레인 영역(160)과 제2 소오스 및 드레인 영역(260)을 각각 형성하는 경우를 도시하였으나, 반도체 소자의 사용 목적에 따라 이들의 형상이 동일하게 형성할 수도 있다.
제1 게이트(150)는 기판(100) 상에 제1 게이트 절연막(152), 제1 게이트 전극(154), 및 제1 게이트 마스크(156)를 순차로 적층하여 형성할 수 있으며, 제1 게이트(150)의 양 측벽에는 제1 스페이서(158)를 형성할 수 있다. 마찬가지로, 제2 게이트(250)도 기판(100) 상에 제2 게이트 절연막(252), 제2 게이트 전극(254), 및 제2 게이트 마스크(256)를 순차로 적층하여 형성할 수 있으며, 제2 게이트(250)의 양 측벽에 제2 스페이서(258)를 형성할 수 있다. 도면에 도시된 제1 게이트(150)와 제2 게이트(250)는 하나의 실시예에 불과하므로, 도시된 구조에 한정되지 않고 다양하게 변형될 수 있음은 물론이다.
에피택셜층(220)은 예를 들어, SiGe를 포함할 수 있다. 더욱 구체적으로, PMOS 영역에 SiGe를 이용하여 에피택셜층(220)을 형성하는 경우, Si와 Ge 간의 격자 길이 차이로 인해 기판(100)의 채널 영역에 스트레스가 인가될 수 있다. 채널 영역에 인가되는 스트레스로 인해 정공 이동도(hole mobility)가 향상되어 반도체 장치의 성능이 향상될 수 있다. 이 때, 에피택셜층(220)은 에피택셜 성장 (epitaxial growth) 공정을 이용하여 형성할 수 있다.
이어서, 도 2 및 도 3을 참고하여, 제1 소오스 및 드레인 영역(160)에 제1 금속 실리사이드층(120)을 형성한다. 이 때, 제1 금속 실리사이드층(120)을 형성하는 것은, 기판(100)에 적어도 2회의 열처리 공정을 수행하는 것을 포함할 수 있다.
우선, 도 2를 참고하여, 제2 영역(II) 상에 블로킹막(270)을 형성하고, 블로킹막(270)이 형성된 기판(100) 상에 제1 소오스 및 드레인 영역(160)과 접하는 제1 금속층(미도시)를 형성하고, 제1 열처리 공정을 진행하여 제1 소오스 및 드레인 영역(160)에 선택적으로 제1 프리(pre) 금속 실리사이드층(120a)을 형성할 수 있다.
더욱 구체적으로, 제2 영역(II) 상에 블로킹막(270)을 선택적으로 형성하여, PMOS 영역(II)의 제2 소오스 및 드레인 영역(260)이 제1 금속층과 접하지 않도록 보호할 수 있다. 이 때, 제2 영역(II) 상에 블로킹막(270)을 선택적으로 형성하는 것은, 예를 들어, 기판(100) 상에 전체적으로 블로킹막 형성용 물질층을 형성하고, 사진 식각 공정을 통해 NMOS 영역(I) 상의 상기 블로킹막 형성용 물질층을 제거하는 방식으로 형성할 수 있다. 또한, 예를 들어, 블로킹막(270)은 질화막 또는 산화막으로 형성할 수 있다.
이어서, 블로킹막(270)에 의해 노출된 NMOS 영역(I) 상에 제1 금속층을 형성할 수 있다. 예를 들어, 제1 금속층은 Ni, Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W 중 어느 하나 또는 이들의 조합을 포함할 수 있는데, 본 발명의 일 실시예에서는 Ni를 사용한 경우를 예로 설명한다. 제1 금속층은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)등의 방식으로 형성할 수 있다. 또한, 제1 금속층의 두께는 후속될 제1 열처리 및 제2 열처리를 통해 소모되는 금속층 하부의 실리콘의 두께를 고려하여 결정할 수 있다. 예를 들어, 제1 금속층의 두께는 제1 소오스 및 드레인 영역(160)을 완전히 소모시키지 않을 정도의 두께로 형성할 수 있다.
이어서, 제1 열처리 공정을 진행하여 제1 프리 금속 실리사이드층(120a)을 형성할 수 있다. 예를 들어, 제1 열처리는 기판(100)을 약 350℃ 이하의 온도로, 약 20초 동안 가열할 수 있다. 이 때, 제1 열처리는 RTA(Rapid Thermal Annealing) 방식을 사용할 수 있다. 이와 같이, 제1 열처리를 통해 제1 소오스 및 드레인 영역(160)을 제1 금속층과 반응시켜 제1 프리 금속 실리사이드층(120a)을 형성할 수 있다.
나아가, 도면으로 도시하지는 않았으나, 제1 열처리 공정을 진행하기 전에, 제1 금속층이 형성된 기판(100) 상에 금속 실리사이드층의 모폴로지를 개선하기 위해 제1 캡핑층을 형성할 수 있다. 이 때, 제1 캡핑층은 예를 들어, 산화막 또는 질화막으로 형성할 수 있다.
제1 프리 금속 실리사이드층(120a)은 금속과 실리콘의 원자 비율이 1 이상일 수 있다. 여기서, 금속과 실리콘의 원자 비율은 "금속의 원자수/실리콘의 원자수"를 의미할 수 있다. 즉, 제1 프리 금속 실리사이드층(120a) 내에, 금속 원자가 실리콘 원자보다 더 많을 수 있다. 예를 들어, 금속층으로 Ni를 사용할 경우에는, 제1 프리 금속 실리사이드층(120a)은 예를 들어, Ni2Si 또는 NiSi일 수 있다.
도면으로 도시하지는 않았으나, 제1 열처리를 수행한 후에, 반응하지 않은 금속층을 제거할 수 있다. 나아가, 제1 캡핑층을 형성한 경우, 상기 미반응 금속층을 제거할 때, 동시 또는 순차적으로 제1 캡핑층을 제거할 수 있다.
이어서, 도 3에 도시된 바와 같이, 제2 열처리 공정을 진행하여 제1 프리 금속 실리사이드층(도 2의 120a 참고)을 제1 금속 실리사이드층(120)으로 변화시킬 수 있다. 이 때, 제2 열처리 공정은 제1 열처리 공정 보다 높은 온도로 진행할 수 있다.
더욱 구체적으로, 제2 열처리 공정을 진행하여 제1 프리 금속 실리사이드층(120a)을 제1 금속 실리사이드층(120)으로 변화시킨다. 예를 들어, 제1 금속층이 Ni 층일 때, 제1 프리 금속 실리사이드층(120a), 예를 들어, Ni2Si 또는 NiSi에서, 제1 금속 실리사이드층(120), 예를 들어, NiSi2로 변화될 수 있다. 여기서, 제1 금속 실리사이드층(120)으로 변화시키는 것은, 제1 금속 실리사이드층(120)의 금속 원자에 대한 실리콘 원자의 비율이 1보다 크도록 변화시키는 것을 의미할 수 있다. 다시 말하면, 제1 금속 실리사이드층(120)의 금속 원자에 대한 실리콘 원자의 비율이, 제1 프리 금속 실리사이드층(120a)의 금속 원자에 대한 실리콘 원자의 비율보다 크게 변화시키는 것을 의미할 수 있다.
제2 열처리 공정은, 제1 열처리 공정보다 높은 온도에서 수행될 수 있다. 예를 들어, 제2 열처리는 기판(100)을 약 400°C 의 온도로, 약 20초 동안 가열할 수 있다. 또한, 제2 열처리는 예를 들어, 밀리세컨드 어닐링 공정을 사용할 수 있으며, 피크 온도에서는 약 0.1ns 내지 약 10ms 범위의 시간으로 수행될 수 있다. 나아가, 제2 열처리 공정은 예를 들어, 플래시 어닐링 또는 레이저 어닐링을 이용할 수 있다. 나아가, 제2 열처리 공정에서도 마찬가지로 제2 열처리를 진행하기 전에 제2 캡핑층을 형성할 수 있으며, 제2 열처리를 진행한 후에 상기 제2 캡핑층을 제거할 수 있다.
이어서, 도 4를 참고하여, 제1 영역(I)과 제2 영역(II) 상에 층간 절연막(320)을 형성한다.
도 4에 도시된 바와 같이, 식각 정지막(310)을 더 형성할 수도 있다. 다시 말하면, 제1 금속 실리사이드층(120)이 형성된 제1 영역(I)과 에피택셜층(220)이 형성된 제2 영역(II) 상에 식각 정지막(310) 및 층간 절연막(320)을 형성할 수 있다. 이 때, 식각 정지막(310) 및 층간 절연막(320)은 예를 들어, 화학 기상 증착을 이용하여 형성할 수 있다. 예를 들어, 식각 정지막(310)은 산화막 또는 질화막일 수 있으며, 층간 절연막(320)도 산화막 또는 질화막으로 형성할 수 있다.
이어서, 도면에 도시된 바와 같이, 층간 절연막(320)이 형성된 기판(100)에 화학적 물리적 연마 공정(CMP)을 진행하여 평탄화할 수 있다. 예를 들어, 평탄화 공정을 진행하여 식각 정지막(310)에 도달할 때까지 식각 공정을 수행할 수 있다.
이어서, 도 5를 참고하여, 층간 절연막(320)을 관통하여 제1 금속 실리사이드층(120) 및 에피택셜층(220)을 각각 노출시키는 복수의 콘택홀(330a, 330b)을 형성하고, 노출된 에피택셜층(220)에 제2 금속 실리사이드층(225)을 형성한다.
더욱 구체적으로, 층간 절연막(320)을 관통하는 복수의 콘택홀(330a, 330b)을 형성하되, 제1 콘택홀(330a)은 제1 금속 실리사이드층(120)을 노출시키고, 제2 콘택홀(330b)은 에피택셜층(220)을 노출시킬 수 있다. 상술한 바와 같이, 층간 절연막(320) 하부에 식각 정지막(310)을 형성할 경우, 복수의 콘택홀(330a, 330b)은 층간 절연막(320) 및 식각 정지막(310)을 관통하도록 형성할 수 있다. 복수의 콘택홀(330a, 330b)은 예를 들어, 사진 식각 공정을 이용하여 형성할 수 있다.
이어서, 노출된 에피택셜층(220)과 접하는 제2 금속층(미도시)을 형성하고, 제2 금속층이 형성된 기판(100)에 적어도 1회 이상의 열처리를 진행하여 제2 금속 실리사이드층(225)을 형성할 수 있다. 예를 들어, 제2 금속층은 금속층은 Ni, Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제2 금속층도 제1 금속층과 마찬가지로, PVD, CVD, 또는 ALD 등의 방식을 이용하여 형성할 수 있다. 또한, 제2 금속층의 두께는 후속될 제3 열처리 및 제4 열처리를 통해 소모되는 금속층 하부의 에피택셜층(220)의 두께를 고려하여 결정할 수 있다. 예를 들어, 제2 금속층의 두께는 에피택셜층(220)을 완전히 소모시키지 않을 정도의 두께로 형성할 수 있다.
도면으로 도시하지 않았으나, 적어도 1회 이상의 열처리 공정을 진행하는 것은, 제2 금속층이 형성된 기판(100)에 제3 열처리 공정을 진행하여 노출된 에피택셜층(220)에 제2 프리 금속 실리사이드층을 형성하고, 상기 제3 열처리 공정보다 높은 온도로 제4 열처리 공정을 진행하여 상기 제2 프리 금속 실리사이드층을 제2 금속 실리사이드층(225)으로 변화시키는 것을 포함할 수 있다. 이 때, 제3 열처리 공정을 수행한 후, 반응되지 않은 제2 금속층을 제거한 후에, 제4 열처리 공정을 수행하여 안정된 제2 금속 실리사이드층(225)을 형성할 수 있다.
제2 금속층을 제거하는 것은 예를 들어, 스트립 공정을 이용할 수 있다. 이 때, 제1 금속 실리사이드층(120)은 스트립 공정에 안정적인 상태이기 때문에, 열처리 공정에 의한 손상이 발생하지 않는다. 다시 말하면, 제1 및 제2 열처리 공정에 의해 안정화된 제1 금속 실리사이드층(120)을 형성하였기 때문에, 제1 금속 실리사이드층(120) 상에 제2 금속층이 형성되고, 제3 열처리 공정 및 스트립 공정이 진행되더라도 제1 금속 실리사이드층(120)은 제2 금속층에 의해 실리사이드되지 않는다.
이처럼, 제2 금속 실리사이드층(225)은 제1 금속 실리사이드층(120), 층간 절연막(320) 및 복수의 콘택홀(330a, 330b)을 형성한 이후에 형성할 수 있다. 다시 말하면, NMOS 영역(I)의 제1 금속 실리사이드층(120)과 PMOS 영역(II)의 제2 금속 실리사이드층(225)을 별도의 공정을 통해 형성함으로써, NMOS 및 PMOS에 적합한 일함수를 가지는 실리사이드층을 각각 형성할 수 있다. 이에 따라, NMOS 및 PMOS 각각에 대한 콘택 저항을 감소시키고 동작 특성을 향상시킬 수 있다.
이어서, 도 6을 참조하여, 복수의 콘택홀(330a, 330b)을 매립하여, 제1 금속 실리사이드층(120) 및 제2 금속 실리사이드층(225)과 각각 접하는 복수의 콘택(340a, 340b)을 형성한다. 더욱 구체적으로, 금속 물질을 증착하여 복수의 콘택홀(330a, 330b)을 매립하고, 평탄화 공정을 진행하여 복수의 콘택(340a, 340b)을 형성할 수 있다. 이후의 공정에 대해서는 일반적인 반도체 장치의 제조 방법을 적용할 수 있으므로, 이에 대한 구체적인 설명은 생략한다.
이하, 도 7 내지 도 12를 참고하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 7 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 제1 소오스 및 드레인 영역에 에피택셜층을 형성한다는 점에서, 상술한 본 발명의 일 실시예에 따른 반도체 장치와 구별된다. 설명의 편의를 위해 이러한 구별점을 중심으로 설명하며, 상술한 실시예와 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략화한다.
도 7을 참조하여, 제1 영역(I)과 제2 영역(II)이 정의된 기판(100)을 제공하고, 제1 영역(I)에 제1 게이트(150)와 제1 소오스 및 드레인 영역(160)을 형성하고, 제2 영역(II)에 제2 게이트(250)와 제2 소오스 및 드레인 영역(260)을 형성하고, 제1 소오스 및 드레인 영역(160)에 기판(100) 상부로 융기된 제1 에피택셜층(122)을 형성한다.
상술한 바와 같이, 제1 영역(I)은 NMOS 트랜지스터가 형성되는 NMOS 영역일 수 있고, 제2 영역(II)은 PMOS 트랜지스터가 형성되는 PMOS 영역일 수 있다.
도 1에 도시된 바와 같이, 제2 영역(II)의 제2 소오스 및 드레인 영역(260) 상에 제2 에피택셜층(220)을 먼저 형성할 수 있으며, 제2 에피택셜층(220)은 예를 들어 SiGe를 포함할 수 있다. 이어서, 제2 에피택셜층(220)이 형성된 기판(100)의 제2 영역(II) 상에 블로킹막(270)을 형성하여 PMOS 영역의 제2 에피택셜층(220)이 후속 공정에 의해 손상되는 것을 방지할 수 있다.
이어서, 도 7에 도시된 바와 같이, 제1 소오스 및 드레인 영역(160)에 기판(100) 상부로 융기된 제1 에피택셜층(122)을 형성할 수 있다. 예를 들어, 제1 에피택셜층(122)은 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정을 이용하여 형성할 수 있다. 제1 에피택셜층(122)은 NMOS 트랜지스터의 성능을 향상시키는 장점이 있다.
이어서, 도 8 및 도 9를 참조하여, 제1 에피택셜층(122)에 제1 금속 실리사이드층(120)을 형성한다. 이 때, 제1 금속 실리사이드층(120)을 형성하는 것은, 기판(100)에 적어도 2회의 열처리 공정을 수행하는 것을 포함할 수 있다.
우선, 도 8을 참조하여, 블로킹막(270)이 형성된 기판(100) 상에 제1 에피택셜층(122)과 접하는 제1 금속층을 형성하고, 제1 열처리 공정을 진행하여 제1 에피택셜층(122)에 선택적으로 제1 프리 금속 실리사이드층(120a)을 형성할 수 있다. 상술한 바와 같이, 블로킹막(270)은 제1 에피택셜층(122)의 형성시에 형성된 것으로, 제2 영역(II) 상에 형성된 블로킹막(270)을 유지한 상태로 기판(100) 상에 제1 금속층을 형성할 수 있다. 제1 금속층을 형성하는 물질, 방법 및 두께는 상술한 실시예와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
상술한 실시예와 마찬가지로, 제1 열처리는 기판(100)을 약 350℃ 이하의 온도로, 약 20초 동안 가열할 수 있다. 이 때, 제1 열처리는 RTA(Rapid Thermal Annealing) 방식을 사용할 수 있다. 나아가, 제1 열처리 공정을 진행하기 전에, 제1 금속층이 형성된 기판(100) 상에 제1 캡핑층을 형성할 수 있다.
제1 열처리 공정을 진행한 후, 반응한지 않은 금속층을 제거할 수 있으며, 제1 캡핑층을 형성한 경우, 상기 미반응 금속층과 함께 또는 순차로 제1 캡핑층을 제거할 수 있다.
이어서, 도 9를 참조하여, 제2 열처리 공정을 진행하여 제1 프리 금속 실리사이드층(120a)을 제1 금속 실리사이드층(120)으로 변화시킬 수 있다.
더욱 구체적으로, 제2 열처리 공정은, 제1 열처리 공정보다 높은 온도에서 수행될 수 있다. 예를 들어, 제2 열처리는 기판(100)을 약 400?C 의 온도로, 약 20초 동안 가열할 수 있다. 또한, 제2 열처리는 예를 들어, 밀리세컨드 어닐링 공정을 사용할 수 있으며, 피크 온도에서는 약 0.1ns 내지 약 10ms 범위의 시간으로 수행될 수 있다. 나아가, 제2 열처리 공정은 예를 들어, 플래시 어닐링 또는 레이저 어닐링을 이용할 수 있다. 나아가, 제2 열처리 공정에서도 마찬가지로 제2 열처리를 진행하기 전에 제2 캡핑층을 형성할 수 있으며, 제2 열처리를 진행한 후에 상기 제2 캡핑층을 제거할 수 있다.
이어서, 도 10을 참조하여, 제1 영역(I)과 제2 영역(II) 상에 층간 절연막(320)을 형성한다. 이 때, 도면에 도시된 바와 같이, 식각 정지막(310)을 더 형성할 수도 있다. 다시 말하면, 제1 금속 실리사이드층(120)이 형성된 제1 영역(I)과 제2 에피택셜층(220)이 형성된 제2 영역(II) 상에 식각 정지막(310) 및 층간 절연막(320)을 형성할 수 있다.
이어서, 도 11을 참조하여, 층간 절연막(320)을 관통하여 제1 금속 실리사이드층(120) 및 제2 에피택셜층(220)을 각각 노출시키는 복수의 콘택홀(330a, 330b)을 형성하고, 노출된 제2 에피택셜층(220)에 제2 금속 실리사이드층(225)을 형성한다.
더욱 구체적으로, 예를 들어, 사진 식각 공정을 이용하여, 층간 절연막(320)을 관통하는 복수의 콘택홀(330a, 330b)을 형성할 수 있다. 이 때, 제1 콘택홀(330a)은 제1 금속 실리사이드층(120)을 노출시키고, 제2 콘택홀(330b)은 제2 에피택셜층(220)을 노출시킬 수 있다. 상술한 바와 같이, 복수의 콘택홀(330a, 330b)은 층간 절연막(320) 및 식각 정지막(310)을 관통하도록 형성할 수 있다.
이어서, 노출된 제2 에피택셜층(220)과 접하는 제2 금속층을 형성하고, 제2 금속층이 형성된 기판(100)에 적어도 1회 이상의 열처리를 진행하여 제2 금속 실리사이드층(225)을 형성할 수 있다. 이 때, 적어도 1회 이상의 열처리를 진행한다는 것은, 제2 금속층이 형성된 기판(100)에 제3 열처리 공정을 진행하여 노출된 제2 에피택셜층(220)에 제2 프리 금속 실리사이드층을 형성하고, 상기 제3 열처리 공정보다 높은 온도로 제4 열처리 공정을 진행하여 상기 제2 프리 금속 실리사이드층을 제2 금속 실리사이드층(225)으로 변화시키는 것을 포함할 수 있다. 이 때, 제3 열처리 공정을 수행한 후, 반응되지 않은 제2 금속층을 제거한 후에, 제4 열처리 공정을 수행하여 안정된 제2 금속 실리사이드층(225)을 형성할 수 있다.
제1 금속 실리사이드층(120)은 제1 및 제2 열처리 공정에 의해 안정화된 상태이므로, 제2 금속층의 형성, 제3 열처리 공정, 및 스트립 공정을 수행하더라도 제1 금속 실리사이드층(120)은 실리사이드 손상이 발생하지 않는다.
이어서, 도 12를 참조하여, 복수의 콘택홀(330a, 330b)을 매립하여 제1 금속 실리사이드층(120) 및 제2 금속 실리사이드층(225)과 각각 접하는 복수의 콘택(340a, 340b)을 형성한다. 예를 들어, 금속 물질을 증착하여 복수의 콘택홀(330a, 330b)을 매립하고, 평탄화 공정을 진행하여 복수의 콘택(340a, 340b)을 형성할 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 의하면, 제1 영역의 제1 금속 실리사이드층과 제2 영역의 제2 금속 실리사이드층을 별도의 공정을 통해 형성하여 각 영역에 형성되는 트랜지스터, 즉 NMOS 및PMOS 트랜지스터 각각에 적합한 일함수를 가지는 실리사이드층을 형성할 수 있다. 다시 말하면, 제2 영역의 제2 에피택셜층을 노출시키는 복수의 콘택홀을 형성하기 전에, 제1 금속 실리사이드층을 형성하고, 복수의 콘택홀을 형성한 이후에 제2 금속 실리사이드층을 형성하여 제2 영역, 예를 들어 PMOS 영역에 형성되는 트랜지스터의 열화를 방지할 수 있다. 즉, NMOS 및 PMOS 각각에 대한 콘택 저항을 감소시키고 동작 특성을 향상시킬 수 있다.
이하, 도 1 내지 도 3 및 도 13 내지 16을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 13 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 및 제2 게이트를 각각 제1 및 제2 고유전율 금속 게이트로 형성한다는 점에서 구별된다. 설명의 편의를 위해 이러한 구별점을 중심으로 설명하고, 상술한 실시예와 실질적으로 동일한 구성 요소에 대한 설명은 생략하거나 간략화한다.
도 1 내지 도 3 및 이에 대한 상술한 설명에 따라, 층간 절연막(320)을 형성한 후에, 도 13을 참조하여, 층간 절연막(321)의 일부를 제거하여 제1 게이트(150) 및 제2 게이트(250)를 노출시킨다.
예를 들어, 평탄화 공정을 수행하여, 층간 절연막(321)의 일부를 제거하되, 제1 및 제2 게이트 마스크(도 1의 156, 256 참고)의 적어도 일부를 제거할 수 있다. 이어서, 습식 식각 공정 및/또는 건식 식각 공정을 수행하여 제1 및 제2 게이트 전극(도 1의 154, 254 참고)을 제거하여 제1 및 제2 리세스(180, 280)를 형성할 수 있다. 도 13에 도시된 바와 같이, 제1 게이트 전극(154)이 제거된 영역에는 제1 리세스(180)가, 제2 게이트 전극(254)이 제거된 영역에는 제2 리세스(280)가 형성될 수 있다.
이어서, 도 14를 참조하여, 고유전율 물질(181, 281)을 제1 및 제2 리세스의 하면 및 양 측벽에 컨포멀하게 형성하고, 상기 고유전율 물질(181, 281) 상에 금속 물질(182, 282)을 형성하여, 제1 및 제2 리세스(180, 280)를 매립할 수 있다. 이에 따라, 제1 및 제2 고유전율 금속 게이트를 형성할 수 있다.
더욱 구체적으로, 고유전율 물질(181, 281)을 CVD 또는 PVD 등을 이용하여 제1 및 제2 리세스(180, 280)의 하면 및 양 측벽에 형성할 수 있다. 이 때, 고유전율 물질(181, 281)은 예를 들어 Hf, Zr 등일 수 있다. 또한, 고유전율 물질(181, 281)로 제1 및 제2 리세스(180, 280)의 내측벽을 따라 얇은 막질을 형성하여, 제1 및 제2 리세스(180, 280)의 내부에 금속 게이트를 형성할 공간을 남길 수 있다.
이어서, 금속 물질(182, 282)로 제1 및 제2 리세스(180, 280) 내부의 남은 영역을 매립하고, 평탄화 공정을 수행하여 제1 및 제2 고유전율 금속 게이트를 형성할 수 있다. 예를 들어, 금속 물질(182, 282)은 Hf, Zr 등을 포함할 수 있다.
이어서, 도 15를 참조하여, 제1 및 제2 고유전율 금속 게이트가 형성된 기판(100) 상에 층간 절연막(321, 322)을 관통하여 제1 금속 실리사이드층(120) 및 제2 에피택셜층(220)을 각각 노출시키는 복수의 콘택홀(330a, 330b)을 형성하고, 노출된 제2 에피택셜층(220)에 제2 금속 실리사이드층(225)을 형성한다.
먼저, 제1 및 제2 고유전율 금속 게이트가 형성된 기판(100) 상에 또 다른 층간 절연막(322)을 형성할 수 있다. 이어서, 예를 들어, 사진 식각 공정을 수행하여 복수의 층간 절연막(321, 322)을 관통하는 복수의 콘택홀(330a, 330b)을 형성할 수 있다. 이 때, 복수의 콘택홀(330a, 330b)은 복수의 층간 절연막(321, 322), 식각 정지막(310) 및 블로킹막(270)을 관통하도록 형성할 수 있다. 결과적으로, 복수의 콘택홀(330a, 330b)에 의해 제1 금속 실리사이드층(120) 및 제2 에피택셜층(220)이 노출될 수 있다.
이어서, 도면으로 도시하지는 않았으나, 기판(100) 상에 제2 금속층을 형성하여 노출된 제2 에피택셜층(220)과 접하도록 하고, 적어도 1회 이상의 열처리 공정을 수행하여 제2 에피택셜층(220)에 제2 금속 실리사이드층(225)을 형성할 수 있다. 적어도 1회 이상의 열처리 공정 및 제2 금속 실리사이드층(225)의 형성 과정은 상술한 실시예들을 그대로 적용할 수 있으므로, 상세한 설명은 생략한다. 이에 따라, 제1 금속 실리사이드층(120)과 제2 금속 실리사이드층(225)은 서로 다른 공정 단계에서 형성될 수 있다. 즉, 시간적으로 서로 다른 단계에서 제1 영역(I)의 제1 금속 실리사이드층(120)과 제2 영역(II)의 제2 금속 실리사이드층(225)이 형성될 수 있다.
이어서, 도 16을 참조하여, 복수의 콘택홀(330a, 330b)을 매립하여 제1 및 제2 금속 실리사이드층(225)과 각각 접하는 복수의 콘택(340a, 340b)을 형성한다. 더욱 구체적으로, 금속 물질을 이용하여 복수의 콘택홀(330a, 330b)을 매립하고, 평탄화 공정을 수행하여 제1 및 제2 금속 실리사이드층(225)과 전기적으로 연결되는 콘택(340a, 340b)을 형성할 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 따르면, 각 영역에 형성되는 트랜지스터, 즉 NMOS 및PMOS 트랜지스터 각각에 적합한 일함수를 가지는 실리사이드층을 형성할 수 있다. 즉, NMOS 및 PMOS 각각에 대한 콘택 저항을 감소시키고 동작 특성을 향상시킬 수 있다. 나아가, 고유전율 금속 게이트를 형성함으로써, 전류 누설을 막을 수 있는 장점이 있다.
이하, 도 7 내지 도 9 및 도 17 내지 도 20을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 17 내지 도 20은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 소오스 및 드레인 영역에 에피택셜층을 형성하고, 제1 및 제2 게이트를 각각 제1 및 제2 고유전율 금속 게이트로 형성한다는 점에서 상술한 실시예들에 따른 반도체 장치의 제조 방법과 구별된다. 설명의 편의를 위해 상술한 내용과 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략화한다.
도 7 내지 도 9 및 이에 대해 상술한 설명에 따라 층간 절연막(320)을 형성한 후에, 도 17을 참조하여, 층간 절연막(321)의 일부를 제거하여 제1 게이트(150) 및 제2 게이트(250)를 노출시킨다.
예를 들어, 평탄화 공정을 수행하여, 층간 절연막(321)의 일부를 제거하되, 제1 및 제2 게이트 마스크(156, 256)의 적어도 일부를 제거할 수 있다. 이어서, 습식 식각 공정 및/또는 건식 식각 공정을 수행하여 제1 및 제2 게이트 전극(154, 254)을 제거하여 제1 및 제2 리세스(180, 280)를 형성할 수 있다. 도 17에 도시된 바와 같이, 제1 게이트 전극(154)이 제거된 영역에는 제1 리세스(180)가, 제2 게이트 전극(254)이 제거된 영역에는 제2 리세스(280)가 형성될 수 있다.
이어서, 도 18을 참조하여, 고유전율 물질(181, 281)을 제1 및 제2 리세스의 하면 및 양 측벽에 컨포멀하게 형성하고, 상기 고유전율 물질(181, 281) 상에 금속 물질(182, 282)을 형성하여, 제1 및 제2 리세스(180, 280)를 매립할 수 있다. 이에 따라, 제1 및 제2 고유전율 금속 게이트를 형성할 수 있다. 제1 및 제2 고유전율 금속 게이트의 형성 방법은 상술한 실시예에서 구체적으로 설명하였으므로, 이에 대한 내용은 생략한다.
이어서, 도 19를 참조하여, 제1 및 제2 고유전율 금속 게이트가 형성된 기판(100) 상에 층간 절연막(321, 322)을 관통하여 제1 금속 실리사이드층(120) 및 제2 에피택셜층(220)을 각각 노출시키는 복수의 콘택홀(330a, 330b)을 형성하고, 노출된 제2 에피택셜층(220)에 제2 금속 실리사이드층(225)을 형성한다.
이어서, 도 20을 참조하여, 복수의 콘택홀(330a, 330b)을 매립하여 제1 및 제2 금속 실리사이드층(225)과 각각 접하는 복수의 콘택(340a, 340b)을 형성한다. 더욱 구체적으로, 금속 물질을 이용하여 복수의 콘택홀(330a, 330b)을 매립하고, 평탄화 공정을 수행하여 제1 및 제2 금속 실리사이드층(225)과 전기적으로 연결되는 콘택(340a, 340b)을 형성할 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 따르면, 각 영역에 형성되는 트랜지스터, 즉 NMOS 및PMOS 트랜지스터 각각에 적합한 일함수를 가지는 실리사이드층을 형성할 수 있다. 즉, NMOS 및 PMOS 각각에 대한 콘택 저항을 감소시키고 동작 특성을 향상시킬 수 있다. 나아가, 고유전율 금속 게이트를 형성함으로써, 전류 누설을 막을 수 있는 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
120, 225: 금속 실리사이드층 150, 250: 게이트
160, 260: 소오스 및 드레인 영역 180, 280: 리세스
181, 281: 고유전율 물질 182, 282: 금속 물질
122, 220: 에피택셜층 270: 블로킹막
310: 식각 정지막 320, 321, 322: 층간절연막
330a, 330b: 콘택홀 340a, 340b: 콘택
120, 225: 금속 실리사이드층 150, 250: 게이트
160, 260: 소오스 및 드레인 영역 180, 280: 리세스
181, 281: 고유전율 물질 182, 282: 금속 물질
122, 220: 에피택셜층 270: 블로킹막
310: 식각 정지막 320, 321, 322: 층간절연막
330a, 330b: 콘택홀 340a, 340b: 콘택
Claims (10)
- 제1 영역과 제2 영역이 정의된 기판을 제공하고,
상기 제1 영역에 제1 게이트와 제1 소오스 및 드레인 영역을 형성하고, 상기 제2 영역에 제2 게이트와 제2 소오스 및 드레인 영역을 형성하고,
상기 제2 소오스 및 드레인 영역에 에피택셜층을 형성하고,
상기 제1 소오스 및 드레인 영역에 제1 금속 실리사이드층을 형성하고,
상기 제1 영역과 상기 제2 영역 상에 층간 절연막을 형성하고,
상기 층간 절연막을 관통하여 상기 제1 금속 실리사이드층을 노출시키는 제1 콘택홀과, 상기 에피택셜층을 노출시키는 제2 콘택홀을 동시에 형성하고,
상기 노출된 에피택셜층에 제2 금속 실리사이드층을 형성하고,
상기 제1 및 제2 콘택홀을 매립하여 상기 제1 및 제2 금속 실리사이드층과 각각 접하는 제1 및 제2 콘택을 형성하는 것을 포함하고,
상기 제2 금속 실리사이드층이 형성되는 동안, 상기 제1 영역의 상기 제1 금속 실리사이드층 상에 금속 실리사이드층은 비형성되는 반도체 장치의 제조 방법. - 제1 항에 있어서,
상기 제2 금속 실리사이드층을 형성하는 것은,
상기 제1 금속 실리사이드층, 상기 층간 절연막, 및 상기 제1 및 제2 콘택홀의 형성 이후에 진행하는 것을 포함하는 반도체 장치의 제조 방법. - 제1 항에 있어서,
상기 제1 금속 실리사이드층을 형성하는 것은,
상기 기판에 적어도 2회의 열처리 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법. - 제3 항에 있어서,
상기 적어도 2회의 열처리 공정을 수행하는 것은,
상기 제2 영역 상에 블로킹막을 형성하고,
상기 블로킹막이 형성된 상기 기판 상에 상기 제1 소오스 및 드레인 영역과 접하는 제1 금속층을 형성하고,
제1 열처리 공정을 진행하여 상기 제1 소오스 및 드레인 영역에 선택적으로 제1 프리 금속 실리사이드층을 형성하고,
상기 제1 열처리 공정 보다 높은 온도로 제2 열처리 공정을 진행하여 상기 제1 프리 금속 실리사이드층을 상기 제1 금속 실리사이드층으로 변화시키는 것을 포함하는 반도체 장치의 제조 방법. - 제1 항에 있어서,
상기 층간 절연막을 형성한 후에,
상기 층간 절연막의 일부를 제거하여 상기 제1 및 제2 게이트를 노출시키고,
상기 제1 및 제2 게이트를 선택적으로 제거하여 제1 및 제2 리세스를 형성하고,
고유전율 물질을 상기 제1 및 제2 리세스의 하면 및 양 측벽에 컨포멀하게 형성하고,
상기 고유전율 물질 상에 금속 물질을 형성하여 상기 제1 및 제2 리세스를 매립하여 제1 및 제2 고유전율 금속 게이트를 형성하고,
상기 제1 및 제2 고유전율 금속 게이트가 형성된 기판 상에 또 다른 층간 절연막을 형성하는 것을 더 포함하되,
상기 제1 및 제2 콘택홀을 형성하는 것은, 상기 제1 및 제2 콘택홀이 상기 층간 절연막 및 상기 또 다른 층간 절연막을 관통하도록 형성하는 것을 포함하는 반도체 장치의 제조 방법. - 제1 영역과 제2 영역이 정의된 기판을 제공하고,
상기 제1 영역에 제1 게이트와 제1 소오스 및 드레인 영역을 형성하고, 상기 제2 영역에 제2 게이트와 제2 소오스 및 드레인 영역을 형성하고,
상기 제1 소오스 및 드레인 영역에 상기 기판 상부로 융기된 제1 에피택셜층을 형성하고,
상기 제2 소오스 및 드레인 영역에 제2 에피택셜층을 형성하고,
상기 제1 에피택셜층에 제1 금속 실리사이드층을 형성하고,
상기 제1 영역과 상기 제2 영역 상에 층간 절연막을 형성하고,
상기 층간 절연막을 관통하여 상기 제1 금속 실리사이드층을 노출시키는 제1 콘택홀과, 상기 제2 에피택셜층을 노출시키는 제2 콘택홀을 동시에 형성하고,
상기 노출된 제2 에피택셜층에 제2 금속 실리사이드층을 형성하고,
상기 제1 및 제2 콘택홀을 매립하여 상기 제1 및 제2 금속 실리사이드층과 각각 접하는 제1 및 제2 콘택을 형성하는 것을 포함하고,
상기 제2 금속 실리사이드층이 형성되는 동안, 상기 제1 영역의 상기 제1 금속 실리사이드층 상에 금속 실리사이드층은 비형성되는 반도체 장치의 제조 방법. - 제6 항에 있어서,
상기 제2 금속 실리사이드층을 형성하는 것은,
상기 제1 금속 실리사이드층, 상기 층간 절연막, 및 상기 제1 및 제2 콘택홀의 형성 이후에 진행하는 것을 포함하는 반도체 장치의 제조 방법. - 제6 항에 있어서,
상기 제1 금속 실리사이드층을 형성하는 것은,
상기 기판에 적어도 2회의 열처리 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법. - 제6 항에 있어서,
상기 제2 금속 실리사이드층을 형성하는 것은,
상기 노출된 제2 에피택셜층과 접하는 제2 금속층을 형성하고,
제1 열처리 공정을 진행하여 상기 노출된 제2 에피택셜층에 제2 프리 금속 실리사이드층을 형성하는 것을 포함하는 반도체 장치의 제조 방법. - 제6 항에 있어서,
상기 층간 절연막을 형성한 후에,
상기 층간 절연막의 일부를 제거하여 상기 제1 및 제2 게이트를 노출시키고,
상기 제1 및 제2 게이트를 선택적으로 제거하여 제1 및 제2 리세스를 형성하고,
고유전율 물질을 상기 제1 및 제2 리세스의 하면 및 양 측벽에 컨포멀하게 형성하고,
상기 고유전율 물질 상에 금속 물질을 형성하여 상기 제1 및 제2 리세스를 매립하여 제1 및 제2 고유전율 금속 게이트를 형성하고,
상기 제1 및 제2 고유전율 금속 게이트가 형성된 기판 상에 또 다른 층간 절연막을 형성하는 것을 더 포함하되,
상기 제1 및 제2 콘택홀을 형성하는 것은, 상기 제1 및 제2 콘택홀이 상기 층간 절연막 및 상기 또 다른 층간 절연막을 관통하도록 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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