CN111211055B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN111211055B
CN111211055B CN201811391839.7A CN201811391839A CN111211055B CN 111211055 B CN111211055 B CN 111211055B CN 201811391839 A CN201811391839 A CN 201811391839A CN 111211055 B CN111211055 B CN 111211055B
Authority
CN
China
Prior art keywords
layer
forming
region
dielectric layer
gate opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811391839.7A
Other languages
English (en)
Other versions
CN111211055A (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201811391839.7A priority Critical patent/CN111211055B/zh
Publication of CN111211055A publication Critical patent/CN111211055A/zh
Application granted granted Critical
Publication of CN111211055B publication Critical patent/CN111211055B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体结构及其形成方法，其中形成方法包括：提供基底，所述基底包括第一区，所述第一区基底表面具有介质层，所述第一区介质层内具有伪栅开口，所述伪栅开口两侧的基底内具有源漏掺杂区，且所述介质层覆盖源漏掺杂区的表面；去除部分介质层，直至暴露出源漏掺杂区顶部，在介质层内形成接触孔；在所述接触孔底部的源漏掺杂区表面形成金属硅化物层；形成所述金属硅化物层之后，在所述第一区的伪栅开口底部形成第一功函数层。所述方法形成的半导体器件的性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
互补式金属氧化物半导体(CMOS)晶体管作为半导体制造中的最基本器件，常被广泛适用于各种集成电路中。根据主要载流子以及制造时的掺杂类型不同，将互补式金属氧化物半导体分为NMOS晶体管和PMOS晶体管。以所述NMOS晶体管为例，所述NMOS晶体管包括：源漏掺杂区。
现有互补式金属氧化物半导体工艺中，为了改善源漏掺杂区与源漏掺杂区上插塞的接触电阻，通常在源漏掺杂区的顶部表面形成金属硅化物层。
然而，现有技术形成的晶体管的性能仍较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区，所述第一区基底表面具有介质层，所述第一区介质层内具有伪栅开口，所述伪栅开口两侧的基底内具有源漏掺杂区，且所述介质层覆盖源漏掺杂区的表面；去除部分介质层，直至暴露出源漏掺杂区的顶部表面，在所述介质层内形成接触孔；在所述接触孔内形成金属硅化物层；形成所述金属硅化物层之后，在所述第一区的伪栅开口底部形成第一功函数层。
可选的，所述金属硅化物层的形成方法包括：在所述接触孔底部的源漏掺杂区表面形成金属层；进行第一退火处理，使金属层与源漏掺杂区的顶部进行反应形成金属硅化物层。
可选的，所述金属层的材料包括镍或者钛。
可选的，所述第一退火工艺包括：激光退火工艺；所述激光退火工艺的参数包括：850摄氏度～1000摄氏度。
可选的，所述第一区用于形成NMOS晶体管时，所述第一功函数层的材料包括钛铝。
可选的，形成所述接触孔之前，所述形成方法包括：在所述第一区的伪栅开口底部形成栅介质层和位于栅介质层表面的第一牺牲层；在所述第一牺牲层表面形成第二牺牲层；所述第一牺牲层的材料包括非晶硅；所述第二牺牲层的材料包括非晶硅。
可选的，形成所述栅介质层之后，形成第一牺牲层之前，还包括：进行第二退火工艺；所述第二退火工艺包括尖峰退火工艺；所述尖峰退火工艺的参数包括：800摄氏度～950摄氏度。
可选的，形成第一牺牲层之后，形成第二牺牲层之前，所述形成方法还包括：进行第三退火工艺；所述第三退火工艺包括尖峰退火工艺；所述尖峰退火工艺的参数包括：850摄氏度～1000摄氏度。
可选的，所述基底还包括第二区，所述介质层还位于第二区基底表面，所述伪栅开口还位于所述第二区介质层内，所述伪源漏掺杂区还位于第二区伪栅开口两侧的基底内；所述栅介质层还位于第二区的伪栅开口底部；形成所述栅介质层之后，形成第一牺牲层之前，所述形成方法还包括：在所述第一区和第二区伪栅开口底部形成第二功函数膜。
可选的，所述第二区用于形成PMOS晶体管；所述第二功函数膜的材料包括氮化钛。
可选的，形成所述金属硅化物层之后，形成第一功函数层之前，所述形成方法包括：在所述接触孔内形成插塞，所述插塞充满伪栅开口；形成所述插塞之后，去除第二牺牲层和第一牺牲层；去除第二牺牲层和第一牺牲层之后，去除第一区的第二功函数膜，在所述第二区伪栅开口底部形成第二功函数层。
可选的，形成所述第一功函数层之后，所述形成方法包括：在所述伪栅开口内形成栅极层，所述栅极层充满伪栅开口。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括第一区，所述第一区基底表面具有介质层，所述第一区介质层内具有伪栅开口，所述伪栅开口两侧的基底内具有源漏掺杂区，且所述介质层覆盖源漏掺杂区的表面；位于所述介质层内的接触孔，所述接触孔底部暴露出源漏掺杂区的顶部表面；位于所述接触孔底部源漏掺杂区顶部的金属硅化物层；位于所述伪栅开口底部表面的第一功函数层。
可选的，所述第一区用于形成NMOS晶体管，所述第一功函数层的材料包括钛铝。
可选的，所述基底还包括第二区，所述介质层还位于第二区基底表面，所述伪栅开口还位于第二区介质层内，所述源漏掺杂区还位于第二区伪栅开口两侧的基底内。
可选的，还包括：位于第一区伪栅开口和第二区伪栅开口底部的栅介质层；位于所述第二区栅介质层表面的第二功函数层；所述第二区用于形成PMOS晶体管，所述第二功函数层的材料包括氮化钛。
可选的，所述半导体结构还包括：位于所述接触孔内金属硅化物层表面的插塞，所述插塞充满接触孔；位于所述伪栅开口底部第一功函数层表面的栅极层，所述栅极层充满伪栅开口。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，形成所述金属硅化物层之后，形成第一功函数层，使得第一功函数层内的离子不受金属硅化物层高温制程工艺中的高温影响，因此，能够防止第一功函数层内离子的扩散，有利于提高半导体器件的性能。
进一步，形成所述栅介质层之后，形成第一牺牲层之前，还包括进行第二退火工艺。而所述第一牺牲层在形成接触孔之前形成，因此，第二退火工艺在形成第一功函数层之前进行，使得第一功函数层内的离子受第二退火工艺的影响较小，有利于进一步减小第一功函数层内离子的扩散。
进一步，形成第一牺牲层之后，形成第二功函数层之前，还包括进行第三退火工艺。由于第二功函数层在在形成接触孔之前形成，因此，第三退火工艺在形成第一功函数层之前进行，使得第一功函数层内的离子受第三退火工艺的影响较小，有利于进一步减小第一功函数层内离子的扩散。
附图说明
图1至图3是一种半导体结构的形成方法的各步骤的结构示意图；
图4至图16是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，半导体器件的性能较差。
图1至图3是一种半导体结构的结构示意图。
请参考图1，提供基底100，所述基底100包括NMOS区，所述NMOS区基底100表面具有伪栅结构(图中未示出)，所述伪栅结构两侧的基底100内具有源漏掺杂区101，所述基底100和源漏掺杂区101表面、以及伪栅结构的侧壁具有介质层102，所述介质层102暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层102内形成伪栅开口103。
请参考图2，在所述伪栅开口103(见图1)的底部表面形成栅介质层104；在所述栅介质层104表面形成第一功函数层105和位于第一功函数层105表面的栅极层106，所述栅极层106充满伪栅开口103。
请参考图3，形成所述栅极层103之后，去除部分介质层102，直至暴露出源漏掺杂区101的顶部表面，在所述介质层102内形成接触孔106；在所述接触孔106底部的源漏掺杂区101表面形成金属硅化物层107。
上述方法中，所述NMOS区用于形成NMOS晶体管，所述第一功函数层105的材料包括钛铝，所述第一功函数层105用于调节NMOS晶体管的阈值电压。所述金属硅化物层107的形成方法包括：在所述接触孔106的侧壁和底部表面形成金属层；进行退火处理，使所述金属层与源漏掺杂区101顶部反应形成金属硅化物层107。
然而，所述退火处理易驱动铝离子向栅介质层104内扩散，使得栅介质层104的介电常数降低，使得栅介质层104易被击穿，不利于提高半导体器件的性能。
并且，基底100还包括其他器件，如：PMOS晶体管(图中未示出)，若铝离子扩散至PMOS晶体管，将影响PMOS晶体管的阈值电压，不利于提高PMOS晶体管的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成所述金属硅化物层之后，在所述第一区伪栅开口内的底部表面形成第一功函数层。所述方法能够降低第一功函数层中离子的扩散，提高半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图16是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图4，提供基底200，所述基底200包括第一区A，所述第一区A的基底200表面具有伪栅结构203，所述伪栅结构203两侧的基底200内具有源漏掺杂区206，所述基底200和源漏掺杂区206的表面、以及伪栅结构203的侧壁具有介质层208，所述介质层208暴露出伪栅结构203的顶部表面。
在本实施例中，所述基底200包括：衬底201和位于衬底201上的鳍部202。
在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述基底为平面式的半导体基底。
在本实施例中，所述基底200的形成步骤包括：提供初始衬底，所述初始基底上具有第一掩膜层，所述第一掩膜层暴露出部分初始衬底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始衬底，形成衬底201和位于衬底201上的鳍部202。
在其他实施例中，所述基底的形成方法包括：提供衬底；在所述衬底表面外延形成所述鳍部。
在本实施例中，所述初始衬底的材料为硅。相应的，所述衬底201和鳍部202的材料为硅。在其他实施例中，所述初始衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。相应的，衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述第一掩膜层的材料包括氮化硅，所述第一掩膜层的形成工艺包括：化学气相沉积工艺。所述第一掩膜层用于形成衬底201和鳍部202的掩膜。
以所述第一掩膜层为掩膜，刻蚀所述初始衬底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
所述基底200上还具有覆盖部分所述鳍部202的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部202的顶部表面，且覆盖鳍部202的部分侧壁。
所述隔离结构的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅、氮化硅。
所述隔离结构用于实现半导体不同器件之间的电绝缘。
所述第一区A用于形成NMOS晶体管。
在本实施例中，所述基底200还包括第二区B，所述第二区B用于形成PMOS晶体管，所述介质层208还位于第二区B基底200表面，所述伪栅结构203还位于第二区B，所述源漏掺杂区206还位于第二区B伪栅结构203两侧的基底200内。
在其他实施例中，所述基底仅包括第一区。所述伪栅结构203横跨鳍部202，所述伪栅结构203包括伪栅介质层(图中未标出)和位于所述伪栅介质层表面的伪栅极层(图中未标出)。
所述伪栅介质层的材料包括氧化硅，所述伪栅极层的材料包括硅。
所述伪栅结构203的侧壁具有第一侧墙204，所述第一侧墙204用于定义轻掺杂区的位置。所述第一侧墙204的材料包括氮化硅。
所述第一侧墙204的侧壁具有第二侧墙205，所述第二侧墙205用于源漏掺杂区206的位置。
所述源漏掺杂区206的形成方法包括：在所述伪栅结构203、第一侧墙204和第二侧墙205两侧的鳍部202内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入掺杂离子，形成源漏掺杂区206。
所述外延层的材料和掺杂离子的导电类型与晶体管的类型相关。
在本实施例中，所述第一区A用于形成NMOS晶体管，所述外延层的材料包括碳化硅或者硅，所述掺杂离子为N型离子。所述第二区B用于形成PMOS晶体管，所述外延层的材料包括硅锗或者硅，所述掺杂离子为P型离子。
形成所述源漏掺杂区206之后，形成介质层208之前，所述形成方法还包括：在所述源漏掺杂区206的顶部形成停止层207。
所述停止层207的材料包括氮化硅，所述停止层207用于作为后续在源漏掺杂区206顶部的介质层208内形成接触孔的停止层，有利于保护源漏掺杂区206的顶部表面。
在本实施例中，所述停止层207还覆盖隔离结构表面、以及第二侧墙205的侧壁。
在其他实施例中，所述停止层仅覆盖源漏掺杂区的顶部表面。
所述介质层208的形成方法包括：在所述停止层207和伪栅结构203的顶部表面形成介质膜；平坦化所述介质膜，直至暴露出伪栅极层的顶部表面，形成介质层208。
所述介质膜的材料包括氧化硅或者氮氧化硅。相应的，所述介质层208的材料包括氧化硅或者氮氧化硅。所述介质膜的形成工艺包括物理气相沉积工艺或者化学气相沉积工艺。
平坦化所述介质膜的工艺包括：化学机械研磨工艺。
请参考图5，去除所述伪栅结构203(见图4)，在所述介质层208内形成伪栅开口209。
去除伪栅结构203的方法包括：去除伪栅极层；去除所述伪栅极层之后，去除伪栅介质层。
去除伪栅极层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除伪栅介质层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一区A伪栅开口209用于后续容纳栅介质层、位于栅介质层上的第一功函数层、以及位于第一功函数层表面的栅极层；所述第二区B伪栅开口209用于后续容纳栅介质层、位于栅介质层表面的第二功函数层、以及位于第二功函数层表面的栅极层。
请参考图6，在所述伪栅开口209底部的鳍部202表面形成界面层(图中未标出)；在所述界面层表面形成栅介质层210。
所述界面层的材料包括氧化硅。所述界面层的形成工艺包括化学氧化工艺，所述化学氧化工艺的参数包括：氧化剂包括双氧水。
所述界面层用于改善栅介质层210与鳍部202之间的界面态。
所述栅介质层210的材料为高介电常数(介电常数K大于3.9)材料。在本实施例中，所述栅介质层210的材料为氧化铪。在其他实施例中，所述栅介质层的材料包括：La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
形成所述栅介质层210之后，还包括进行第二退火处理。所述第二退火工艺包括尖峰退火工艺，所述尖峰退火工艺的参数包括：800摄氏度～950摄氏度。
采用化学氧化工艺形成的界面层的缺陷较多，所述第二退火处理用于修复界面层内的缺陷，从而使得界面层与栅介质层210、以及界面层与鳍部202之间的界面态均较好，有利于提高半导体器件的性能。
请参考图7，在所述栅介质层210表面形成第二功函数膜211。
所述第二功函数膜211用于后续在第二区B伪栅开口209底部的栅介质层210表面形成第二功函数层。所述第二功函数层用于调节PMOS晶体管的阈值电压。
所述第二功函数膜211的材料包括氮化钛。
请参考图8，在所述第二功函数膜211表面形成第一牺牲层212。
所述第一牺牲层212的材料包括非晶硅，所述第一牺牲层212的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
形成所述第一牺牲层212之后，还包括：进行第三退火处理，所述第三退火处理的工艺包括：尖峰退火工艺，所述尖峰退火工艺的参数包括：850摄氏度～1000摄氏度。
所述第三退火工艺有利于第一牺牲层212吸附栅介质层210内的氧气，有利于确保栅介质层210的介电常数，进而防止栅介质层210被击穿，有利于提高半导体器件的性能。
所述第一牺牲层212的厚度为35埃～110埃。
选择所述第一牺牲层212的厚度意义在于：若第一牺牲层212的厚度太薄，使得第一牺牲层212平衡栅介质层210内氧含量的能力较弱，使得栅介质层210的介电常数难以确保，因此，不利于半导体器件的性能；若第一牺牲层212的厚度太厚，由于非晶硅材料容易在第三退火工艺过程中发生原子团聚，不利于后续工艺将其去除。
请参考图9，在所述第一牺牲层212表面形成第二牺牲层213，所述第二牺牲层213充满伪栅开口209(见图8)。
所述第二牺牲层213的形成方法包括：在所述第一牺牲层212表面形成第二牺牲膜；平坦化所述第二牺牲膜，直至暴露出介质层208的顶部表面，在所述伪栅开口209内形成第二牺牲层213。
所述第二牺牲膜的材料包括非晶硅，相应的，所述第二牺牲层213的材料包括非晶硅。所述第二牺牲膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
平坦化所述第二牺牲膜的工艺包括：化学机械研磨工艺。
在平坦化所述第二牺牲膜的过程中，介质层208表面的第一牺牲层212、第二功函数膜211和栅介质层210也被去除。
请参考图10，形成所述第二牺牲层213之后，去除部分介质层208，直至暴露出源漏掺杂区206的顶部表面，在所述介质层208内形成接触孔214。
所述接触孔214的形成方法包括：在所述介质层208和第二牺牲层213的表面形成第二掩膜层(图中未示出)，所述第二掩膜层暴露出源漏掺杂区206顶部的部分介质层208；以所述第二掩膜层为掩膜，刻蚀所述介质层208和停止层207，直至暴露出源漏掺杂区的顶部表面，在所述介质层208和停止层207内形成接触孔214。
所述第二掩膜层的材料包括氮化硅或者氮化钛，所述第二掩膜层用于定义接触孔214的尺寸和位置。
所述接触孔214用于后续容纳金属硅化物层和位于金属硅化物层表面的插塞。
请参考图11，在所述接触孔214底部的源漏掺杂区206顶部形成金属硅化物层215。
所述金属硅化物层215的形成方法包括：在所述接触孔214底部的源漏掺杂区206表面形成金属层(图中未示出)；进行第一退火工艺，使所述金属层与源漏掺杂区206顶部发生反应形成金属硅化物层215。
所述金属层的材料包括镍或者钛，相应的，金属硅化物层215的材料包括：镍硅化合物或者钛硅化合物。所述金属硅化物层215用于降低后续插塞与源漏掺杂区206之间的接触电阻。
所述金属层的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述第一退火工艺包括：激光退火工艺，所述激光退火工艺的参数包括：850摄氏度～1000摄氏度。
进行第一退火工艺时，未在第一区A伪栅开口209底部的伪栅介质层210表面形成第一功函数层，因此，后续第一功函数层不受第一退火工艺的影响，使得第一功函数层内的离子不易受第一退火工艺的影响，则第一功函数层内的离子不易扩散至栅介质层210内，有利于确保栅介质层210的介电常数，防止栅介质层210被击穿。并且，所述第一功函数层内的离子也不易扩散至第二区B内，使得第二区B器件的阈值电压不受第一功函数层内离子的影响，有利于提高第二区B器件的性能。
请参考图12，形成所述金属硅化物层215之后，在所述接触孔214(见图11)内形成插塞216，所述插塞216充满接触孔214。
所述插塞216的形成方法包括：在所述介质层208表面以及接触孔214内形成插塞膜；去除部分插塞膜，在所述接触孔214内形成所述插塞216。
所述插塞膜的材料为金属。所述插塞膜用于形成插塞216，因此，所述插塞216的材料为金属。
在本实施例中，所述插塞膜的材料为钨，相应的，所述插塞216的材料为钨。在其他实施例中，所述插塞膜的材料包括铝或者铜，相应的，所述插塞的材料包括铝或者铜。
所述插塞膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
去除部分插塞膜的工艺包括化学机械研磨工艺。
请参考图13，形成所述插塞216之后，去除第二牺牲层213和第一牺牲层212。
去除第二牺牲层213和第一牺牲层212的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除第二牺牲层213和第一牺牲层212，有利于后续形成第二功函数层和栅极层。
请参考图14，去除第二牺牲层213和第一牺牲层212之后，在所述第二区B伪栅开口209内形成第三牺牲层250；形成所述第三牺牲层250之后，去除第一区A伪栅开口209侧壁和底部的第二功函数膜211，在所述第二区B伪栅开口209侧壁和底部形成第二功函数层251。
所述第三牺牲层250的材料包括底部抗反射材料。所述第三牺牲层250用于使第二区B的第二功函数膜211不被去除，有利于后续在第二区B伪栅开口209底部的栅介质层210表面形成第二功函数层251。
去除第一区A伪栅开口209侧壁和底部的第二功函数膜211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二功函数层251用于改善第二区B器件的阈值电压。
请参考图15，在所述第二功函数层251和栅介质层210表面形成第一功函数层217。
形成所述第二功函数层251之后，形成第一功函数层217之前，所述形成方法还包括：去除所述第三牺牲层250。
去除所述第三牺牲层250的工艺包括：灰化工艺。
所述第一功函数层217的材料包括钛铝。所述第一功函数层217用于改善第一区A器件的阈值电压，所述第一区A用于形成NMOS晶体管。
请参考图16，在所述第一功函数层217表面形成栅极层218，所述栅极层218充满伪栅开口209(见图15)。
所述栅极层218的形成方法包括：在所述介质层208和第一功函数层217表面形成栅极材料膜，所述栅极材料膜充满伪栅开口209；去除部分栅极材料膜，直至暴露出介质层208的顶部表面，在所述伪栅开口209内形成栅极层218。
所述栅极材料膜的材料为金属，相应的，栅极层218的材料为金属。在本实施例中，所述栅极材料膜的材料为铝，相应的，栅极层218的材料为铝。在其他实施例中，所述栅极材料膜的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi，相应的，所述栅极层的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
相应的，本发明还提供一种半导体结构，请继续参考图15，包括：
基底200，所述基底200包括第一区A，所述第一区A基底200表面具有介质层208，所述第一区A介质层208内具有伪栅开口209，所述伪栅开口209两侧的基底200内具有源漏掺杂区206，且所述介质层208覆盖源漏掺杂区206的表面；
位于所述介质层208内的接触孔214(见图11)，所述接触孔214底部暴露出源漏掺杂区206的顶部表面；
位于所述接触孔214底部源漏掺杂区206顶部的金属硅化物层215；
位于所述伪栅开口209底部表面的第一功函数层217。
所述第一区A用于形成NMOS晶体管，所述第一功函数层217的材料包括钛铝。
所述基底200还包括第二区B，所述介质层208还位于第二区B基底200表面，所述伪栅开口209还位于第二区B介质层208内，所述源漏掺杂区206还位于第二区B伪栅开口209两侧的基底200内。
还包括：位于第一区A伪栅开口209和第二区B伪栅开口209底部的栅介质层210；所述第二区B栅介质层210与第一功函数层217之间具有第二功函数层251；所述第二区B用于形成PMOS晶体管，所述第二功函数层211的材料包括氮化钛。
所述半导体结构还包括：位于所述接触孔214底部金属硅化物层215表面的插塞216；位于所述伪栅开口209底部第一功函数层217表面的栅极层218。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区，所述第一区基底表面具有介质层，所述介质层内具有伪栅开口，所述伪栅开口两侧的基底内具有源漏掺杂区，且所述介质层覆盖源漏掺杂区的表面；
在所述第一区的伪栅开口底部形成栅介质层和位于栅介质层表面的第一牺牲层；形成第一牺牲层之后，进行第三退火工艺；所述第三退火工艺后，在所述第一牺牲层表面形成第二牺牲层；所述第一牺牲层用于吸附栅介质层内的氧气；
去除部分所述介质层，直至暴露出源漏掺杂区的顶部表面，在所述介质层内形成接触孔；
在所述接触孔底部的源漏掺杂区表面形成金属硅化物层；
形成所述金属硅化物层之后，在所述接触孔内形成插塞，所述插塞充满伪栅开口；形成所述插塞之后，去除第二牺牲层和第一牺牲层；去除第二牺牲层和第一牺牲层之后，在所述第一区的伪栅开口底部形成第一功函数层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属硅化物层的形成方法包括：在所述接触孔底部的源漏掺杂区表面形成金属层；进行第一退火工艺，使金属层与源漏掺杂区的顶部进行反应形成金属硅化物层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述金属层的材料包括镍或者钛。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一退火工艺包括：激光退火工艺；所述激光退火工艺的参数包括：850摄氏度～1000摄氏度。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区用于形成NMOS晶体管时，所述第一功函数层的材料包括钛铝。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料包括非晶硅；所述第二牺牲层的材料包括非晶硅。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述栅介质层之后，形成第一牺牲层之前，还包括：进行第二退火工艺；所述第二退火工艺包括尖峰退火工艺；所述尖峰退火工艺的参数包括：800摄氏度～950摄氏度。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，形成第一牺牲层之后，形成第二牺牲层之前，所述形成方法还包括：进行第三退火工艺；所述第三退火工艺包括尖峰退火工艺；所述尖峰退火工艺的参数包括：850摄氏度～1000摄氏度。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述基底还包括第二区，所述介质层还位于第二区基底表面，所述伪栅开口还位于所述第二区介质层内，所述源漏掺杂区还位于所述第二区伪栅开口两侧的基底内；所述栅介质层还位于第二区的伪栅开口底部；形成所述栅介质层之后，形成第一牺牲层之前，所述形成方法还包括：在所述第一区和第二区伪栅开口底部形成第二功函数膜。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二区用于形成PMOS晶体管；所述第二功函数膜的材料包括氮化钛。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述金属硅化物层之后，形成第一功函数层之前，所述形成方法包括：在所述接触孔内形成插塞，所述插塞充满伪栅开口；去除第二牺牲层和第一牺牲层之后，去除第一区的第二功函数膜，在所述第二区的伪栅开口底部形成第二功函数层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一功函数层之后，所述形成方法包括：在所述伪栅开口内形成栅极层，所述栅极层充满伪栅开口。
13.一种半导体结构，其特征在于，采用权利要求1至12任一项所述半导体结构的形成方法形成；所述半导体结构包括：
基底，所述基底包括第一区，所述第一区基底表面具有介质层，所述第一区介质层内具有伪栅开口，所述伪栅开口两侧的基底内具有源漏掺杂区，且所述介质层覆盖源漏掺杂区的表面；
位于所述介质层内的接触孔，所述接触孔底部暴露出源漏掺杂区的顶部表面；
位于所述接触孔底部源漏掺杂区顶部的金属硅化物层；
位于所述伪栅开口底部的第一功函数层。
14.如权利要求13所述的半导体结构，其特征在于，所述第一区用于形成NMOS晶体管，所述第一功函数层的材料包括钛铝。
15.如权利要求13所述的半导体结构，其特征在于，所述基底还包括第二区，所述介质层还位于第二区基底表面，所述伪栅开口也位于所述第二区介质层内，所述源漏掺杂区还位于第二区的伪栅开口两侧的基底内。
16.如权利要求15所述的半导体结构，其特征在于，还包括：位于第一区伪栅开口和第二区伪栅开口底部的栅介质层；位于所述第二区栅介质层表面的第二功函数层；所述第二区用于形成PMOS晶体管，所述第二功函数层的材料包括氮化钛。
17.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述接触孔内金属硅化物层表面的插塞，所述插塞充满接触孔；位于所述伪栅开口底部第一功函数层表面的栅极层，所述栅极层充满伪栅开口。
CN201811391839.7A 2018-11-21 2018-11-21 半导体结构及其形成方法 Active CN111211055B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811391839.7A CN111211055B (zh) 2018-11-21 2018-11-21 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811391839.7A CN111211055B (zh) 2018-11-21 2018-11-21 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN111211055A CN111211055A (zh) 2020-05-29
CN111211055B true CN111211055B (zh) 2023-08-22

Family

ID=70787649

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811391839.7A Active CN111211055B (zh) 2018-11-21 2018-11-21 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN111211055B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113903665A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN117790318B (zh) * 2024-02-27 2024-05-24 合肥晶合集成电路股份有限公司 一种半导体器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103311247A (zh) * 2012-03-14 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN104347417A (zh) * 2013-08-05 2015-02-11 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105336688A (zh) * 2014-05-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105990341A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103311247A (zh) * 2012-03-14 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN104347417A (zh) * 2013-08-05 2015-02-11 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
CN104821277A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105336688A (zh) * 2014-05-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105990341A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN111211055A (zh) 2020-05-29

Similar Documents

Publication Publication Date Title
US10121700B2 (en) Semiconductor device and fabrication method thereof
US8093116B2 (en) Method for N/P patterning in a gate last process
US7939392B2 (en) Method for gate height control in a gate last process
US9099393B2 (en) Enabling enhanced reliability and mobility for replacement gate planar and FinFET structures
KR101710763B1 (ko) 터널 전계효과 트랜지스터 및 이를 제조하는 방법
US9425285B2 (en) Fabricating method of semiconductor device
US8980706B2 (en) Double treatment on hard mask for gate N/P patterning
US7202539B2 (en) Semiconductor device having misfet gate electrodes with and without GE or impurity and manufacturing method thereof
US10431501B2 (en) Semiconductor device with high-K gate dielectric layer and fabrication method thereof
CN108010884B (zh) 半导体结构及其形成方法
CN103426821B (zh) 半导体集成电路制造的方法
US11094596B2 (en) Semiconductor structure
CN111211055B (zh) 半导体结构及其形成方法
US11456304B2 (en) Semiconductor structure and forming method thereof
US8471341B2 (en) Semiconductor device and method for fabricating the same
CN108573910B (zh) 半导体结构及其形成方法
CN107591370B (zh) 半导体器件及其形成方法
CN107437562B (zh) 半导体器件的形成方法
CN110391285B (zh) 半导体结构及其形成方法
JP2005294799A (ja) 半導体装置およびその製造方法
JP4145272B2 (ja) 半導体装置の製造方法
CN106847752B (zh) Cmos器件的形成方法
CN113327857A (zh) 半导体结构及其形成方法
CN113782426A (zh) 半导体结构及其形成方法
CN114068394A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant