KR20060074091A - 칩 스택 패키지 - Google Patents

칩 스택 패키지 Download PDF

Info

Publication number
KR20060074091A
KR20060074091A KR1020040112715A KR20040112715A KR20060074091A KR 20060074091 A KR20060074091 A KR 20060074091A KR 1020040112715 A KR1020040112715 A KR 1020040112715A KR 20040112715 A KR20040112715 A KR 20040112715A KR 20060074091 A KR20060074091 A KR 20060074091A
Authority
KR
South Korea
Prior art keywords
substrate
pads
stepped
pad
package
Prior art date
Application number
KR1020040112715A
Other languages
English (en)
Inventor
최형석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040112715A priority Critical patent/KR20060074091A/ko
Publication of KR20060074091A publication Critical patent/KR20060074091A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 계단형 홈이 구비된 기판을 이용하고, 기판과 반도체 칩 간의 전기적 접속이 범프에 의해 이루어지도록 함으로써, 패키지의 박형화 및 소자의 고속 동작을 구현할 수 있는 칩 스택 패키지에 관한 것이다. 이 패키지는, 중심부에 계단형 홈이 구비되고, 상기 홈의 저면 및 상기 계단면에는 제 1 및 제 2 패드가 배열되며, 상기 제 1 및 제 2 패드들 각각은 비아 홀을 통해 하부면에 배열된 제 3 패드들과 각각 전기적으로 연결되는 기판; 상부면에 에지 어레이 타입으로 본딩 패드들이 구비되고, 범프를 매개로 상기 기판의 계단형 홈 저면 및 계단면에 부착되면서, 상기 본딩 패드들이 상기 기판의 제 1 패드 및 제 2 패드와 전기적으로 접속되는 제 1 및 제 2 반도체 칩; 상기 기판의 제 3 패드들 각각에 부착되어 전기적 접속 수단으로서의 기능을 하는 솔더 볼; 및 상기 계단형 홈의 계단면 측부 및 제 2 반도체 칩 상부를 포함하는 영역을 밀봉하는 봉지제;를 포함한다.

Description

칩 스택 패키지{Chip stack package}
도 1은 두 개의 패키지를 스택하여 제조된 종래의 스택 패키지를 도시한 단면도.
도 2는 하나의 패키지에 두 개의 반도체 칩을 적층하는 스택 패키지를 도시한 단면도.
도 3은 본 발명의 실시예에 따른 기판을 도시한 단면도.
도 4는 본 발명의 실시예에 따른 제 1 및 제 2 반도체 칩을 도시한 단면도.
도 5는 본 발명의 실시예에 따른 기판 내에 제 1 및 제 2 반도체 칩이 탑재된 상태를 보여주는 단면도.
도 6 내지 도 10은 본 발명의 실시예에 따른 칩 스택 패키지의 제조 과정을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 명치 *
20: 기판 21: 계단형 홈
23: 제 1 패드 24: 제 2 패드
25: 비아 홀 26: 제 3 패드
30: 제 1 반도체 칩 31,41: 본딩패드
32,42: 범프 40: 제 2 반도체 칩
본 발명은 칩 스택 패키지에 관한 것으로서, 보다 상세하게는, 계단형의 기판 내에 두 개의 반도체 칩들을 탑재시킨 칩 스택 패키지에 관한 것이다.
최근, 전기.전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고접적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 하다.
이에 따라, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서, 스택(stack) 기술이 제안되었으며, 이러한 스택 패키지는 하나의 패키지에 두 개 이상의 반도체 칩을 적층하는 방식, 또는 두 개 이상의 패키지들을 적층하는 방식을 통해 제조되고 있다.
도 1은 두 개의 패키지를 스택하여 제조된 종래의 스택 패키지를 도시한 단면도이다.
두 개의 패키지를 스택하여 제조된 종래의 스택 패키지는, 개별 공정을 통해 제작된 두 개의 패키지(10,11)가 상하에 배치되고, 각 패키지(10,11)의 외부로 인출된 리드 프레임(lead frame)의 아우터 리드(12,13)는 동축 선상에 배치되어 동일 기능을 하는 것들끼리 상호 연결된다.
이와 같은 종래의 스택 패키지는, 두개의 패키지(10,11)가 서로 불안정하게 적층되어 있으며, 또한 적층된 두 패키지(10,11)의 아우터 리드(12,13)가 상호 불안정하게 연결되어 있다. 그 결과, 두 패키지(10,11)의 작은 흔들임에도 아우터 리드(12,13)가 단락되어 패키지의 불량이 발생될 수 있다. 또한, 두 개의 패키지를 적층함에 따라 패키지의 두께가 두꺼워진다.
도 2는 하나의 패키지에 두 개의 반도체 칩을 적층하는 스택 패키지를 도시한 단면도이다.
하나의 패키지에 두 개의 반도체 칩을 적층하는 스택 패키지는, 크기가 다른 두개의 반도체 칩을(14,15)을 기판(16)상에 적층하고, 동일 기능의 본딩패드를 금속 와이어(17,18)를 통해 전기적을 연결시키는 와이어 본딩을 실시한다. 이와 같은 종래의 칩 스택 패키지는, 와이어 본딩을 실시하기 위한, 일정 공간이 필요하게 되며, 그에 따라, 도 1에 도시한 스택 패키지와 동일하게 패키지의 박형화 구현에 한계가 있다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 계단형 홈이 구비된 기판을 이용하 고, 기판과 반도체 칩 간의 전기적 접속이 범프에 의해 이루어지도록 함으로써, 패키지의 박형화 및 소자의 고속 동작을 구현할 수 있는 칩 스택 패키지를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 칩 스택 패키지가 제공되며: 이 패키지는, 중심부에 계단형 홈이 구비되고, 상기 홈의 저면 및 상기 계단면에는 제 1 및 제 2 패드가 배열되며, 상기 제 1 및 제 2 패드들 각각은 비아 홀을 통해 하부면에 배열된 제 3 패드들과 각각 전기적으로 연결되는 기판; 상부면에 에지 어레이 타입으로 본딩 패드들이 구비되고, 범프를 매개로 상기 기판의 계단형 홈 저면 및 계단면에 부착되면서, 상기 본딩 패드들이 상기 기판의 제 1 패드 및 제 2 패드와 전기적으로 접속되는 제 1 및 제 2 반도체 칩; 상기 기판의 제 3 패드들 각각에 부착되어 전기적 접속 수단으로서의 기능을 하는 솔더 볼; 및 상기 계단형 홈의 계단면 측부 및 제 2 반도체 칩 상부를 포함하는 영역을 밀봉하는 봉지제;를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3 내지 도 5은 본 발명의 실시예에 따른 칩 스택 패키지를 설명하기 위한 단면도로서, 도 3은 본 발명의 실시예에 따른 기판을 도시한 단면도이고, 도 4는 본 발명의 실시예에 따른 제 1 및 제 2 반도체 칩을 도시한 단면도이며, 도 5는 상 기 기판 내에 제 1 및 제 2 반도체 칩이 탑재된 상태를 보여주는 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 기판(20)은, 상부면 중심부에 1단의 계단형 홈(21)을 갖으며, 상기 홈(21)의 저면(22a) 및 상기 계단면(22b)에는 각각 제 1 및 제 2 패드들(23,24)이 배열되어 있다. 제 1 및 제 2 패드들(23,24)은, 내부에 구비된 비아 홀(25)을 통해 하부면(22c)에 배치된 제 3 패드(26), 즉, 볼랜드와가각 전기적으로 연결되어 있다.
도 4를 참조하면, 제 1 및 제 2 반도체 칩(30,40)은 에지 어레이 타입(edge array type)으로 본딩 패드(31,41)가 배열된 구조를 갖고, 본딩 패드(31,41) 상에는 범프(32,42)가 형성되어 있다.
도 5를 참조하면, 상기 제 1 반도체 칩(30)은, 기판(20)의 계단형 홈(21)의 저면(22a)에 배치되고, 그의 본딩 패드들(31)은 범프(32)에 의해서 기판(20)의 제 1 패드들(23)과 각각 전기적으로 접속되어 있다. 상기 제 2 반도체 칩(40)은, 비전도성 접착제(50)를 매개로 상기 제 1 반도체 칩(30)의 상부에 배치되면서, 기판920)의 계단면(22b) 상에 배치되고, 그의 본딩 패드들(31)은 범프(42)에 의해서 기판(20)의 제 2 패드들(24)과 각각 전기적으로 접속되어 있다. 또한, 제 2 반도체 칩(40) 상부면은 봉지제(60)로 밀봉된 구조를 갖고, 기판(20) 하부면(22c)의 제 3 패드(26) 상에는 솔더 볼(70)이 부착되어 있다.
이하, 도 6 내지 도 10을 참조하여, 본 발명의 실시예에 따른 칩 스택 패키지의 제조 과정을 설명하기로 한다.
도 6를 참조하면, 상기 제 1 반도체 칩(30)은 기판(20)의 계단형 홈(21)의 저면(22a)에 배치되고, 제 1 반도체 칩(30)의 본딩 패드들(31)은 범프(32)에 의해서 기판(20)의 제 1 패드들(23)과 전기적으로 접속된다.
도 7을 참조하면, 기판(20)에 부착된 제 1 반도체 칩(30) 상부에는 비전도성 접착제(50)가 상기 계단형 홈(21)의 계단면(22b)과 평행하게 도포된다.
도 8을 참조하면, 상기 제 2 반도체 칩(40)은 상기 계단형 홈(21)의 계단면(22b)에 배치되고, 제 2 반도체 칩(40)의 본딩 패드들(41)은 범프(42)에 의해서 기판(20)의 제 2 패드들(24)과 전기적으로 접속된다.
도 9을 참조하면, 상기 계단형 홈(21)의 계단면(22b) 측면부 및 제 2 반도체 칩(40) 상부를 포함하는 영역은 봉지제(60)에 의하여 밀봉된다.
도 10를 참조하면, 기판(20)의 하부면(12c), 즉, 볼 랜드 상에는 외부와의 전기적 접속 경로로서의 기능을 하는 솔더 볼(70)이 부착된다.
상기와 같은 구조를 갖는 본 발명에 따른 칩 스택 패키지는, 반도체 칩들이 기판의 계단형 홈에 탑재된 구조를 갖고, 기판과 반도체 칩간의 전기적 접속이 종래의 금속 와이어가 아닌 범프에 의해 이루어짐에 따라, 패키지의 크기 및 두께 증가를 방지할 수 있다. 또한, 반도체 칩과 기판 간의 전기적 접속 경로가 범프에 의해 짧아짐으로써, 소자의 고속 동작이 가능하다.
본 발명의 상기한 바와 같은 구성에 따라, 반도체 칩들이 계단형 홈이 구비된 기판 내에 탑재된 구조이기 때문에 패키지의 크기 및 두께의 감소가 가능하다.또한, 반도체 칩과 기판의 접속을 범프를 사용함으로써, 연결 패스가 짧아지며, 이 에 따라, 소자의 고속 동작 구현이 가능하다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 바령이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (1)

  1. 칩 스택 패키지에 있어서,
    중심부에 계단형 홈이 구비되고, 상기 홈의 저면 및 상기 계단면에는 제 1 및 제 2 패드가 배열되며, 상기 제 1 및 제 2 패드들 각각은 비아 홀을 통해 하부면에 배열된 제 3 패드들과 각각 전기적으로 연결되는 기판;
    상부면에 에지 어레이 타입(edge array type)으로 본딩 패드들이 구비되고, 범프를 매개로 상기 기판의 계단형 홈 저면 및 계단면에 부착되면서, 상기 본딩 패드들이 상기 기판의 제 1 패드 및 제 2 패드와 전기적으로 접속되는 제 1 및 제 2 반도체 칩;
    상기 기판의 제 3 패드들 각각에 부착되어 전기적 접속 수단으로서의 기능을 하는 솔더 볼; 및
    상기 계단형 홈의 계단면 측부 및 제 2 반도체 칩 상부를 포함하는 영역을 밀봉하는 봉지제;를 포함하는 것을 특징으로 하는 칩 스택 패키지.
KR1020040112715A 2004-12-27 2004-12-27 칩 스택 패키지 KR20060074091A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040112715A KR20060074091A (ko) 2004-12-27 2004-12-27 칩 스택 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040112715A KR20060074091A (ko) 2004-12-27 2004-12-27 칩 스택 패키지

Publications (1)

Publication Number Publication Date
KR20060074091A true KR20060074091A (ko) 2006-07-03

Family

ID=37166881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040112715A KR20060074091A (ko) 2004-12-27 2004-12-27 칩 스택 패키지

Country Status (1)

Country Link
KR (1) KR20060074091A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165505A (zh) * 2011-12-09 2013-06-19 三星电子株式会社 制造扇出晶体级封装的方法以及由该方法形成的封装
WO2015130264A1 (en) * 2014-02-26 2015-09-03 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection
US9455235B2 (en) 2013-11-25 2016-09-27 SK Hynix Inc. Thin embedded packages, methods of fabricating the same, electronic systems including the same, and memory cards including the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165505A (zh) * 2011-12-09 2013-06-19 三星电子株式会社 制造扇出晶体级封装的方法以及由该方法形成的封装
US9455235B2 (en) 2013-11-25 2016-09-27 SK Hynix Inc. Thin embedded packages, methods of fabricating the same, electronic systems including the same, and memory cards including the same
WO2015130264A1 (en) * 2014-02-26 2015-09-03 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection
TWI549252B (zh) * 2014-02-26 2016-09-11 英特爾公司 具有通橋導電穿孔信號連接之嵌入式多重裝置橋接器
US9754890B2 (en) 2014-02-26 2017-09-05 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection
US10229882B2 (en) 2014-02-26 2019-03-12 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection
US10797000B2 (en) 2014-02-26 2020-10-06 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection

Similar Documents

Publication Publication Date Title
US7321164B2 (en) Stack structure with semiconductor chip embedded in carrier
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
CN103620773B (zh) 两个或多个晶元的多晶元背面堆叠
US20080164605A1 (en) Multi-chip package
KR20060120365A (ko) 반도체 칩 적층 패키지
US8933561B2 (en) Semiconductor device for semiconductor package having through silicon vias of different heights
KR20040014156A (ko) 반도체장치
US11158621B2 (en) Double side mounted large MCM package with memory channel length reduction
KR101013556B1 (ko) 스택 패키지의 제조방법
US20090014860A1 (en) Multi-chip stack structure and fabricating method thereof
KR20110055985A (ko) 스택 패키지
CN101465341B (zh) 堆叠式芯片封装结构
KR20060074091A (ko) 칩 스택 패키지
KR20060128376A (ko) 칩 스택 패키지
KR20080067891A (ko) 멀티 칩 패키지
KR20120023972A (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR20110050028A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20110107117A (ko) 반도체 패키지
KR100668848B1 (ko) 칩 스택 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR20120093580A (ko) 반도체 패키지
KR20090074493A (ko) 스택 패키지
KR20010068504A (ko) 멀티 칩 패키지 및 이를 이용하는 적층 패키지
KR20070088058A (ko) 멀티 칩 패키지
KR100355745B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid