KR20100040151A - Semiconductor package - Google Patents

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KR20100040151A
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정영희
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A semiconductor package is provided to improve the electrical and the mechanical connection reliability of the semiconductor package by attaching a metal wire to a groove with a connection unit. CONSTITUTION: A bonding pad is formed on the upper side of a semiconductor chip(110). A groove(H) is formed on the surface of the one lateral side of the semiconductor chip. A connection unit is arranged on the surface of the groove and is electrically connected to the bonding pad. A contact pad(142) is arranged on a substrate(130). A metal wire(160) connects the contact pad and the connection unit.

Description

반도체 패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 전기적인 연결 신뢰성을 향상시킬 수 있는 반도체 패키지에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of improving electrical connection reliability.

반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택된 형태의 반도체 패키지, 즉, 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.The packaging technology for semiconductor integrated devices is continuously developed according to the demand for miniaturization and high capacity, and recently, a stack type semiconductor package, that is, a stack package that can satisfy miniaturization, high capacity, and mounting efficiency Various technologies are being developed.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.The term "stack" in the semiconductor industry refers to a technology of vertically stacking at least two semiconductor chips or packages, and in the case of a memory device, a product having a memory capacity larger than the memory capacity that can be realized in a semiconductor integration process may be implemented and mounted. The efficiency of the use of the area can be improved.

스택된 형태의 반도체 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속와이어, 범프 또는 관통전극 등을 통하여 전기적으로 연결된다. Stacked semiconductor packages can be classified into a method of stacking individual semiconductor chips according to a manufacturing technology, packaging the stacked semiconductor chips at once, and stacking and forming packaged individual semiconductor chips. They are electrically connected through metal wires, bumps, or through-electrodes formed between a plurality of stacked semiconductor chips or packages.

한편, 스택된 형태의 반도체 패키지는 종래 금속와이어를 통하여 스택된 반도체 칩들 사이 또는 반도체 칩들과 기판 사이에 전기적인 연결을 형성하였다. 그러나, 금속와이어를 이용한 반도체 패키지는 스택되는 반도체 칩의 수에 따라 많은 수의 금속와이어가 사용되며, 원하지 않는 긴 길이의 금속와이어가 사용되며, 이에 따라, 반도체 패키지의 전기적 신뢰성이 나쁘다.On the other hand, the stacked semiconductor package forms an electrical connection between the semiconductor chips stacked through the conventional metal wire or between the semiconductor chips and the substrate. However, in the semiconductor package using the metal wires, a large number of metal wires are used according to the number of stacked semiconductor chips, and undesirably long metal wires are used, and thus, the electrical reliability of the semiconductor package is poor.

또한, 관통전극을 이용한 스택된 형태의 반도체 패키지 및 스택되는 반도체 칩들의 측면 일부 면적에 솔더를 형성하여 전기적인 연결을 형성하는 반도체 패키지는 스택되는 반도체 칩들 간의 접착면적이 작음에 따라 전기적 연결이 취약하여 신뢰성이 나쁘다.In addition, a semiconductor package in a stacked form using through electrodes and a semiconductor package in which electrical connections are formed by forming solder on a partial area of the side surfaces of the stacked semiconductor chips have a weak electrical connection due to a small adhesive area between the stacked semiconductor chips. Your reliability is bad.

본 발명은 전기적인 연결 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공한다.The present invention provides a semiconductor package capable of improving electrical connection reliability.

본 발명에 따른 반도체 패키지는, 상면에 형성된 본딩 패드와, 상기 상면과 만나는 일측 측면의 표면으로부터 형성된 홈 및 상기 홈의 표면에 배치되며 상기 본딩 패드와 접속된 연결부재를 갖는 적어도 둘 이상의 반도체 칩들이 스택된 반도체 칩 모듈; 상기 반도체 칩 모듈이 실장되며, 상기 홈과 대응하는 부분에 구비된 제1접속패드를 갖는 제1기판; 상기 제1기판 상에 배치되며, 제2접속패드를 갖는 제 2기판; 및 상기 제1접속패드, 상기 제2접속패드 및 상기 연결부재를 접속하는 금속와이어를 포함한다.The semiconductor package according to the present invention includes at least two semiconductor chips having a bonding pad formed on an upper surface, a groove formed from a surface of one side surface that meets the upper surface, and a connection member disposed on a surface of the groove and connected to the bonding pad. Stacked semiconductor chip modules; A first substrate on which the semiconductor chip module is mounted and having a first connection pad provided at a portion corresponding to the groove; A second substrate disposed on the first substrate and having a second connection pad; And a metal wire connecting the first connection pad, the second connection pad, and the connection member.

상기 제2기판은 상기 제1기판의 가장자리를 따라 배치된다.The second substrate is disposed along an edge of the first substrate.

상기 제2기판은 바(Bar) 형상으로 상기 제1기판의 상면 일측 가장자리 및 상기 일측 가장자리와 대향하는 타측 가장자리에 각각 배치된다.The second substrate has a bar shape and is disposed at one edge of the top surface of the first substrate and the other edge facing the one edge.

상기 제2기판은 상기 제1기판의 가장자리를 따라 적어도 2개가 단속적으로 배치된다.At least two second substrates are intermittently disposed along an edge of the first substrate.

상기 홈은 상기 반도체 모듈의 일측 측면 및 상기 일측 측면에 대향하는 타측 측면에 배치된다.The groove is disposed on one side of the semiconductor module and the other side of the semiconductor module.

상기 홈은 상기 반도체 모듈의 측면을 따라 적어도 2개가 병렬 배치된다.At least two grooves are disposed in parallel along a side surface of the semiconductor module.

상기 연결부재는 솔더를 포함한다.The connecting member includes solder.

본 발명은 스택되는 반도체 칩의 측면에 홈을 형성하고, 상기 홈의 표면 배치된 연결부재를 통하여 상기 홈 내에 배치되는 금속와이어를 전기적 및 물리적으로 부착함으로써 반도체 패키지의 전기적 및 물리적 연결 신뢰성을 향상시킬 수 있다. The present invention is to improve the electrical and physical connection reliability of the semiconductor package by forming a groove on the side of the stacked semiconductor chip, and by electrically and physically attaching a metal wire disposed in the groove through a connection member disposed on the surface of the groove. Can be.

또한, 금속와이어를 매개로 반도체 칩들을 전기적으로 연결함에 따라 반도체 칩들의 정렬 정확도를 높일 수 있다. In addition, as the semiconductor chips are electrically connected through metal wires, alignment accuracy of the semiconductor chips may be increased.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The semiconductor package according to the present invention may be implemented in various other forms without departing from the spirit of the invention.

본 발명에 따른 반도체 패키지는, 상면에 형성된 본딩 패드와, 상기 상면과 만나는 일측 측면의 표면으로부터 형성된 홈 및 상기 홈의 표면에 배치되며 상기 본딩 패드와 접속된 연결부재를 갖는 적어도 둘 이상의 반도체 칩들이 스택된 반도체 칩 모듈; 상기 반도체 칩 모듈이 실장되며, 상기 홈과 대응하는 부분에 구비된 제1접속패드를 갖는 제1기판; 상기 제1기판 상에 배치되며, 제2접속패드를 갖는 제2기판; 및 상기 제1접속패드, 상기 제2접속패드 및 상기 연결부재를 접속하는 금속와이어를 포함한다.The semiconductor package according to the present invention includes at least two semiconductor chips having a bonding pad formed on an upper surface, a groove formed from a surface of one side surface that meets the upper surface, and a connection member disposed on a surface of the groove and connected to the bonding pad. Stacked semiconductor chip modules; A first substrate on which the semiconductor chip module is mounted and having a first connection pad provided at a portion corresponding to the groove; A second substrate disposed on the first substrate and having a second connection pad; And a metal wire connecting the first connection pad, the second connection pad, and the connection member.

이하에서는, 본 발명의 실시예에 따른 반도체 제조용 장치를 상세히 설명하도록 한다. Hereinafter, an apparatus for manufacturing a semiconductor according to an embodiment of the present invention will be described in detail.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 2는 본 발명에 따른 반도체 칩을 도시한 사시도이며, 도 3은 본 발명에 따른 반도체 모듈을 도시한 사시도이다. 1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention, Figure 2 is a perspective view showing a semiconductor chip according to the present invention, Figure 3 is a perspective view showing a semiconductor module according to the present invention.

도 1을 참조하면, 본 발명에 따른 반도체 패키지(100)는 반도체 칩(110)들이 스택된 반도체 칩 모듈(120), 반도체 칩 모듈(120)이 실장되는 제1기판(130) 및 제1기판(130) 상에 배치되는 제2기판(150)을 포함한다. Referring to FIG. 1, the semiconductor package 100 according to the present invention includes a semiconductor chip module 120 in which semiconductor chips 110 are stacked, a first substrate 130 and a first substrate on which the semiconductor chip module 120 is mounted. The second substrate 150 is disposed on the 130.

반도체 칩(110)은, 도 2에 도시된 바와 같이, 예를 들어, 사각형 형상을 가 지며, 상면(111)에 본딩 패드(112)들이 구비되고, 상면(111)과 만나는 일측 측면(113)에 측면(113)의 표면으로부터 형성된 홈(H)들이 구비된다. As illustrated in FIG. 2, the semiconductor chip 110 may have, for example, a quadrangular shape, and bonding pads 112 may be provided on the upper surface 111, and one side surface 113 that may meet the upper surface 111. In the grooves H formed from the surface of the side 113 is provided.

홈(H)들은, 예를 들어, 금속와이어가 홈(H) 내에 배치될 수 있는 직경을 갖는 반원의 형상을 가지며, 다각형의 형상을 가질 수 있다. The grooves H have, for example, a semicircular shape having a diameter in which the metal wire can be disposed in the groove H, and may have a polygonal shape.

홈(H)들은 반도체 칩(110)의 일측면 및 일측면과 대향하는 타측면에 배치되거나, 사각형 형상을 갖는 반도체 칩(110)의 측면(113) 모두에 배치되고, 반도체 칩(110)의 측면(113)들에 본딩 패드(112)들과 대응하는 적어도 2개 이상이 병렬 구조로 상호 이격되게 배치된다.The grooves H are disposed on one side and the other side of the semiconductor chip 110 opposite to one side, or on both sides 113 of the semiconductor chip 110 having a quadrangular shape. At least two or more corresponding bonding pads 112 are disposed on the side surfaces 113 to be spaced apart from each other in a parallel structure.

홈(H)들과 대응하는 본딩 패드(112)들 사이에는 연결배선(114)이 구비되고, 연결배선(114)은, 바람직하게, 재배선의 형태를 가지며, 각 홈(H)들의 표면으로 노출되게 형성된다. The connection wiring 114 is provided between the grooves H and the corresponding bonding pads 112, and the connection wiring 114 preferably has the form of redistribution and is exposed to the surface of each groove H. Is formed.

도 3에 도시된 바와 같이, 반도체 칩 모듈(120)은 상기 도 2에 도시된 적어도 둘 이상의 반도체 칩(110)들이 접착부재(미도시)를 매개로 상호 스택되어 이루어진다. 스택된 각 반도체 칩(110)들에 구비된 홈(H)들은 각각 수직적으로 대응하는 동일한 위치에 배치된다. 상기 접착부재는 반도체 칩 모듈(120)을 구성하는 각 반도체 칩(110)들과 동일한 형태로 개재될 수 있으며, 반도체 칩(110)보다 작은 면적을 갖게 개재될 수 있다. As shown in FIG. 3, the semiconductor chip module 120 is formed by stacking at least two semiconductor chips 110 shown in FIG. 2 through an adhesive member (not shown). The grooves H provided in each of the stacked semiconductor chips 110 are disposed at the same position corresponding to each other vertically. The adhesive member may be interposed in the same form as each of the semiconductor chips 110 constituting the semiconductor chip module 120 and may have an area smaller than that of the semiconductor chip 110.

스택된 각 반도체 칩(110)들의 홈(H)들의 표면에는 수직적으로 대응하는 홈들(H)들을 상호 전기적으로 연결시킴과 아울러 이격되게 측면(113)에 배치된 이웃한 홈(H)들과 전기적으로 분리되게 솔더를 포함하는 연결부재(130)가 배치된다. The surfaces of the grooves H of each of the stacked semiconductor chips 110 electrically connect the corresponding grooves H perpendicularly to each other, and electrically connect the adjacent grooves H disposed on the side surface 113 to be spaced apart from each other. The connection member 130 including the solder is disposed to be separated.

접착부재(170)를 매개로 스택된 반도체 칩(110)들을 포함하는 반도체 칩 모듈(120)은, 도 1에 도시된 바와 같이, 제1접속 패드(142)들이 구비된 제1기판(140)의 상면(141) 상에 실장된다. 제1접속 패드(142)들은 반도체 칩 모듈(120)의 측면(113)에 배치된 대응하는 홈(H)들과 수직적으로 동일한 위치에 배치된다. As illustrated in FIG. 1, the semiconductor chip module 120 including the semiconductor chips 110 stacked through the adhesive member 170 may include a first substrate 140 having first connection pads 142. It is mounted on the top surface 141 of the. The first connection pads 142 are disposed at a position perpendicular to the corresponding grooves H disposed on the side surface 113 of the semiconductor chip module 120.

제1기판(140)의 상면(141) 가장자리 상부에는 제1기판(140)의 가장자리를 따라, 즉, 제1접속 패드(142)들의 주변을 따라, 상면(151)에 제2접속 패드(152)를 갖는 제2기판(150)이 배치된다. The second connection pad 152 may be disposed on the upper surface 151 along the edge of the first substrate 140, that is, along the periphery of the first connection pads 142, on the upper edge of the upper surface 141 of the first substrate 140. The second substrate 150 having a) is disposed.

제2기판(150)은 제1기판(140)의 상면(141) 상에 제1기판(140)의 가장자리를 따라 배치된다. 바람직하게, 제2기판(150)은 바(Bar) 형상으로 제1기판(140)의 상면(141) 일측 가장자리 및 상기 일측 가장자리와 대향하는 타측 가장자리에 각각 배치된다. 또한, 제2기판(150)은 제1기판(140)의 가장자리를 따라 적어도 2개가 단속적으로 배치될 수 있다. The second substrate 150 is disposed along the edge of the first substrate 140 on the upper surface 141 of the first substrate 140. Preferably, the second substrate 150 has a bar shape and is disposed at one edge of the top surface 141 of the first substrate 140 and the other edge facing the one edge. In addition, at least two second substrates 150 may be intermittently disposed along the edge of the first substrate 140.

제2접속패드(152)는 반도체 칩 모듈(120)에 구비된 홈(H) 또는 제1접속 패드(142)들과 대응하는 수로 제2기판(150)에 구비된다. The second connection pad 152 is provided on the second substrate 150 in a channel corresponding to the groove H or the first connection pads 142 provided in the semiconductor chip module 120.

제1기판(140)과 반도체 칩 모듈(120)은 제1기판(140)의 제1접속 패드(142)들과 제2기판(150)의 제2접속 패드(152)들 사이에 구비된 금속와이어(160)들에 의해 전기적으로 연결된다. 즉, 제1기판(140)의 제1접속 패드(142)들과 제2기판(150)의 제2접속 패드(152)들 사이에 구비된 금속와이어(160)들은 각각 대응하는 홈(H)들 내에 배치되게 형성되고, 리플로우(Reflow) 공정에 의해 홈(H)들 내에 배치된 연결 부재(130)와 부착되며, 이에 따라, 제1기판(140)과 반도체 칩 모듈(120)은 전기적 으로 연결된다. The first substrate 140 and the semiconductor chip module 120 may be formed of metal between the first connection pads 142 of the first substrate 140 and the second connection pads 152 of the second substrate 150. It is electrically connected by wires 160. That is, the metal wires 160 provided between the first connection pads 142 of the first substrate 140 and the second connection pads 152 of the second substrate 150 respectively correspond to the grooves H. The first substrate 140 and the semiconductor chip module 120 are electrically connected to the connection member 130 disposed in the grooves H by a reflow process. Is connected.

이에 따라, 연결 부재(130)와 더불어 금속와이어(160)를 이용하여 반도체 칩 모듈(120)을 구성하는 각 반도체 칩(110)들 사이 및 반도체 칩 모듈(120)과 제1기판(140) 사이에 전기적인 연결을 형성함으로써 반도체 패키지의 전기적인 연결 신뢰성을 향상시킬 수 있다.Accordingly, between the semiconductor chips 110 constituting the semiconductor chip module 120 using the metal wire 160 together with the connecting member 130, and between the semiconductor chip module 120 and the first substrate 140. The electrical connection reliability of the semiconductor package can be improved by forming an electrical connection to the semiconductor package.

제2기판(150)의 제2접속 패드(152)는 제1기판(140)과 전기적인 신호의 교환이 이루어지는 패드가 아닌 전기적으로 절연된 더미 패드이며, 제2기판(150)은 제1기판(140) 및 반도체 칩 모듈(120)과 전기적인 신호 교환이 이루어지지 않는다. The second connection pads 152 of the second substrate 150 are dummy pads that are electrically insulated rather than pads in which electrical signals are exchanged with the first substrate 140, and the second substrate 150 is the first substrate. Electrical signal exchange with the 140 and the semiconductor chip module 120 is not performed.

제1기판(140)의 하면(143)에는 볼랜드 패턴(144)들이 구비되며, 도시하지는 않았지만, 제1기판(140)의 상면에는 반도체 칩 모듈(120), 제2기판(150) 및 금속와이어(160)들을 덮는 봉지부가 구비되며, 볼랜드 패턴(144)들에는 솔더볼과 같은 외부접속단자가 부착된다. Borland patterns 144 are provided on the lower surface 143 of the first substrate 140, and although not illustrated, the semiconductor chip module 120, the second substrate 150, and the metal wires are disposed on the upper surface of the first substrate 140. An encapsulation portion covering the 160 portions is provided, and external connection terminals such as solder balls are attached to the borland patterns 144.

이상에서와 같이, 본 발명은 스택되는 반도체 칩의 측면에 홈을 형성하고, 상기 홈의 표면 배치된 연결부재를 통하여 상기 홈 내에 배치되는 금속와이어를 전기적 및 물리적으로 부착함으로써 반도체 패키지의 전기적 및 물리적 연결 신뢰성을 향상시킬 수 있다. As described above, the present invention forms a groove on the side of the stacked semiconductor chip, and by electrically and physically attaching the metal wire disposed in the groove through the connecting member disposed on the surface of the groove to electrically and physically The connection reliability can be improved.

또한, 금속와이어를 매개로 반도체 칩들을 전기적으로 연결함에 따라 반도체 칩들의 정렬 정확도를 높일 수 있다. In addition, as the semiconductor chips are electrically connected through metal wires, alignment accuracy of the semiconductor chips may be increased.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명에 따른 반도체 칩을 도시한 사시도.2 is a perspective view showing a semiconductor chip according to the present invention.

도 3은 본 발명에 따른 반도체 모듈을 도시한 사시도.3 is a perspective view showing a semiconductor module according to the present invention.

Claims (7)

상면에 형성된 본딩 패드와, 상기 상면과 만나는 일측 측면의 표면으로부터 형성된 홈 및 상기 홈의 표면에 배치되며 상기 본딩 패드와 접속된 연결부재를 갖는 적어도 둘 이상의 반도체 칩들이 스택된 반도체 칩 모듈; A semiconductor chip module having at least two semiconductor chips stacked with a bonding pad formed on an upper surface, a groove formed from a surface of one side surface that meets the upper surface, and a connection member disposed on a surface of the groove and connected to the bonding pad; 상기 반도체 칩 모듈이 실장되며, 상기 홈과 대응하는 부분에 구비된 제1접속패드를 갖는 제1기판;A first substrate on which the semiconductor chip module is mounted and having a first connection pad provided at a portion corresponding to the groove; 상기 제1기판 상에 배치되며, 제2접속패드를 갖는 제2기판; 및A second substrate disposed on the first substrate and having a second connection pad; And 상기 제1접속패드, 상기 제2접속패드 및 상기 연결부재를 접속하는 금속와이어; A metal wire connecting the first connection pad, the second connection pad, and the connection member; 를 포함하는 반도체 패키지. Semiconductor package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제2기판은 상기 제1기판의 가장자리를 따라 배치된 것을 특징으로 하는 반도체 패키지.And the second substrate is disposed along an edge of the first substrate. 제 1 항에 있어서,The method of claim 1, 상기 제2기판은 바(Bar) 형상으로 상기 제1기판의 상면 일측 가장자리 및 상기 일측 가장자리와 대향하는 타측 가장자리에 각각 배치된 것을 특징으로 하는 반도체 패키지.The second substrate is a bar (Bar) in the semiconductor package, characterized in that disposed on one side edge of the upper surface of the first substrate and the other edge facing the one edge. 제 1 항에 있어서,The method of claim 1, 상기 제2기판은 상기 제1기판의 가장자리를 따라 적어도 2개가 단속적으로 배치된 것을 특징으로 하는 반도체 패키지.And at least two second substrates intermittently disposed along an edge of the first substrate. 제 1 항에 있어서,The method of claim 1, 상기 홈은 상기 반도체 모듈의 일측 측면 및 상기 일측 측면에 대향하는 타측 측면에 배치된 것을 특징으로 하는 반도체 패키지.And the groove is disposed on one side of the semiconductor module and the other side of the semiconductor module. 제 1 항에 있어서,The method of claim 1, 상기 홈은 상기 반도체 모듈의 측면을 따라 적어도 2개가 병렬 배치된 것을 특징으로 하는 반도체 패키지.The groove is a semiconductor package, characterized in that at least two are arranged in parallel along the side of the semiconductor module. 제 1 항에 있어서,The method of claim 1, 상기 연결부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.The connecting member is a semiconductor package, characterized in that it comprises a solder.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019156732A1 (en) * 2018-02-07 2019-08-15 Micron Technology, Inc. Semiconductor assemblies using edge stacking and method of manufacturing the same
US10453820B2 (en) 2018-02-07 2019-10-22 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US10867964B2 (en) 2018-02-07 2020-12-15 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US11955457B2 (en) 2018-02-07 2024-04-09 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same

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