KR20100021663A

KR20100021663A - 금속 코어 기판용 절연 페이스트 및 전자 소자

Info

Publication number: KR20100021663A
Application number: KR1020107001225A
Authority: KR
Inventors: 아키라 이나바; 마사키 하마구치; 나오토 나카지마
Original assignee: 이 아이 듀폰 디 네모아 앤드 캄파니
Priority date: 2007-06-20
Filing date: 2008-06-19
Publication date: 2010-02-25
Also published as: US20100200283A1; US20080318061A1; JP2010531044A; TW200914391A; WO2008157675A1; CN101679107A; EP2155618A1

Abstract

본 발명의 절연 페이스트는 (a) 유리 분말, 및 (b) 유기 용매를 포함하며, 알루미나(Al₂0₃) 및 산화티타늄(TiO₂) 중 하나 또는 둘 모두가 유리 확산 억제제로서 페이스트에 포함되고, 이 유리 확산 억제제의 함량은 페이스트 중의 무기 성분의 함량을 기준으로 12 내지 50 중량%이다.

Description

금속 코어 기판용 절연 페이스트 및 전자 소자{INSULATION PASTE FOR A METAL CORE SUBSTRATE AND ELECTRONIC DEVICE}

본 발명은 금속 코어 기판 상에 형성되는 절연층을 제조하기 위한 절연 페이스트에 관한 것이다. 또한, 본 발명은 이러한 절연 페이스트를 사용하여 제조된 전자 소자에 관한 것이다.

최근 수년, 금속 코어 기판이 다양한 유형의 전자 소자 및 전기 소자와 반도체 소자를 위한 회로 기판으로서 빈번하게 사용되게 되었다. 금속 코어 기판은, 전자 회로와의 사이에 절연층이 있는 상태로, 구리, 알루미늄, 철, 스테인리스 강, 니켈 또는 철-니켈 합금과 같은 다양한 유형의 금속 또는 금속 합금으로 제조된 판형 금속 베이스(plate-like metal base) 상에 형성된 전자 회로를 갖는다. 예를 들어, 유기 절연층을 갖는 금속 코어 기판이 일본 특허 출원 공개 제 H11-330309호에 개시되어 있다.

전자 부품은 땜납(solder)에 의해 전술한 기판 상에 실장되며, 만족스럽게 접속되면서 전자 회로와 땜납 사이의 접촉 저항을 감소시킬 필요가 있다.

추가적으로, 금속 코어 기판 상의 전자 회로의 위치 정확성(positional accuracy)이 또한 요구된다.

금속 코어 기판 상의 절연층은 (i) 세라믹 충전제를 갖는 에폭시와 같은 유기 재료에 의해, 또는 (ii) 유리/세라믹과 같은 무기 재료에 의해 소성 공정을 통해 제공된다.

유리 시스템의 절연층 상에서 전자 회로와 땜납 사이의 접촉 저항을 증가시키는 것과 관련된 문제가 있는 것으로 관찰되었다. 절연층용으로 유리 재료를 사용하는 경우, 도체 페이스트를 소성할 때 유리가 절연층 상의 도체 필름 내로 쉽게 확산하여 유리가 도체 필름의 표면 상으로 흘러나온다. 이러한 흘러나옴(bleeding)은 절연층 상에서 도체 필름과 땜납 사이의 접촉 저항을 증가시키며 두 층 사이의 접착력을 감소시킨다.

또한, 절연층은 전도성 층의 소성 중 리플로우(reflow)할 수 있다. 이러한 리플로우의 결과, 도체 패턴이 목표 위치로부터 이동한다.

도체 페이스트의 소성 중 절연층으로부터 도체 필름으로 유리가 확산하는 것을 방지함으로써, 제작되는 전자 소자의 특성을 개선하는 것이 바람직하다.

본 발명은 소성 중 절연층으로부터 도체 필름으로 유리가 확산하는 문제점을 없앤 개선된 금속 코어 기판용 절연 페이스트에 관한 것이다. 본 발명의 절연 페이스트는 (a) 유리 분말 및 (b) 유기 용매를 포함하며, 알루미나(Al₂0₃) 및 티타니아(TiO₂) 중 하나 또는 둘 모두가 유리 확산 억제제로서 페이스트 내에 포함되고, 이러한 유리 확산 억제제의 함량은 페이스트 중의 무기 성분의 함량을 기준으로 12 내지 50 중량%, 바람직하게는 12 내지 30 중량%이다. 본 발명의 절연 페이스트는 유리 분말의 성분으로서 및/또는 첨가제로서, 즉 세라믹 분말로서 유리 확산 억제제를 포함할 수 있다.

본 발명에서, 유리 분말은 바람직하게는 전이점(transition point)이 320℃ 내지 480℃이고, 연화점(softening point)이 370℃ 내지 560℃이다.

본 발명은 또한 전술한 절연 페이스트로부터 형성된 절연층을 포함하는 전자 소자에 관한 것이다. 이러한 전자 소자는 판형 금속 베이스, 금속 베이스 상에 형성된 하나 또는 둘 이상의 절연층, 및 절연층 상에 형성된 전자 회로를 가지며, 적어도 전자 회로와 접촉하는 절연층은 알루미나(Al₂O₃) 및 티타니아(TiO₂) 중 하나 또는 둘 모두를 유리 확산 억제제로서 포함하며, 유리 확산 억제제의 함량은 절연층 중의 무기 성분의 함량을 기준으로 12 내지 50 중량%, 바람직하게는 12 내지 30 중량%이다.

본 발명의 전자 소자의 변형예에서, 절연층은 둘 이상의 라미네이팅된 절연층으로 구성될 수 있다. 이러한 경우에, 전자 회로와 접촉하는 절연층만이 유리 확산 억제제를 포함할 수 있다.

본 발명의 절연 페이스트를 사용하여 제조된 전자 소자는 도체 필름과 땜납 사이에서 만족스러운 접합(junction) 및 낮은 접촉 저항을 갖는다.

또한, 본 발명의 절연 페이스트를 사용하는 경우에, 소성 중 절연층 상의 도체 필름(전자 회로 등)이 목표 위치로부터 이동하는 것을 방지할 수 있다.

<도 1>
도 1은 금속 코어 기판을 사용하는 전자 소자의 개략도로서, 도 1a는 단일 절연층의 경우의 예를 나타내고 도 1b는 다중 (2층) 절연층의 경우의 예를 나타냄.
<도 2a 내지 도 2e>
도 2a 내지 도 2e는 도 1a의 전자 소자의 제조 공정을 설명하는 도면.
<도 3>
도 3은 실시예 1 내지 실시예 7에서 형성된 회로 기판의 사진 (실시예에 대한 사진은 이들 도면에서 3a 내지 3g로 표시되어 있고, 비교예 1 내지 비교예 4에 대한 사진은 3h 내지 3k로 표시되어 있음).
<도 4>
도 4는 실시예 1 내지 실시예 7 및 비교예 1 내지 비교예 4에서 형성된 회로 기판 상의 도체 필름 표면의 전자 현미경 사진 (실시예 1 내지 실시예 7에 대한 현미경 사진은 이들 도면에서 4a 내지 4g로 표시되어 있고, 비교예 1 내지 비교예 4에 대한 현미경 사진은 4h 내지 4k로 표시되어 있음).

본 발명은 금속 코어 기판용 절연 페이스트이다. 본 발명의 절연 페이스트는 (a) 유리 분말 및 (b) 유기 용매를 포함하며, 알루미나(Al₂0₃) 및 티타니아(TiO₂) 중 하나 또는 둘 모두가 유리 확산 억제제로서 페이스트에 포함된다.

이러한 방식으로, 본 발명의 금속 코어 기판용 절연 페이스트는 Al₂O₃, TiO₂ 또는 둘 모두를 유리 분산 억제제로서 절연 페이스트 내에 포함한다. 본 명세서에서, 유리 분산 억제제는 Al₂O₃, TiO₂ 또는 둘 모두를 말한다.

본 발명의 절연 페이스트는 유리 분산 억제제를 유리 분말의 성분으로서, 세라믹 분말로서, 또는 세라믹 분말 및 유리 분말의 성분으로서 포함할 수 있다. 본 발명에서, Al₂O₃ 및/또는 TiO₂는 유리 분말의 성분으로서 포함되거나 (Al₂O₃ 및/또는 TiO₂는 유리 구조의 네트워크의 성분으로서 포함됨), 또는 Al₂O₃ 및/또는 TiO₂는 유리 분말과는 별도로 세라믹 충전제 또는 분말로서 절연 페이스트에 첨가된다 (Al₂O₃ 및/또는 TiO₂는 유리 구조의 네트워크의 성분으로서 포함되지 않음). 본 발명은 또한 Al₂O₃ 및/또는 TiO₂가 세라믹 충전제 및 유리 구조의 네트워크의 성분으로서 그리고 또한 세라믹 충전제로서 포함되는 경우를 포함한다.

일 예로서, 네트워크 구조로서 Al₂O₃ 및/또는 TiO₂를 갖는 유리는 실리카, 붕소, 비스무스 및 다른 금속의 금속 산화물을 금속 산화물 또는 수화 알루미늄 및 티타늄과 혼합한 다음, 용융시키고, 급랭시키고 큘렛화(culletizing)하여 제조한다. 다음으로, 이러한 큘렛을 습식 또는 건식 기계적 분쇄(crushing)를 행하고, 이어서 습식 분쇄의 경우에는 건조 단계를 거쳐서, 분말을 얻는다. 원하는 입자 직경을 갖는 경우에, 필요에 따라 스크리닝 분류를 후속적으로 행할 수 있다.

유리 확산 억제제(들)로서의 Al₂O₃ 및/또는 TiO₂의 함량은 절연 페이스트 중의 무기 성분의 함량을 기준으로 12 내지 50 중량%, 바람직하게는 12 내지 30 중량%이다.

절연 페이스트 중의 Al₂O₃ 및 TiO₂의 두 성분의 비는 그 중량비의 관점으로 Al₂O₃:TiO₂ = 100:0 내지 0:100이다.

본 발명의 금속 코어 기판용 절연 페이스트에서, 유리 분말은 바람직하게는 전이점이 320℃ 내지 480℃ 이고 연화점이 370℃ 내지 560℃ 이다. 이러한 전이점 및 연화점을 갖는 유리 분말은 650℃ 이하의 소성 온도에서 탁월한 특성을 갖는 금속 코어 기판의 제작을 가능하게 한다.

유리 분말의 입자 직경 및 다른 특성에 대한 특별한 제한은 없지만, 유리 분말은 바람직하게는 평균 입자 직경(D50)이 예컨대 0.1 내지 5 ㎛이다. 평균 입자 직경이 0.1 ㎛ 미만인 경우 페이스트 분산이 불량해지는 반면, 평균 입자 직경이 5 ㎛를 초과하는 경우 소성 후 보이드(void) 및 핀홀(pinhole)과 같은 결함이 형성되어 밀도있는 필름(dense film)을 얻기 어렵게 된다.

하기는 본 발명의 금속 코어 기판용 절연 페이스트의 각 성분에 대한 설명을 제공한다.

1. 유리 분말

금속 코어 기판용 절연 페이스트에 보통 사용되는 유리 분말은 붕규산납 유리 또는 비스무스-아연-실리카-붕소 유리의 유형이다. 이것의 특정예에는 일본 특허 출원 공개 제2002-308645호에 개시된 유리 (Bi₂O₃: 27 내지 55%, ZnO: 28 내지 55%, B₂O₃: 10 내지 30%, SiO₂: 0 내지 5%, Al₂O₃: 0 내지 5%, La₂O₃: 0 내지 5%, TiO₂: 0 내지 5%, ZrO₂: 0 내지 5%, SnO₂: 0 내지 5%, CeO₂: 0 내지 5%, MgO: 0 내지 5%, CaO: 0 내지 5%, SrO: 0 내지 5%, BaO: 0 내지 5%, Li₂O: 0 내지 2%, Na₂O: 0 내지 2%, K₂O: 0 내지 2%), 및 일본 특허 출원 공개 제2003-34550호에 개시된 유리 (Bi₂O₃: 56 내지 88%, B₂O₃: 5 내지 30%, SnO₂ + CeO₂: 0 내지 5%, ZnO: 0 내지 20%, SiO₂: 0 내지 15%, Al₂O₃: 0 내지 10%, TiO₂: 0 내지 10%, ZrO₂: 0 내지 5%, Li₂O: 0 내지 8%, Na₂O: 0 내지 8%, K₂O: 0 내지 8%, MgO: 0 내지 10%, CaO: 0 내지 10%, SrO: 0 내지 10%, BaO: 0 내지 10%, CuO: 0 내지 5%, V₂O₅: 0 내지 5%, F: 0 내지 5%)가 포함된다.

2. Al ₂ O ₃ 및 TiO ₂ 분말

본 발명의 절연 페이스트에 사용할 수 있는 Al₂O₃ 및 TiO₂ 분말에 대한 특별한 제한은 없지만, 유리 분말에 대하여 설명한 바와 같은 이유로, 평균 입자 직경이 바람직하게는 0.1 내지 5 ㎛이다.

3. 유기 용매

본 발명의 절연 페이스트는 유기 용매를 포함한다. 유기 용매의 유형에 대한 특별한 제한은 없으며, 유기 용매의 예에는 α-테르피네올, 부틸 카르비톨, 부틸 카르비톨 아세테이트, 데칸올, 옥탄올, 2-에틸헥산올 및 미네랄 스피릿(mineral spirit)이 포함된다.

유기 용매는 또한 유기 결합제를 포함할 수 있으며 수지 용액의 형태일 수 있다. 유기 결합제의 예에는 에틸 셀룰로오스 수지, 하이드록시프로필 셀룰로오스 수지, 아크릴 수지, 폴리에스테르 수지, 폴리비닐 부티랄 수지, 폴리비닐 알코올 수지, 로진 개질 수지(rosin-modified resin) 및 에폭시 수지가 포함된다.

게다가, 점도를 조절하기 위하여 희석 용매를 또한 첨가할 수 있다. 희석 용매의 예에는 테르피네올 및 부틸 카르비톨 아세테이트가 포함된다.

4. 첨가제

증점제 및/또는 안정제 및/또는 다른 통상의 첨가제(예를 들어, 소결 촉진제)를 본 발명의 절연 페이스트에 첨가할 수 있거나 또는 첨가하지 않을 수 있다. 첨가할 수 있는 다른 첨가제의 예에는 분산제 및 점도 조절제가 포함된다. 첨가제의 양은 페이스트에 궁극적으로 요구되는 특성에 따라 결정된다. 첨가제의 양은 당업자에 의해서 적합하게 결정될 수 있다. 더욱이, 복수의 유형의 첨가제를 또한 첨가할 수 있다.

본 발명의 절연 페이스트는 3단 롤 밀(triple roll mill ) 등을 사용하여 적합하게 제조할 수 있다.

본 발명은 또한 상기한 금속 코어 기판용 절연 페이스트를 사용한 전자 소자를 포함한다.

본 발명의 전자 소자는, 예를 들어 전원 공급 장치, 하이브리드 IC, 멀티칩 모듈(MCM) 및 범프 그리드 어레이(BGA)를 포함하지만 이로 한정되지 않는, 회로 기판 및 반도체 기판이 적용되는 다양한 용도에 사용된다.

도 1은 금속 코어 기판을 사용하는 전자 소자(100)의 구조를 개략적으로 도시한다. 도면 부호 102는 판형 금속 베이스를 나타내고, 104는 절연층을 나타내고, 106은 전자 회로를 나타낸다. 도 1에 도시된 바와 같이, 절연층(104)은 판형 금속 베이스 상에 제공되고, 전자 회로는 이러한 절연층 상에 형성된다. 또한, 전자 회로(106)는 땜납(110)을 사용하여 전자 부품, 패키징 부품 또는 모듈 부품 등과 같은 단말부(terminal portion)에 접속되는 부분을 제외하고는 내구성을 고려하여 보호 필름(108)으로 덮여 있다. 절연층, 전자 회로 등의 두께 또는 다른 조건에 대한 특별한 제한은 없다. 이러한 조건들은 금속 코어 기판을 사용하는 전자 소자에서 보통 사용되는 조건의 범위 내에 있을 수 있다.

판형 금속 베이스(102)는 Cu, Al, Fe, 스테인리스 강, Ni 또는 FeNi와 같은 다양한 금속 또는 합금으로 제조된 판형 베이스로 구성될 수 있다. 전자 소자의 특성을 개선하기 위하여, 무기 입자(예를 들어, SiC, Al₂O₃, AlN, BN, WC 또는 SiN), 무기 충전제, 세라믹 입자 또는 세라믹 충전제와 같은 다양한 재료가 또한 이러한 금속 또는 합금에 포함될 수 있다.

판형 베이스는 또한 복수의 재료로 구성된 라미네이트의 형태일 수 있다.

전술한 본 발명의 금속 코어 기판용 절연 페이스트는 절연층(104)에 사용한다.

본 발명의 전자 소자에서, 절연층(104)은 (도 1a에 도시된 바와 같이) 단층으로 구성될 수 있거나, 또는 둘 이상의 유형의 절연 페이스트를 포함하는 다층으로 구성될 수 있다(2층의 예가 도 1b에 도시되어 있음). 절연층이 다층으로 구성되는 경우에, 본 발명의 금속 코어 기판용 절연 페이스트는 적어도 최상층(104")(그 위에 전자 회로가 형성되는 층)에 사용할 필요가 있다. 따라서, 본 발명에서, 절연층이 다층으로 구성되는 경우에, 최상층(그 위에 전자 회로가 형성되는 층) 이외의 층(104')은 본 발명의 금속 코어 기판용 절연 페이스트 또는 다른 절연 페이스트를 사용할 수 있다.

도체 페이스트가 전자 회로(106)에 사용된다. 금속 코어 기판의 절연층 상에 회로를 형성하는 경우에 도체 페이스트가 사용된다면 이에 대한 특별한 제한은 없다. 예를 들어, 도체 페이스트는 전도성 금속 및 비히클(vehicle) 뿐만 아니라, 필요에 따라 유리 분말, 무기 산화물 등을 포함한다. 유리 분말, 무기 산화물 등은 전도성 금속 100 중량%에 대하여 바람직하게는 10 중량% 이하, 더 바람직하게는 0 내지 5 중량%, 훨씬 더 바람직하게는 0 내지 3 중량%로 포함된다.

전도성 금속은 바람직하게는 금, 은, 구리, 팔라듐, 백금, 니켈, 알루미늄, 또는 이들의 합금이다. 전도성 금속의 평균 입자 직경은 바람직하게는 8 ㎛ 이하이다.

유리 분말의 예에는 규산납 유리, 붕규산납 유리 및 비스무스-아연-실리카-붕소 유리가 포함된다. 또한, 무기 산화물의 예에는 Al₂O₃, SiO₂, TiO₂, MnO, MgO, ZrO₂, CaO, BaO 및 Co₂O₃가 포함된다. 비히클의 예에는 결합제 수지(예를 들어, 에틸 셀룰로오스 수지, 아크릴 수지, 로진 개질 수지 또는 폴리비닐 부티랄 수지) 및 유기 용매(예를 들어, 부틸 카르비톨 아세테이트(BCA), 테르피네올, 에스테르 알코올, BC 또는 TPO)의 유기 혼합물이 포함된다.

도체 페이스트는, 예를 들어, 각각의 상기 성분들을 혼합기로 혼합하고 3단 롤 밀 등으로 분산시킴으로써 적합하게 제조한다.

본 발명의 전자 소자는, 예를 들어, 도 2에 도시된 바와 같은 공정을 사용하여 제작할 수 있다. 도 2는 단층의 절연층을 포함하는 전자 소자의 제조 공정을 도시한 예이다. 우선, 판형 금속 베이스(102)를 준비한다 (도 2a). 이어서, 이 판형 금속 베이스 상에 예컨대 스크린 인쇄에 의해서 본 발명의 금속 코어 기판용 절연 페이스트를 인쇄한 다음, 소성하여 절연층(104)을 얻는다 (도 2b). 복수의 절연층을 형성하는 경우에, 이 단계를 원하는 층의 수에 대해 반복한다. 다음으로, 전자 회로(106)를 형성하기 위한 도체 페이스트를 스크린 인쇄 등에 의해 원하는 패턴으로 절연층 상에 인쇄한 후 소성한다 (도 2c). 그 다음, 보호 필름(108)을 스크린 인쇄 등에 의해서 원하는 패턴으로 인쇄한다 (도 2d). 이 경우에, 보호 필름은 땜납(110)을 사용하여 전자 부품, 패키징 부품 또는 모듈 부품 등의 단말부에 접속되는 부분을 제외한 모든 부분을 덮도록 인쇄한다. 유리 또는 유리 및 세라믹으로 구성되는 보호 필름의 경우에, 도체 페이스트의 소성 온도 이하의 온도에서 소성한다. 에폭시 수지와 같은 유기 재료를 보호 필름용으로 사용하는 경우에, 보호 필름은 100 내지 200℃ 범위 내의 온도에서 열경화함으로써 형성한다. 이어서, 땜납 페이스트를 각 부품의 단말부에 접속되는 부분들에 인쇄하고, 미리 결정된 위치에서 부품을 실장한 후 땜납 리플로우 오븐(solder reflow oven) 내에서 납땜(soldering)에 의해 실장한다 (도 2e).

본 발명에서, 절연 페이스트는 금속 코어 기판용으로 (또는 절연층이 다층으로 구성되는 경우에는 적어도 최상층에) 사용된다. 이는 650℃ 이하의 소성 온도에서 절연층 및 전자 회로를 금속 코어 기판 상에 형성할 때 문제점을 제공하였던, 과거에 발생한 바와 같이 절연층으로부터 도체 필름 내로의 유리 확산의 방지로 이어진다. 그 결과, 도체와 땜납 사이의 접촉 저항이 낮아질 수 있으며, 전자 회로의 정확한 위치 및 납땜성(solderability)을 갖는 신뢰성 있는 전자 회로가 절연층 상에 형성될 수 있다.

<실시예>

하기는 본 발명의 상세한 설명을 그 실시예를 통해 제공하지만, 이들 실시예는 단지 예시적이고자 하는 것이며 본 발명을 제한하지 않는다.

(A) 금속 코어 기판용 절연 페이스트 및 도체 페이스트의 제조

금속 코어 기판용 절연 페이스트 및 도체 페이스트를 표 1에 나타낸 제형화된 양에 따라 제조하였다.

표에 나타낸 각 재료는 하기에 설명된 바와 같았다.

유리 A: 유리 네트워크 조성으로서 Al₂O₃를 갖는 유리 (Bi₂O₃-SiO₂-B₂O₃ 기재 유리)를 용융시키고 급랭한 다음, TiO₂ 세라믹 충전제를 첨가한 후 혼합하였다 (Al₂O₃:TiO₂ = 4.8:14.4).

유리 B: 유리 네트워크 조성으로서 Al₂O₃를 갖는 유리 (Bi₂O₃-SiO₂-B₂O₃ 기재 유리)를 용융시키고 급랭한 다음, TiO 세라믹 충전제를 첨가한 후 혼합하였다 (Al₂O₃:TiO₂ = 3.0:11.3).

유리 C: 유리 네트워크 조성으로서 Al₂O₃및 TiO₂를 갖는 유리 (Bi₂O₃-SiO₂-B₂O₃ 기재 유리) (Al₂O₃:TiO₂ = 2.0:0.1)를 용융시키고 급랭시켰다.

유리 D: 유리 네트워크 조성으로서 Al₂O₃를 갖는 유리 (Bi₂O₃-SiO₂-B₂O₃ 기재 유리) (Al₂O₃ = 0.5)를 용융시키고 급랭시켰다.

Al₂O₃: 평균 입자 직경 = 0.4 내지 0.6 ㎛

TiO₂: 평균 입자 직경 = 0.4 내지 0.6 ㎛

은 분말: 평균 입자 직경이 1.4 내지 1.6 ㎛인 구형 분말

수지 용액: 테르피네올 중에 용해된 에틸 셀룰로오스 수지 (에틸 셀룰로오스 수지:테르피네올= 10:90 (wt/wt))

희석 용매: 테르피네올 또는 부틸 카르비톨 아세테이트

각 성분을 각 페이스트의 제형에 따라 용기 내에서 칭량한 후에 혼합기로 혼합하고 3단 롤 밀로 분산시켰다.

(B) 금속 코어 기판 상의 절연층 및 회로의 형성

절연층 및 은 도체 회로를 금속 코어 기판 상에 형성하였다. 회로 기판을 형성하는 공정은 하기에 설명한 바와 같다.

형성 공정 1 ( 실시예 1 내지 실시예 5와 비교예 1 및 비교예 2)

제1 절연 페이스트(하부층)를 스크린 인쇄에 의해서 20 ㎛ 의 소성 후 두께로 스테인리스 강(SUS430) 기판(판형 금속 베이스) 상에 인쇄하였다. 다음으로, 550℃에서 10분 유지하는 총 30분의 프로파일로 벨트식 노(belt furnace)에서 기판을 소성하여 절연층 1을 얻었다. 이어서, 제2 절연 페이스트(상부층)를 제1 절연 페이스트와 동일한 조건 하에 스크린 인쇄에 의해서 절연층 1 상에 인쇄한 후 소성하였다. 그 결과, 절연층 2가 형성되었다. 마지막으로, 은 페이스트를 15 ㎛의 소성 후 두께로 제2 절연층 상에 인쇄하고, 절연 페이스트와 동일한 조건 하에 소성함으로써 은 도체 회로를 형성하였다.

형성 공정 2 (실시예 6 및 실시예 7과 비교예 3 및 비교예 4)

절연 페이스트를 스크린 인쇄에 의해서 20 ㎛의 소성 후 두께로 스테인리스 강(SUS430) 기판 (판형 금속 베이스) 상에 인쇄하였다. 550℃에서 10분 유지하는 총 30분의 프로파일로 벨트식 노에서 기판을 소성하였다. 다음으로, 은 페이스트를 15 ㎛의 소성 후 두께로 절연층 상에 인쇄한 다음, 절연 페이스트와 동일한 조건 하에 소성하여 은 도체 회로를 형성하였다.

(C) 평가

(i) 은 도체 회로의 납땜성, (ii) 은 도체 회로의 접착 강도, 및 (iii) 은 도체 회로 패턴의 위치 정확성에 대해, 각각의 실시예 및 비교예의 회로 기판을 평가하였다. 각 평가는 도 3에 도시된 사진의 패턴으로 형성된 회로에 기초하여 행하였다.

(i) 은 도체의 납땜성

각 실시예에서 제조된 절연층 및 은 도체 회로를 갖는 금속 코어 기판을 95.75/3.5/0.75 비의 Sn, Ag 및 Cu로 구성된 무연 땜납으로 240℃에서 10초간 납땜하였다. 이어서, 도체의 납땜성을 관찰하였다. 그 결과를 표 2에 나타낸다. 더욱이, 평가 상세 설명은 하기에 기재한 바와 같다.

평가 상세 설명:

OK: 95% 이상의 땜납이 은 도체 표면의 2 ㎟ 패턴에 부착됨

한계치(Marginal): 80% 내지 95% 미만의 땜납이 은 도체 표면의 2 ㎟ 패턴에 부착됨

NG: 80% 미만의 땜납이 은 도체 표면의 2 ㎟ 패턴에 부착됨

(ii) 은 도체 접착 강도

주석 도금 구리선을 95.75/3.5/0.75 비의 Sn, Ag 및 Cu로 구성된 무연 땜납을 사용하여 2 ㎟ 은 도체 패턴에 부착한 다음, 인장 시험기를 사용하여 기판에 수직한 방향으로의 구리선의 박리 강도를 측정하였다. 그 결과를 표 2에 나타낸다.

(iii) 은 도체 패턴의 위치 정확성

절연층 상에 형성된 0.5 ㎜ (폭) x 100 ㎜ (총 길이) 크기의 은 도체 회로 패턴(도 3에서 좌측의 패턴) 및 미세 은 도체 회로 패턴(도 3에서 우측상단의 패턴)에 대하여, 미리 결정된 위치로부터의 이동량을 관찰하였다. 위치 이동의 발생이 없으면 OK로 평가하였고, 반면에 위치 이동이 발생되면 NG로 평가하였다. 그 결과를 표 2에 나타낸다.

도 3의 사진으로부터 명백한 바와 같이, 본 발명의 금속 코어 기판용 절연 페이스트를 사용하는 실시예 1 내지 실시예 7에서는, 회로 패턴의 위치 이동이 전혀 없었다 (사진의 좌측 및 우측 상단 모서리). 반면에, 비교예 1 내지 비교예 4의 회로 패턴에서는 위치 이동이 발생하였다.

(D) 실시예 1 내지 실시예 7과 비교예 1 내지 비교예 4의 회로 기판의 전자 현미경 관찰 결과

도 4는 도 3의 중앙에 형성된 직사각형 패턴(은 도체)의 표면의 전자 현미경 사진을 나타낸다. 실시예 1 내지 실시예 7에서는, 은 도체의 표면 상에서 절연층으로부터 도체 필름으로 유리가 확산되는 것이 방지되었다. 반면에, 비교예 1 내지 비교예 4에서는, 절연층으로부터 은 도체 회로의 표면 상으로 확산된 유리 성분이 도 4로부터 명확하게 관찰되었다.

이러한 실험 결과로부터 명백한 바와 같이, 본 발명의 금속 코어 기판용 절연 페이스트의 사용은, 은 도체 회로의 납땜성을 가지며 은 도체 회로에서 위치 이동이 없는 신뢰성 있는 회로의 절연층 상에서의 형성을 가능하게 하면서 도체와 땜납 사이의 접촉 저항을 또한 감소시킨다.

Claims

(a) 유리 분말, 및 (b) 유기 용매를 포함하는, 금속 코어 기판용 절연 페이스트로서,
알루미나(Al₂O₃) 및 티타니아(TiO₂) 중 하나 또는 둘 모두가 유리 확산 억제제로서 페이스트에 포함되고, 유리 확산 억제제의 함량은 페이스트 중의 무기 성분의 함량을 기준으로 12 내지 50 중량%인, 금속 코어 기판용 절연 페이스트.
제1항에 있어서, 유리 확산 억제제가 유리 분말의 성분으로서 포함되는, 금속 코어 기판용 절연 페이스트.
제1항에 있어서, 유리 확산 억제제가 (c) 세라믹 충전제로서 포함되는, 금속 코어 기판용 절연 페이스트.
제1항에 있어서, 유리 확산 억제제가 유리 분말의 성분으로서 그리고 (c) 세라믹 충전제로서 포함되는, 금속 코어 기판용 절연 페이스트.
제1항에 있어서, 유리 확산 억제제의 함량이 페이스트 중의 무기 성분의 함량을 기준으로 12 내지 30 중량%인, 금속 코어 기판용 절연 페이스트.
제1항에 있어서, 유리 분말은 전이점이 320 내지 480℃이고, 연화점이 370 내지 560℃인, 금속 코어 기판용 절연 페이스트.
판형 금속 베이스,
판형 금속 베이스 상에 형성된 하나 또는 둘 이상의 절연층, 및
절연층 상에 형성된 전자 회로를 포함하며;
적어도 전자 회로와 접촉하는 절연층은 알루미나(Al₂O₃) 및 티타니아(TiO₂) 중 하나 또는 둘 모두를 유리 확산 억제제로서 포함하고,
유리 확산 억제제의 함량은 절연층 중의 무기 성분의 함량을 기준으로 12 내지 50 중량%인 전자 소자.
제7항에 있어서, 유리 확산 억제제의 함량은 절연층 중의 무기 성분의 함량을 기준으로 12 내지 30 중량%인 전자 소자.
제7항에 있어서, 절연층은 둘 이상의 라미네이팅된 절연층을 포함하며, 전자 회로와 접촉하는 절연층만이 유리 확산 억제제를 포함하는 전자 소자.