KR20090130683A - Method of forming contact plug in semiconductor device - Google Patents

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Abstract

PURPOSE: A method of forming a contact plug in a semiconductor device is provided to increase the performance of a semiconductor element by suppressing a bridge defect maximum. CONSTITUTION: In a device, a first insulating layer(106) including a contact plug(114) is formed on a semiconductor substrate(102). The top of the contact plug is exposed to the outside by etching the top of the first insulating layer. A second insulating layer(118) is formed on the surface of the contact plug which is exposed to the outside. A third dielectric polish layer(120) is formed on the first insulating layer and the second insulating layer. A contact plug is exposed to the outside by removing the second insulating layer formed on the third insulating layer. A second etch stop layer(122) is formed on the contact plug and the third dielectric layer. A fourth insulating layer(124) is formed on the second etch stop layer. A metal wiring(126) is formed by forming the conducting material on the trench of the fourth insulating layer.

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming contact plug in semiconductor device}Method of forming contact plug in semiconductor device

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 콘택 플러그 상부의 비트 라인 공정 마진을 증가시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly, to a method of forming a contact plug of a semiconductor device capable of increasing a bit line process margin on an upper portion of a contact plug.

통상적으로 반도체 소자를 형성하는 공정은 반도체 기판상에 소정의 막을 형성하는 증착 공정과 식각 대상막에 소정의 패턴을 형성하는 식각 공정을 포함한다. 그런데, 반도체 소자의 성능이 향상되고 더욱 고집적화됨에 따라 반도체 소자를 제조하는 공정 또한 더욱 미세한 공정이 요구되고 있다. 이에 따라 식각 공정을 실시하여 식각 대상막에 형성되는 소정의 패턴, 예를 들면 트렌치, 비아홀, 콘택홀 등은 더욱 좁은 피치(pitch)를 갖도록 형성되며, 미세하게 형성된 패턴을 소정의 막으로 채우기 위한 증착 공정은 중요한 이슈가 되고 있다. In general, a process of forming a semiconductor device includes a deposition process of forming a predetermined film on a semiconductor substrate and an etching process of forming a predetermined pattern in an etching target film. However, as the performance of semiconductor devices is improved and more highly integrated, processes for manufacturing semiconductor devices also require finer processes. Accordingly, a predetermined pattern, for example, a trench, a via hole, a contact hole, or the like, formed in the etching target film by performing an etching process, is formed to have a narrower pitch, and fills a finely formed pattern with a predetermined film. Deposition processes are becoming an important issue.

특히, 낸드 플래시 메모리 소자에서 좁은 단면을 가지며 일렬로 다수 형성되는 드레인 콘택 플러그는 인접한 드레인 콘택 플러그 사이의 폭이 매우 좁게 형성된다. 따라서, 각각의 드레인 콘택 플러그 상에 형성되어 드레인 콘택 플러그와 전 기적으로 연결되는 금속 배선들 또한 드레인 콘택 플러그가 형성되는 폭에 대응하여 매우 조밀하게 형성되어야 한다. 이에, 금속 배선을 형성하기 위한 트렌치 식각 공정시 공정 마진(margin)을 확보하기 위하여 별도로 트렌치의 측벽에 스페이서를 형성하는 공정을 추가하고 있다. 하지만, 스페이서를 형성하는 공정은 식각 공정을 포함하고 있어 좁은 피치로 형성되는 콘택홀 또는 트렌치의 측벽이 식각 공정 중에 노출되어 붕괴될 수 있다.In particular, in the NAND flash memory device, a plurality of drain contact plugs having a narrow cross section and formed in a row have a very narrow width between adjacent drain contact plugs. Therefore, the metal wires formed on each drain contact plug and electrically connected to the drain contact plug must also be formed very densely in correspondence with the width at which the drain contact plug is formed. Accordingly, in order to secure a process margin during the trench etching process for forming the metal wiring, a process of forming spacers on sidewalls of the trench is added. However, the process of forming the spacer includes an etching process, so that sidewalls of the contact holes or trenches formed with a narrow pitch may be exposed and collapsed during the etching process.

도 2는 종래의 기술에 따라 형성된 콘택홀을 나타낸 SEM(Scanning Electron Microscope) 사진이다.2 is a SEM (Scanning Electron Microscope) photograph showing a contact hole formed according to the prior art.

도 2를 참조하면, A 영역에 형성된 인접한 콘택홀 사이의 측벽이 붕괴되어 후속하는 콘택 플러그를 형성하는 공정에서 인접한 콘택 플러그끼리 브리지(bridge)될 수 있다. 이러한 문제점은 콘택홀 뿐만 아니라 콘택 플러그 상에 금속 배선을 형성하기 위한 트렌치를 형성할 때에도 발생할 수 있다.Referring to FIG. 2, adjacent contact plugs may be bridged in a process in which sidewalls between adjacent contact holes formed in region A are collapsed to form subsequent contact plugs. This problem may occur when not only contact holes but also trenches for forming metal wires on contact plugs are formed.

본 발명은 금속 배선을 형성하기 전에 콘택 플러그의 상부를 노출시키고 노출된 콘택 플러그의 표면을 산화시킴으로써 금속 배선을 형성하기 위한 다마신(damascene) 공정시 콘택 플러그 상부에 형성되는 절연막에 트렌치를 형성하는 식각 공정 마진(margin)을 증가시킬 수 있다.The present invention provides a method for forming a trench in an insulating film formed on an upper surface of a contact plug during a damascene process for forming a metal wiring by exposing a top of the contact plug and oxidizing the surface of the exposed contact plug before forming the metal wiring. Etch process margins can be increased.

반도체 소자의 콘택 플러그 형성 방법은, 콘택 플러그를 포함하는 제1 절연막을 반도체 기판상에 형성하는 단계와, 상기 제1 절연막의 상부를 식각하여 상기 콘택 플러그의 상부를 노출시키는 단계와, 노출된 상기 콘택 플러그의 표면에 제2 절연막을 형성하는 단계와, 상기 제1 절연막 및 상기 제2 절연막 상에 제3 절연막을 형성하는 단계 및 상기 제3 절연막 및 상기 콘택 플러그 상부에 형성된 제2 절연막을 제거하여 상기 콘택 플러그를 노출시키는 단계를 포함하는 것을 특징으로 한다.A method of forming a contact plug of a semiconductor device may include forming a first insulating film including a contact plug on a semiconductor substrate, exposing an upper portion of the first insulating film by etching the upper portion of the first insulating film, and exposing the exposed portion of the contact plug. Forming a second insulating film on the surface of the contact plug, forming a third insulating film on the first insulating film and the second insulating film, and removing the second insulating film formed on the third insulating film and the contact plug. And exposing the contact plug.

상기 제1 절연막의 상부를 식각할 때에는 습식 식각으로 실시할 수 있다. 상기 습식 식각은 HF 용액 또는 BOE 용액으로 실시할 수 있다. 상기 HF 용액은 HF:H2O의 혼합비를 1:20 내지 1:50으로 하여 형성할 수 있다. 상기 BOE 용액은 NH4F:H2O의 혼합비를 1:9 내지 1:300으로 하여 형성할 수 있다. 노출되는 상기 콘택 플러그의 높이는 500∼1000Å으로 형성할 수 있다. 상기 제2 절연막은 산화막으로 형성할 수 있다. 상기 제2 절연막은 800∼1000℃의 온도에서 형성할 수 있다. 상기 반도체 기판과 상기 제1 절연막 사이에 제1 식각 정지막을 형성하는 단계를 더욱 포함할 수 있다. 상기 제3 절연막 하부에 제2 식각 정지막을 형성하는 단계를 더욱 포함할 수 있다. When etching the upper portion of the first insulating film may be performed by wet etching. The wet etching may be performed with HF solution or BOE solution. The HF solution may be formed by mixing HF: H 2 O in a ratio of 1:20 to 1:50. The BOE solution may be formed with a mixing ratio of NH 4 F: H 2 O 1: 9 to 1: 300. The exposed contact plug may have a height of 500 to 1000 kPa. The second insulating film may be formed of an oxide film. The second insulating film may be formed at a temperature of 800 to 1000 ° C. The method may further include forming a first etch stop layer between the semiconductor substrate and the first insulating layer. The method may further include forming a second etch stop layer under the third insulating layer.

본 발명은 콘택 플러그 상에 금속 배선을 형성하기 위한 다마신 공정시 트렌치 측벽에 절연막 스페이서를 형성하지 않아도 트렌치를 형성하는 식각 공정의 마진을 증가시킬 수 있다. 따라서 스페이서 형성시 과도한 식각 공정으로 인해 트렌치 절연막이 손실되는 문제점을 억제할 수 있고, 금속 배선을 형성하기 위한 트렌치 식각 공정시 공정 마진을 더욱 증가시킬 수 있다. 이에 따라 인접한 콘택홀 또는 트렌치 사이의 절연막이 붕괴되어 콘택 플러그 또는 금속 배선이 서로 연결되는 브리지 결함의 발생을 최대한 억제할 수 있어 더욱 고성능의 반도체 소자의 제조가 가능하다.According to the present invention, a margin of an etching process for forming a trench may be increased without forming an insulating layer spacer on a trench sidewall during a damascene process for forming a metal wire on a contact plug. Therefore, it is possible to suppress a problem that the trench insulating layer is lost due to the excessive etching process when forming the spacer, and further increase the process margin during the trench etching process for forming the metal wiring. As a result, the insulating film between adjacent contact holes or trenches is collapsed, and the generation of bridge defects in which contact plugs or metal wires are connected to each other can be suppressed to the maximum, thereby enabling the fabrication of higher performance semiconductor devices.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1J are cross-sectional views illustrating a device for explaining a method for forming a contact plug of a semiconductor device according to the present invention.

도 1a를 참조하면, 통상의 공정을 통해 트랜지스터나 플래시 메모리 셀(도시하지 않음), 소스 영역 또는 드레인 영역과 같은 접합 영역 등 여러 요소가 형성된 반도체 기판(102) 상에 제1 식각 정지막(104)을 형성한다. 제1 식각 정지막(104)은 후속하는 콘택홀 식각 공정에서 에치 스탑퍼(etch stopper)로써 역할을 한다. 제1 식각 정지막(104)은 산화막과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성할 수 있다. Referring to FIG. 1A, a first etch stop layer 104 is formed on a semiconductor substrate 102 on which various elements, such as a transistor or a flash memory cell (not shown), a junction region such as a source region or a drain region, are formed through a conventional process. ). The first etch stop layer 104 serves as an etch stopper in a subsequent contact hole etching process. The first etch stop layer 104 may be formed of a material having a different etching selectivity from the oxide layer, for example, a nitride layer.

제1 식각 정지막(104) 상에는 제1 절연막(106)을 형성한다. 제1 절연막(106)은 산화막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막 또는 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막으로 형성할 수 있다. 제1 절연막(106)은 1000∼4000Å의 두께로 형성할 수 있다.The first insulating layer 106 is formed on the first etch stop layer 104. The first insulating layer 106 may be formed of an oxide film, for example, a High Density Plasma (HDP) oxide film or a Plasma Enhanced Tetra Ethyl Ortho Silicate (PE-TEOS) oxide film. The first insulating film 106 can be formed to a thickness of 1000 to 4000 GPa.

한편, 도면에는 도시하지 않았지만 플래시 메모리 소자의 경우 제1 절연 막(106)을 형성하기 전에 식각 정지막(104) 상에 별도의 절연막(도시하지 않음)을 형성한 뒤 절연막(도시하지 않음)에 반도체 기판(102)의 소스 영역이 노출되는 콘택홀을 형성하고 콘택홀을 도전 물질로 채워서 소스 영역과 전기적으로 연결되는 소스 콘택 플러그를 형성하는 단계를 더욱 포함할 수 있다. 이때, 절연막(도시하지 않음)은 5000∼10000Å 두께의 고밀도 플라즈마 산화막으로 형성할 수 있다.Although not shown in the drawing, in the case of a flash memory device, a separate insulating film (not shown) is formed on the etch stop layer 104 before the first insulating film 106 is formed, and then the insulating film (not shown) is formed. The method may further include forming a contact hole through which the source region of the semiconductor substrate 102 is exposed, and filling the contact hole with a conductive material to form a source contact plug electrically connected to the source region. At this time, an insulating film (not shown) can be formed from a high density plasma oxide film having a thickness of 5000 to 10000 Pa.

제1 절연막(106) 상에는 후속하는 식각 공정에서 사용되는 하드 마스크막(108)를 형성한다. 하드 마스크막(108)은 아몰퍼스 카본(amorphous carbon)으로 형성할 수 있다. 하드 마스크막(108)은 2000∼3000Å의 두께로 형성할 수 있다.On the first insulating film 106, a hard mask film 108 used in a subsequent etching process is formed. The hard mask film 108 may be formed of amorphous carbon. The hard mask film 108 can be formed to a thickness of 2000 to 3000 GPa.

하드 마스크막(108) 상에는 반사 방지막(110) 및 포토 레지스트 패턴(112)을 형성한다. 포토 레지스트 패턴(112)은 콘택 플러그가 형성되는 영역이 오픈되도록 형성한다.The antireflection film 110 and the photoresist pattern 112 are formed on the hard mask film 108. The photoresist pattern 112 is formed to open an area where the contact plug is formed.

도 1b를 참조하면, 제1 식각 정지막(104)이 노출될 때까지 포토 레지스트 패턴(112)을 마스크로 식각 공정을 실시하여 반사 방지막(110), 하드 마스크막(108), 제1 절연막(106)을 제거하여 콘택홀을 형성한다.Referring to FIG. 1B, an etch process is performed using the photoresist pattern 112 as a mask until the first etch stop layer 104 is exposed, thereby preventing the antireflection film 110, the hard mask film 108, and the first insulating film ( 106) is removed to form a contact hole.

도 1c를 참조하면, 노출된 제1 식각 정지막(104)을 제거하여 반도체 기판(102)을 노출시킨다. 예를 들어, 플래시 메모리 소자의 경우 콘택홀을 통해 반도체 기판(102)에 형성된 드레인 영역(도시하지 않음)이 노출될 수 있다. 이후에, 식각 공정 후에 잔류하는 포토 레지스트 패턴(112), 반사 방지막(110) 및 하드 마스크막(108)을 제거한다.Referring to FIG. 1C, the exposed first etch stop layer 104 is removed to expose the semiconductor substrate 102. For example, in the case of a flash memory device, a drain region (not shown) formed in the semiconductor substrate 102 may be exposed through a contact hole. Thereafter, the photoresist pattern 112, the antireflection film 110, and the hard mask film 108 remaining after the etching process are removed.

도 1d를 참조하면, 콘택홀을 포함한 제1 절연막(106) 상에 도전 물질, 예를 들면 폴리 실리콘을 형성한다. 그리고 도전 물질에 대해 화학 기계 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 콘택홀에만 도전 물질을 잔류시켜 콘택 플러그(114)를 형성한다. 예를 들면, 플래시 메모리 소자의 경우 콘택 플러그(114)는 하부의 드레인 영역(도시하지 않음)과 전기적으로 연결되는 드레인 콘택 플러그일 수 있다.Referring to FIG. 1D, a conductive material, for example polysilicon, is formed on the first insulating layer 106 including the contact hole. In addition, the planarization process such as chemical mechanical polishing (CMP) method is performed on the conductive material to form the contact plug 114 by leaving the conductive material only in the contact hole. For example, in the case of a flash memory device, the contact plug 114 may be a drain contact plug electrically connected to a drain region (not shown).

도 1e를 참조하면, 제1 절연막(106) 상부에 대해 식각 공정을 실시하여 콘택 플러그(114) 상부를 노출시킨다. 제1 절연막(106)에 대한 식각 공정은 습식 식각공정으로 실시할 수 있다. 이러한 습식 식각 공정은 HF:H2O의 혼합비를 1:20 내지 1:50으로 하여 형성한 HF 용액 또는 NH4F:H2O의 혼합비를 1:9 내지 1:300으로 하여 형성한 BOE 용액으로 실시할 수 있다. 이로써, 콘택 플러그(114) 상부는 500∼1000Å 높이로 노출될 수 있다.Referring to FIG. 1E, an etching process is performed on the upper portion of the first insulating layer 106 to expose the upper portion of the contact plug 114. The etching process for the first insulating layer 106 may be performed by a wet etching process. In this wet etching process, the HF solution formed by mixing HF: H 2 O in a ratio of 1:20 to 1:50 or the BOE solution formed by mixing NH 4 F: H 2 O in a ratio of 1: 9 to 1: 300. Can be carried out. As a result, the upper portion of the contact plug 114 may be exposed to a height of 500 to 1000 mm 3.

도 1f를 참조하면, 노출된 콘택 플러그(114)에 대해 산화 공정을 실시하여 노출된 콘택 플러그(114)의 표면에 제2 절연막(118)을 형성한다. 산화공정은 800∼1000℃의 온도에서 실시하며 제2 절연막(118)이 형성되는 두께가 5∼10nm이 되도록 산화 공정 시간을 조절하는 것이 바람직하다.Referring to FIG. 1F, the exposed contact plug 114 is oxidized to form a second insulating layer 118 on the exposed contact plug 114. The oxidation process is performed at a temperature of 800 to 1000 ° C., and the oxidation process time is preferably adjusted so that the thickness of the second insulating film 118 is 5 to 10 nm.

도 1g를 참조하면, 제1 절연막(106) 및 콘택 플러그(114) 상에 제3 절연막(120)을 형성한다. 제3 절연막(120)은 1000∼2000Å의 두께로 형성할 수 있으며 PE-TEOS 산화막으로 형성할 수 있다. 그리고 콘택 플러그(114)가 노출될 때까지 제3 절연막(120)에 대해 화학 기계 연마 방법과 같은 평탄화 공정을 실시한다. 이때 콘택 플러그(114) 상부에 형성된 제2 절연막(118)이 함께 제거될 수 있으며, 제2 절연막(118)이 제거되면서 콘택 플러그(114)의 상부도 일부 제거될 수 있는데, 콘택 플러그(114)가 손실되는 두께는 300Å 미만으로 콘트롤 하는 것이 바람직하다. 이로써, 콘택 플러그(114) 상부는 하부보다 폭이 좁게 형성되며, 각각의 콘택 플러그(114)는 제1 절연막(106), 제2 절연막(118) 및 제3 절연막(120)으로 한정된다. Referring to FIG. 1G, a third insulating layer 120 is formed on the first insulating layer 106 and the contact plug 114. The third insulating film 120 may be formed to a thickness of 1000 to 2000 Å and may be formed of a PE-TEOS oxide film. The planarization process, such as a chemical mechanical polishing method, is performed on the third insulating layer 120 until the contact plug 114 is exposed. In this case, the second insulating layer 118 formed on the contact plug 114 may be removed together, and the upper portion of the contact plug 114 may also be removed while the second insulating layer 118 is removed. It is desirable to control the loss to less than 300Å. Thus, the upper portion of the contact plug 114 is formed to be narrower than the lower portion, and each contact plug 114 is limited to the first insulating layer 106, the second insulating layer 118, and the third insulating layer 120.

도 1h를 참조하면, 콘택 플러그(114)와 제3 절연막(120) 상에 제2 식각 정지막(122)을 형성한다. 제2 식각 정지막(122)은 산화막과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성할 수 있다. 제2 식각 정지막(122) 상에는 제4 절연막(124)을 형성한다. 제4 절연막(124)은 산화막으로 형성할 수 있다.Referring to FIG. 1H, a second etch stop layer 122 is formed on the contact plug 114 and the third insulating layer 120. The second etch stop layer 122 may be formed of a material having a different etching selectivity from the oxide layer, for example, a nitride layer. The fourth insulating layer 124 is formed on the second etch stop layer 122. The fourth insulating film 124 may be formed of an oxide film.

도 1i를 참조하면, 제4 절연막(124) 상에 마스크 패턴(도시하지 않음)을 형성하고, 마스크 패턴(도시하지 않음)을 마스크로 제2 식각 정지막(122)이 노출될 때까지 제4 절연막(124)에 대해 식각 공정을 실시하여 트렌치를 형성한다. 그리고 노출된 제2 식각 정지막(122)을 제거하여 콘택 플러그(114)의 상부를 노출시킨다. 이때, 전술한 공정으로 형성된 콘택 플러그(114)의 상부는 하부보다 폭이 좁게 형성되었기 때문에, 미세한 피치를 갖는 트렌치를 제4 절연막(124)에 형성하더라도 충분한 공정 마진으로 확보할 수 있다. 이후에, 마스크 패턴(도시하지 않음)을 제거한다.Referring to FIG. 1I, a mask pattern (not shown) is formed on the fourth insulating layer 124, and the fourth etch stop layer 122 is exposed using the mask pattern (not shown) as a mask. An etching process is performed on the insulating layer 124 to form a trench. The exposed second etch stop layer 122 is removed to expose the upper portion of the contact plug 114. In this case, since the upper portion of the contact plug 114 formed in the above-described process is formed to have a smaller width than the lower portion, even if a trench having a fine pitch is formed in the fourth insulating layer 124, a sufficient process margin can be secured. Thereafter, the mask pattern (not shown) is removed.

도 1j를 참조하면, 전술한 공정으로 제4 절연막(124)에 형성된 트렌치에 도전 물질을 형성하여 콘택 플러그(114)와 전기적으로 연결된 금속 배선(126)을 형성한다. Referring to FIG. 1J, the conductive material is formed in the trench formed in the fourth insulating layer 124 by the above-described process to form the metal wire 126 electrically connected to the contact plug 114.

본 발명에 따르면 콘택 플러그(114)의 상부는 하부에 비해 폭이 좁게 형성될 수 있기 때문에, 콘택 플러그(114) 상부에 미세한 피치를 갖는 트렌치를 형성하여 금속 배선을 형성할 때 트렌치 식각 공정시 충분한 공정 마진을 가질 수 있다. 또한, 트렌치의 폭을 좁게 형성하기 위하여 트렌치 상부 측벽에 스페이서를 형성하고 스페이서를 이용한 식각 공정을 실시하는 공정은 스페이서를 형성하는 공정 마진을 확보하는 것이 점차 어려워지고 있으나 본 발명은 콘택 플러그 상부 표면을 산화시키는 방법을 적용함으로써 공정 마진을 용이하게 확보할 수 있다.According to the present invention, since the upper portion of the contact plug 114 may be formed to have a narrower width than the lower portion, the contact plug 114 may have a trench having a fine pitch on the upper portion of the contact plug 114 to form a metal wiring. Process margins. In addition, in order to form a narrow width of the trench, forming a spacer on the upper sidewall of the trench and performing an etching process using the spacer has become increasingly difficult to secure a process margin for forming the spacer. By applying the oxidation method, the process margin can be easily secured.

도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1J are cross-sectional views illustrating a device for explaining a method for forming a contact plug of a semiconductor device according to the present invention.

도 2는 종래의 기술에 따라 형성된 콘택홀을 나타낸 SEM(Scanning Electron Microscope) 사진이다.2 is a SEM (Scanning Electron Microscope) photograph showing a contact hole formed according to the prior art.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 제1 식각 정지막102 semiconductor substrate 104 first etch stop film

106 : 제1 절연막 108 : 하드 마스크막106: first insulating film 108: hard mask film

110 : 반사 방지막 112 : 포토 레지스트 패턴110: antireflection film 112: photoresist pattern

114 : 콘택 플러그 118 : 제2 절연막114: contact plug 118: second insulating film

120 : 제3 절연막 122 : 제2 식각 정지막120: third insulating film 122: second etching stop film

124 : 제4 절연막124: fourth insulating film

Claims (10)

콘택 플러그를 포함하는 제1 절연막을 반도체 기판상에 형성하는 단계;Forming a first insulating film comprising a contact plug on the semiconductor substrate; 상기 제1 절연막의 상부를 식각하여 상기 콘택 플러그의 상부를 노출시키는 단계;Etching an upper portion of the first insulating layer to expose an upper portion of the contact plug; 노출된 상기 콘택 플러그의 표면에 제2 절연막을 형성하는 단계;Forming a second insulating film on the exposed surface of the contact plug; 상기 제1 절연막 및 상기 제2 절연막 상에 제3 절연막을 형성하는 단계; 및Forming a third insulating film on the first insulating film and the second insulating film; And 상기 제3 절연막 및 상기 콘택 플러그 상부에 형성된 제2 절연막을 제거하여 상기 콘택 플러그를 노출시키는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.And removing the third insulating film and the second insulating film formed on the contact plug to expose the contact plug. 제1항에 있어서,The method of claim 1, 상기 제1 절연막의 상부를 식각할 때에는 습식 식각으로 실시하는 반도체 소자의 콘택 플러그 형성 방법.The method of claim 1, wherein the upper portion of the first insulating layer is etched by wet etching. 제2항에 있어서,The method of claim 2, 상기 습식 식각은 HF 용액 또는 BOE 용액으로 실시하는 반도체 소자의 콘택 플러그 형성 방법.The wet etching is a method of forming a contact plug of a semiconductor device performed by HF solution or BOE solution. 제3항에 있어서,The method of claim 3, 상기 HF 용액은 HF:H2O의 혼합비를 1:20 내지 1:50으로 하여 형성하는 반도체 소자의 콘택 플러그 형성 방법.The HF solution is a contact plug forming method of a semiconductor device to form a mixture ratio of HF: H 2 O 1:20 to 1:50. 제3항에 있어서,The method of claim 3, 상기 BOE 용액은 NH4F:H2O의 혼합비를 1:9 내지 1:300으로 하여 형성하는 반도체 소자의 콘택 플러그 형성 방법.The BOE solution is a contact plug forming method of a semiconductor device to form a mixture ratio of NH 4 F: H 2 O 1: 1: to 1: 300. 제1항에 있어서,The method of claim 1, 노출되는 상기 콘택 플러그의 높이는 500∼1000Å으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.The contact plug formation method of the semiconductor element which forms the height of the said contact plug exposed to 500-1000 micrometers. 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 산화막으로 형성하는 반도체 소자의 콘택 플러그 형성 방 법.And the second insulating film is formed of an oxide film. 제7항에 있어서,The method of claim 7, wherein 상기 제2 절연막은 800∼1000℃의 온도에서 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the second insulating film is formed at a temperature of 800 to 1000 占 폚. 제1항에 있어서,The method of claim 1, 상기 반도체 기판과 상기 제1 절연막 사이에 제1 식각 정지막을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 형성 방법.The method of claim 1, further comprising forming a first etch stop layer between the semiconductor substrate and the first insulating layer. 제1항에 있어서,The method of claim 1, 상기 제3 절연막 하부에 제2 식각 정지막을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 형성 방법.The method of claim 1, further comprising forming a second etch stop layer under the third insulating layer.
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