KR20090092926A - Method of forming metal line of semiconductor devices - Google Patents
Method of forming metal line of semiconductor devicesInfo
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Abstract
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 다마신 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices formed by the damascene method.
반도체 소자의 금속 배선은 반도체 소자에 형성된 여러 요소들을 전기적으로 연결시켜주는 상호 연결선으로써 형성되며, 반도체 소자의 크기가 축소됨에 따라 적절한 비저항 특성을 가지면서 미세한 폭으로 형성하는 것이 점차 중요한 이슈가 되고 있다.The metal wiring of the semiconductor device is formed as an interconnection line that electrically connects various elements formed in the semiconductor device, and as the size of the semiconductor device is reduced, it is becoming increasingly important to form a fine width with appropriate resistivity characteristics. .
금속 배선 형성 물질로써 사용되는 금속 물질들은 대체적으로 식각 특성이 불량하여 금속막에 대해 직접 식각하여 패터닝하는 공정은 일반적인 금속 배선 형성 공정에 적용하기 어렵다. 즉, 고단차비를 가지는 금속 배선의 형성시 금속 배선의 CD 균일도(critical dimension uniformity), 라인 식각 프로파일(line etch profile) 및 포토 레지스트의 식각 선택비 등에서 만족할만한 결과를 얻기 힘들다. 이러한 단점을 극복하기 위하여 다마신(damascene) 방법을 이용한 금속 배선 형성 공정이 사용되고 있다.Since metal materials used as metal wiring forming materials generally have poor etching characteristics, a process of directly etching and patterning a metal film is difficult to apply to a general metal wiring forming process. That is, it is difficult to obtain satisfactory results in the CD critical dimension uniformity, the line etch profile, the etching selectivity of the photoresist, and the like, when the metal wiring having the high step ratio is formed. In order to overcome this disadvantage, a metal wiring forming process using a damascene method is used.
통상적인 다마신 금속 배선 공정은, 먼저 트렌치 절연막에 금속 배선을 형성하기 위한 트렌치를 형성하고 트렌치를 포함하는 트렌치 절연막 상에 금속 장벽막과 금속 배선용 물질막으로써 금속을 형성한다. 그리고 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법을 이용하여 트렌치 절연막 상부에 있는 금속 장벽막 및 금속막을 제거한다. 이로써, 각각의 트렌치에 금속 장벽막 및 금속막을 잔류시켜 금속 배선을 형성하는 과정을 거치고 있다. A conventional damascene metal wiring process first forms a trench for forming metal wiring in a trench insulating film and forms a metal as a metal barrier film and a material film for metal wiring on the trench insulating film including the trench. The metal barrier film and the metal film on the trench insulating film are removed by using a chemical mechanical polishing (CMP) method. As a result, the metal barrier film and the metal film are left in each trench to form a metal wiring.
하지만, 이러한 다마신 금속 배선 공정 또한 더욱 미세하게 형성되는 반도체 소자의 금속 배선을 형성하는 데는 한계가 있다. 특히, 콘택 플러그 상에 접하는 금속 배선을 형성할 때 미스 얼라인(misalign)이 발생하여 인접한 콘택 플러그와 금속 배선 사이의 간격이 과도하게 좁아져서 브리지(bridge)가 발생할 수 있다. 또한, 이러한 문제를 해결하고자 금속 배선의 폭을 축소시키면 금속 배선의 저항이 증가하여 반도체 소자의 특성이 저하될 수 있다.However, the damascene metal wiring process also has a limitation in forming the metal wiring of the semiconductor device to be more finely formed. In particular, when the metal wires contacting the contact plugs are formed, misalignment may occur, and the gap between the adjacent contact plugs and the metal wires may be excessively narrowed, resulting in a bridge. In addition, if the width of the metal wiring is reduced in order to solve such a problem, the resistance of the metal wiring may increase, which may degrade the characteristics of the semiconductor device.
본 발명은 금속 배선이 형성될 다마신 패턴의 측벽에 스페이서를 형성하고 다마신 패턴의 하부를 식각하여 상부보다 하부의 폭이 좁은 다마신 패턴을 형성함으로써, 다마신 패턴에 형성되는 금속 배선 하부의 폭을 축소시킬 수 있다.According to the present invention, a spacer is formed on sidewalls of a damascene pattern on which a metal wiring is to be formed, and the bottom portion of the damascene pattern is etched to form a damascene pattern having a lower width than the upper portion, thereby forming a lower portion of the metal wiring formed on the damascene pattern. The width can be reduced.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판상에 콘택 플러그를 포함하는 제1 절연층이 형성되는 단계와, 상기 콘택 플러그를 포함하는 상기 제1 절연층 상에 식각 정지막 및 제2 절연층을 형성하는 단계와, 상기 콘택 플러그 상의 상기 제2 절연층 일부를 식각하여 제1 다마신 패턴을 형성하는 단계와, 상기 제1 다마신 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 제2 절연막 상부에 하드 마스크 패턴을 형성하는 단계와, 상기 스페이서 및 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 제1 다마신 패턴의 저면을 식각하여 상부 폭보다 하부폭이 더욱 좁은 제2 다마신 패턴을 형성하는 단계 및 상기 제2 다마신 패턴에 금속 물질을 형성하여 상기 콘택 플러그와 연결되는 금속 배선을 형성하는 단계를 포함하는 특징이 있다.In the method of forming a metal wiring of a semiconductor device according to the present invention, the method includes forming a first insulating layer including a contact plug on a semiconductor substrate, and forming an etch stop layer and a first insulating layer on the first insulating layer including the contact plug. Forming an insulating layer, etching a portion of the second insulating layer on the contact plug to form a first damascene pattern, forming a spacer on sidewalls of the first damascene pattern, and Forming a hard mask pattern on the second insulating layer, and etching the bottom surface of the first damascene pattern by an etching process using the spacers and the hard mask pattern to form a second damascene pattern having a lower width than the upper width. And forming a metal material on the second damascene pattern to form a metal wire connected to the contact plug. .
상기 스페이서를 형성하는 단계는, 상기 제1 다마신 패턴을 포함하는 상기 제2 절연막 상에 스페이서용 물질막을 형성하는 단계 및 상기 스페이서용 물질막에 대해 식각 공정을 실시하여 상기 스페이서용 물질막을 상기 제1 다마신 패턴의 측벽에 잔류시켜 상기 스페이서를 형성하는 단계를 포함할 수 있다. 상기 스페이서용 물질막은 애싱 가능한 물질로 형성될 수 있다. 상기 스페이서용 물질막은 아몰퍼스 카본막으로 형성될 수 있다. 상기 아몰퍼스 카본막은 250∼600℃의 온도에서 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 형성될 수 있다. 상기 스페이서용 물질막은 100∼500Å의 두께로 형성될 수 있다. 상기 스페이서용 물질막에 대한 식각 공정은 N2 가스와 O2 가스의 혼합 가스 또는 N2 가스와 H2 가스의 혼합 가스를 이용하여 실시할 수 있다. 상기 스페이서용 물질막에 대한 식각 공정은 상기 제2 절연막에 대한 식각 선택비는 30:1∼50:1로 실시할 수 있다. 상기 콘택 플러그는 낸드 플래시 메모리 소자의 드레인 콘택 플러그일 수 있다.The forming of the spacer may include forming a spacer material film on the second insulating film including the first damascene pattern and performing an etching process on the spacer material film to form the spacer material film. The method may include forming the spacers by remaining on sidewalls of the 1 damascene pattern. The spacer material film may be formed of an ashable material. The spacer material film may be formed of an amorphous carbon film. The amorphous carbon film may be formed by a chemical vapor deposition (CVD) method at a temperature of 250 to 600 ° C. The spacer material film may be formed to a thickness of 100 to 500 kPa. The etching process for the material layer for the spacer is N 2 gas and O 2 It can be carried out using a mixed gas of a gas or gas mixture N 2 gas and H 2 gas. The etching process of the spacer material layer may be performed in an etching selectivity of 30: 1 to 50: 1 with respect to the second insulating layer. The contact plug may be a drain contact plug of a NAND flash memory device.
본 발명에 따르면, 다마신 패턴을 형성할 때 제거가 용이하며 하부에 형성된 절연막의 손상을 방지할 수 있는 애싱 가능한 물질로 스페이서를 측벽에 형성하기 때문에, 상부의 폭보다 하부의 폭이 좁은 다마신 패턴을 용이하게 형성할 수 있다. 이에 따라, 다마신 패턴 형성시 미스 얼라인이 발생하더라도 다마신 패턴에 형성되는 금속 배선의 하부가 인접한 콘택 플러그와 브리지가 발생되지 않을 수 있는 마진을 증가시킬 수 있다. 따라서, 금속 배선과 인접한 콘택 플러그 사이의 브리지가 발생하는 것을 감소시켜 더욱 신뢰성있는 고성능의 반도체 소자의 제조가 가능하다.According to the present invention, since the spacer is formed on the sidewall with an ashable material that is easy to remove when forming the damascene pattern and prevents damage to the insulating film formed on the lower side, the lower width of the damascene is narrower than the upper width. The pattern can be easily formed. Accordingly, even if a misalignment occurs when the damascene pattern is formed, the bottom of the metal wire formed on the damascene pattern may increase a margin in which a contact plug and a bridge that are adjacent to each other may not be generated. Therefore, it is possible to reduce the occurrence of the bridge between the metal wiring and the adjacent contact plug and to manufacture a more reliable high performance semiconductor device.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of a device for explaining a method for forming metal wirings of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of Signs for Main Parts of Drawings>
102 : 반도체 기판 104 : 접합 영역102 semiconductor substrate 104 junction region
106 : 제1 식각 정지막 108 : 제1 절연막106: first etching stop film 108: first insulating film
110 : 콘택 플러그 112 : 제2 식각 정지막110: contact plug 112: second etching stop film
114 : 제2 절연막 116 : 스페이서용 물질막114: second insulating film 116: material film for spacer
116a : 스페이서 118 : 금속배선116a: spacer 118: metal wiring
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of a device for explaining a method for forming metal wirings of a semiconductor device according to the present invention.
도 1a를 참조하면, 소스 영역 또는 드레인 영역을 포함하는 접합 영역(104), 워드 라인, 소스 선택 라인 및 드레인 선택 라인(도시하지 않음) 등이 형성된 반도체 기판(102) 상에 제1 식각 정지막(106)을 형성한다. 제1 식각 정지막(106)은 질화막으로 형성할 수 있다. 제1 식각 정지막(106) 상에 제1 절연막(108)을 형성한다. 제1 절연막(108)은 산화막으로 형성할 수 있다. 그리고, 접합 영역(104)이 노출되도록 제1 절연막(108) 및 제1 식각 정지막(106)을 식각하여 콘택홀을 형성하고 콘택홀에 도전물질, 예를 들면 폴리 실리콘이나 텅스텐을 형성하여 콘택 플러그(110)를 형성한다. Referring to FIG. 1A, a first etch stop layer is formed on a semiconductor substrate 102 on which a junction region 104 including a source region or a drain region, a word line, a source select line, a drain select line (not shown), and the like are formed. Form 106. The first etch stop layer 106 may be formed of a nitride layer. The first insulating layer 108 is formed on the first etch stop layer 106. The first insulating film 108 may be formed of an oxide film. Then, the first insulating layer 108 and the first etch stop layer 106 are etched to expose the junction region 104 to form a contact hole, and a conductive material such as polysilicon or tungsten is formed in the contact hole to form a contact. The plug 110 is formed.
한편, 반도체 기판(102) 상에 낸드 플래시 메모리 소자가 형성되었을 때 접합 영역(104)이 드레인 영역이면 콘택 플러그(110)는 드레인 영역과 전기적으로 연결되는 드레인 콘택 플러그일 수 있다. 또한, 접합 영역(104)의 양측에는 드레인 선택 라인(도시하지 않음)이 접합 영역을 따라 형성될 수 있다.Meanwhile, when the NAND flash memory device is formed on the semiconductor substrate 102 and the junction region 104 is a drain region, the contact plug 110 may be a drain contact plug electrically connected to the drain region. In addition, drain selection lines (not shown) may be formed along the junction region at both sides of the junction region 104.
도 1b를 참조하면, 콘택 플러그(110)를 포함하는 제1 절연층(108) 상에 제2 식각 정지막(112)을 형성한다. 제2 식각 정지막(112)은 저압 (Low Pressure; LP) 방식 또는 플라즈마(Plasma Enhanced; PE) 방식으로 형성되는 질화막을 이용하여 200∼600Å의 두께로 형성할 수 있다. 그리고, 제2 식각 정지막(112) 상에 제2 절연막(114)을 형성한다. 제2 절연막(114)은 HDP(High Density Plasma) 산화막으로 1000∼2000Å의 두께로 형성할 수 있다.Referring to FIG. 1B, a second etch stop layer 112 is formed on the first insulating layer 108 including the contact plug 110. The second etch stop layer 112 may be formed to a thickness of 200 to 600 Pa using a nitride film formed by a low pressure (LP) method or a plasma enhanced (PE) method. The second insulating layer 114 is formed on the second etch stop layer 112. The second insulating film 114 is a high density plasma (HDP) oxide film and may be formed to a thickness of 1000 to 2000 GPa.
도 1c를 참조하면, 제2 절연막(114) 상에 하드 마스크(도시하지 않음) 패턴을 형성한다. 하드 마스크 패턴(도시하지 않음)은 금속 배선이 형성될 영역, 예를 들면 콘택 플러그(110) 상부의 제2 절연막(114)이 오픈되도록 형성할 수 있다. 하드 마스크 패턴(도시하지 않음)은 아몰퍼스 카본막 및 300∼600Å 두께의 SiON막으로 형성할 수 있다. 그리고, 하드 마스크 패턴(도시하지 않음)을 식각 마스크 패턴으로 이용한 식각 공정을 실시하여 제2 절연막(114)에 제1 다마신 패턴(도면부호 A)을 형성한다. 제1 다마신 패턴(도면부호 A)은 트렌치 또는 비아홀 등을 포함할 수 있으며, 저면에는 제2 절연막(114)이 소정 두께, 예를 들면 200∼300Å 두께로 잔류하도록 형성한다. 이후에, 하드 마스크 패턴(도시하지 않음)은 제거된다. Referring to FIG. 1C, a hard mask (not shown) pattern is formed on the second insulating layer 114. The hard mask pattern (not shown) may be formed so that the second insulating layer 114 on the region where the metal wiring is to be formed, for example, the contact plug 110, is opened. The hard mask pattern (not shown) can be formed of an amorphous carbon film and a SiON film having a thickness of 300 to 600 GPa. An etching process using a hard mask pattern (not shown) as an etching mask pattern is performed to form a first damascene pattern (reference numeral A) on the second insulating film 114. The first damascene pattern (reference numeral A) may include trenches or via holes, and the second insulating layer 114 is formed to have a predetermined thickness, for example, 200 to 300 占 퐉 thickness on the bottom surface. Thereafter, the hard mask pattern (not shown) is removed.
제1 다마신 패턴(도면부호 A)을 형성하는 식각 공정은 C, F를 포함하는 CxFy 가스와, Ar 가스 및 O2 가스를 혼합한 가스를 사용할 수 있다. 또한, 제1 다마신 패턴(도면부호 A)의 측벽은 88도 이상의 수직에 가까운 각도를 갖는 프로파일로 형성하는 것이 바람직하다.In the etching process of forming the first damascene pattern (reference numeral A), a gas obtained by mixing C x F y gas including C and F, and an Ar gas and an O 2 gas may be used. In addition, the side wall of the first damascene pattern (reference numeral A) is preferably formed in a profile having an angle close to the vertical of 88 degrees or more.
도 1d를 참조하면, 제1 다마신 패턴(도면부호 A)을 포함하는 제2 절연막(114) 상에 스페이서용 물질막(116)을 형성한다. 스페이서용 물질막(116)은 식각 및 제거 공정이 용이하고 식각 및 제거 공정시 하부에 형성된 제2 절연막(114)이 손상되지 않는 물질로 형성하는 것이 바람직하다. 따라서, 스페이서용 물질막(116)은 포토 레지스트막을 제거하는 애싱 공정으로 제거될 수 있는(ashable) 물질, 예를 들면 아몰퍼스 카본막으로 형성하는 것이 바람직하다. 이러한 아몰퍼스 카본막은 250∼600℃의 온도에서 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 100∼500Å의 두께로 형성할 수 있다.Referring to FIG. 1D, a spacer material film 116 is formed on the second insulating film 114 including the first damascene pattern (reference numeral A). The spacer material layer 116 may be formed of a material which is easily etched and removed and does not damage the second insulating layer 114 formed at the bottom during the etched and removed process. Therefore, the spacer material film 116 is preferably formed of an ashable material, for example, an amorphous carbon film, which can be removed by an ashing process of removing the photoresist film. The amorphous carbon film may be formed to a thickness of 100 to 500 kPa using a chemical vapor deposition (CVD) method at a temperature of 250 to 600 ° C.
도 1e를 참조하면, 스페이서용 물질막(116)에 대해 이방성 식각 공정을 실시하여 제1 다마신 패턴(도면부호 A)의 측벽에만 잔류하도록 한다. 이로써, 제1 다마신 패턴(A)의 측벽에는 스페이서(116a)가 형성된다. 이러한 식각 공정은 N2 가스와 O2 가스의 혼합 가스 또는 N2 가스와 H2 가스의 혼합 가스를 이용하여 실시할 수 있으며, 이때 제2 절연막(114)에 대한 식각 선택비는 30:1∼50:1로 하여 노출되는 제2 절연막(114)의 손실을 20Å 두께 이하로 최소화할 수 있도록 한다.Referring to FIG. 1E, an anisotropic etching process is performed on the spacer material layer 116 to remain only on the sidewall of the first damascene pattern (reference numeral A). As a result, a spacer 116a is formed on the sidewall of the first damascene pattern A. FIG. This etching process uses N 2 gas and O 2 It may be carried out using a mixed gas of gas or a mixed gas of N 2 gas and H 2 gas, wherein the second insulating film exposed to the etching selectivity ratio of the second insulating film 114 is 30: 1 to 50: 1. The loss of 114 should be minimized to less than 20Å thickness.
도 1f를 참조하면, 제2 절연막(114) 상에 하드 마스크(도시하지 않음) 패턴을 형성한다. 하드 마스크 패턴(도시하지 않음)은 제1 다마신 패턴(도면부호 A)이 오픈되도록 형성할 수 있다. 하드 마스크 패턴(도시하지 않음)은 아몰퍼스 카본막 및 300∼600Å 두께의 SiON막으로 형성할 수 있다. 그리고, 하드 마스크 패턴(도시하지 않음) 및 스페이서(116a)를 이용한 식각 공정으로 제1 다마신 패턴(도면부호 A)의 하부를 더욱 식각하여 하부에 형성된 콘택 플러그(110)를 노출시키는 제2 다마신 패턴(도면부호 A')을 형성한다. 이후에 하드 마스크 패턴(도시하지 않음) 및 스페이서(116a)를 제거한다. 특히, 스페이서(116a)는 포토 레지스트막을 제거하는 애싱 공정으로 용이하게 제거될 수 있기 때문에, 제2 다마신 패턴(A')이 추가로 식각되는 문제점을 예방할 수 있다.Referring to FIG. 1F, a hard mask (not shown) pattern is formed on the second insulating layer 114. The hard mask pattern (not shown) may be formed such that the first damascene pattern (reference numeral A) is opened. The hard mask pattern (not shown) can be formed of an amorphous carbon film and a SiON film having a thickness of 300 to 600 GPa. The second die exposing the contact plug 110 formed in the lower portion by further etching the lower portion of the first damascene pattern (reference numeral A) by an etching process using a hard mask pattern (not shown) and the spacer 116a. A drinking pattern (reference numeral A ') is formed. Thereafter, the hard mask pattern (not shown) and the spacer 116a are removed. In particular, since the spacer 116a can be easily removed by an ashing process of removing the photoresist film, it is possible to prevent the problem that the second damascene pattern A 'is additionally etched.
이로써, 제2 다마신 패턴(도면부호 A')은 상부 측벽에 형성되었던 스페이서(116a)의 폭에 의해 하부의 폭이 상부의 폭보다 3nm∼10nm 정도 좁게 형성될 수 있다. Accordingly, the width of the second damascene pattern (reference numeral A ′) may be formed to be 3 nm to 10 nm narrower than the width of the upper portion by the width of the spacer 116a formed on the upper sidewall.
도 1g를 참조하면, 제2 다마신 패턴(A')에 금속 물질을 형성하여 콘택 플러그(110)와 연결되는 금속 배선(118)을 형성한다. 금속 배선(118)은 제2 다마신 패턴(도면부호 A')의 형상을 따라 하부로 갈수록 폭이 좁아지는 오벨리스크(obelisk) 타입으로 형성될 수 있다.Referring to FIG. 1G, a metal material is formed on the second damascene pattern A ′ to form a metal wire 118 connected to the contact plug 110. The metal wires 118 may be formed in an obelisk type that becomes narrower in width toward the lower portion along the shape of the second damascene pattern (A ′).
전술한 공정에서 제2 다마신 패턴(도면부호 A')의 하부는 상부의 폭보다 좁게 형성되었기 때문에 다마신 패턴 형성시 미스 얼라인이 발생하더라도 다마신 패턴에 형성된 금속 배선의 하부가 인접한 콘택 플러그와 브리지(bridge)가 발생되지 않을 수 있는 마진(margin)을 증가시킬 수 있다. 따라서, 금속 배선과 인접한 콘택 플러그 사이의 브리지가 발생하는 것을 감소시켜 더욱 신뢰성있는 고성능의 반도체 소자의 제조가 가능하다.In the above-described process, since the lower portion of the second damascene pattern (A ') is formed to be narrower than the upper width, the contact plug adjacent to the lower portion of the metal wiring formed in the damascene pattern is formed even if a misalignment occurs when the damascene pattern is formed. It can increase the margin that no and bridges can occur. Therefore, it is possible to reduce the occurrence of the bridge between the metal wiring and the adjacent contact plug and to manufacture a more reliable high performance semiconductor device.
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| US9721836B2 (en) | 2014-10-16 | 2017-08-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of damascene structure |
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