KR20100074629A - Method of forming contact hole in semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a contact hole in a semiconductor device is provided to effectively remove an etching stop film which is exposed on the lower side of a contact hole by oxidizing the etching stop film and repeatedly performing an etching operation. CONSTITUTION: An etching stop film(122) and an insulating film are formed on a semiconductor substrate including a gate electrode(118). A first contact hole and a second contact hole are respectively formed on the semiconductor substrate and the gate electrode by etching the insulating film. The etching stop film is exposed at the lower side of the second contact hole. The exposed etching stop film is changed into an oxide film. The insulating film at the lower side of the first contact hole and the oxide film at the lower side of the second contact hole are etched. The etching stop film is exposed at the lower side of the first contact hole and etched.

Description

반도체 소자의 콘택홀 형성 방법{Method of forming contact hole in semiconductor device}Method of forming contact hole in semiconductor device

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 플래시 메모리 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming contact holes in semiconductor devices, and more particularly, to a method for forming contact holes in flash memory devices.

반도체 기판에 형성된 접합 영역이나 게이트 전극은 콘택 플러그를 통하여 이들 상부의 절연막 상에 형성되는 금속 배선과 전기적으로 연결된다. 이러한 콘택 플러그는 반도체 기판상에 형성된 절연막에 대해 식각 공정을 실시하여 접합 영역이 노출되는 콘택홀을 형성한 뒤 콘택홀을 도전 물질로 채워서 형성한다. 따라서, 절연막을 정밀하게 식각하여 반도체 기판에 형성된 접합 영역이나 게이트 전극이 노출되는 콘택홀을 형성하는 것은 신뢰성 있는 콘택 플러그를 형성하기 위한 중요한 공정이다.The junction region or gate electrode formed on the semiconductor substrate is electrically connected to the metal wiring formed on the insulating film on the upper portion through the contact plug. The contact plug is formed by performing an etching process on an insulating layer formed on a semiconductor substrate to form a contact hole through which a junction region is exposed, and then filling the contact hole with a conductive material. Therefore, it is an important process for forming a reliable contact plug by precisely etching the insulating film to form a contact hole in which the junction region or gate electrode formed in the semiconductor substrate is exposed.

통상적으로 콘택홀을 형성하고자 하는 절연막 하부에는 식각 정지막을 형성한다. 식각 정지막은 절연막과 식각 선택비가 다른 물질막으로 형성하여, 절연막을 식각하여 콘택홀 하부에 식각 정지막이 노출되었을 때 더 이상 식각이 진행되지 않도록 하여 균일한 깊이의 콘택홀을 형성할 수 있도록 한다. 이후 공정에서 콘택홀 하부에 노출된 식각 정지막을 완전히 제거해야 하부 구조물과 신뢰성 있는 접속이 가능한 콘택 플러그를 형성할 수 있다.Typically, an etch stop layer is formed under the insulating layer to form the contact hole. The etch stop layer is formed of a material layer having a different etching selectivity from the insulating layer, so that the etch stop layer no longer progresses when the etch stop layer is exposed to the lower portion of the contact hole, thereby forming a contact hole having a uniform depth. Subsequently, in the process, the etch stop layer exposed to the lower portion of the contact hole must be completely removed to form a contact plug that can be reliably connected to the underlying structure.

본 발명은 식각 정지막 상에 형성된 절연층에 대해 식각 공정을 실시하여 콘택홀을 형성할 때, 콘택홀 하부에 노출된 식각 정지막에 대해 산화 공정을 실시한 뒤 절연층에 대한 식각 공정을 계속해서 실시함으로써 콘택홀 하부에 노출된 식각 정지막을 효과적으로 제거할 수 있다.In the present invention, when the etching process is performed on the insulating layer formed on the etch stop layer to form the contact hole, the etching process is performed on the etch stop layer exposed to the lower portion of the contact hole, and then the etching process is continued on the insulating layer. By doing so, the etch stop film exposed to the lower portion of the contact hole can be effectively removed.

본 발명에 반도체 소자의 콘택홀 형성 방법은, 게이트 전극들이 형성된 반도체 기판이 제공되는 단계와, 상기 게이트 전극을 포함하는 상기 반도체 기판상에 식각 정지막과 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 반도체 기판상에 제1 콘택홀과 상기 게이트 전극 상에 제2 콘택홀을 형성하되, 상기 제2 콘택홀 하부에 상기 식각 정지막이 노출되는 단계와, 상기 제2 콘택홀 하부에 노출된 상기 식각 정지막을 산화막으로 형성하는 단계와, 상기 제1 콘택홀 하부의 상기 절연막과 상기 제2 콘택홀 하부의 상기 산화막을 식각하되, 상기 제1 콘택홀 하부에 상기 식각 정지막이 노출되는 단계 및 상기 제1 콘택홀 하부에 노출된 상기 식각 정지막을 식각하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a contact hole in a semiconductor device, the method comprising: providing a semiconductor substrate on which gate electrodes are formed, forming an etch stop layer and an insulating layer on the semiconductor substrate including the gate electrode, and etching the insulating layer Forming a first contact hole on the semiconductor substrate and a second contact hole on the gate electrode, wherein the etch stop layer is exposed below the second contact hole, and the lower contact hole is exposed. Forming an etch stop layer as an oxide layer, etching the insulating layer under the first contact hole and the oxide layer under the second contact hole, and exposing the etch stop layer to the lower portion of the first contact hole and And etching the etch stop layer exposed under the contact hole.

상기 절연막은 산화막으로 형성할 수 있다. 상기 식각 정지막은 상기 절연막과 식각 선택비가 다른 물질막으로 형성할 수 있다. 상기 식각 정지막은 질화막으로 형성할 수 있다. 상기 산화막은 래디컬 산화 또는 플라즈마 산화로 형성할 수 있다. 상기 래디컬 산화는 500℃∼900℃의 온도와 0.2O토르(torr)∼0.7토르의 압력 에서 3sccm∼6sccm 유량의 H2 가스와 0.3∼0.6sccm 유량의 O2 가스를 공급하여 실시할 수 있다. 상기 플라즈마 산화는 400℃∼700℃의 온도와 0.05토르∼5토르의 압력에서 100∼500sccm 유량의 Ar 가스와 3sccm∼6sccm 유량의 H2 가스 및 0.3sccm∼0.6sccm 유량의 O2 가스를 공급하여 실시할 수 있다. 상기 게이트 전극은 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 제1 하드 마스크막 및 제2 하드 마스크막의 적층막으로 형성될 수 있다. 상기 제1 하드 마스크막은 SiON막으로 형성할 수 있다. 상기 제2 하드 마스크막은 산화막으로 형성할 수 있다. 상기 산화막을 식각할 때 상기 제2 하드 마스크막이 함께 식각될 수 있다. 상기 제1 콘택홀 하부에 노출된 상기 식각 정지막을 제거할 때 상기 제1 하드 마스크막이 함께 식각될 수 있다. 상기 절연막을 식각할 때 CHF3 가스, 플루오르카본(CxFy) 가스, Ar 가스 및 O2 가스를 포함한 식각 가스를 사용할 수 있다. 상기 제1 콘택홀 하부에 노출된 상기 식각 정지막을 식각할 때 CHF3 가스 , 플루오르 하이드로 카본(CHxFy) 가스, Ar 가스 및 O2 가스를 혼합한 식각 가스를 사용할 수 있다.The insulating film may be formed of an oxide film. The etch stop layer may be formed of a material layer having a different etching selectivity from the insulating layer. The etch stop layer may be formed of a nitride layer. The oxide film may be formed by radical oxidation or plasma oxidation. The radical oxidation may be performed by supplying H 2 gas at a flow rate of 3 sccm to 6 sccm and O 2 gas at a flow rate of 0.3 to 0.6 sccm at a temperature of 500 ° C. to 900 ° C. and a pressure of 0.2 Torr to 0.7 Torr. The plasma oxidation is supplied by Ar gas at a flow rate of 100 to 500 sccm, H 2 gas at a flow rate of 3 sccm to 6 sccm, and O 2 gas at a flow rate of 0.3 sccm to 0.6 sccm at a temperature of 400 ° C. to 700 ° C. and a pressure of 0.05 to 5 torr. It can be carried out. The gate electrode may be formed of a laminated film of a tunnel insulating film, a first conductive film, a dielectric film, a second conductive film, a gate electrode film, a first hard mask film, and a second hard mask film. The first hard mask film may be formed of a SiON film. The second hard mask layer may be formed of an oxide layer. When etching the oxide layer, the second hard mask layer may be etched together. When the etch stop layer exposed under the first contact hole is removed, the first hard mask layer may be etched together. When etching the insulating film, an etching gas including a CHF 3 gas, a fluorocarbon (C x F y ) gas, an Ar gas, and an O 2 gas may be used. When etching the etch stop layer exposed to the lower portion of the first contact hole, an etch gas including CHF 3 gas, fluorohydrocarbon (CH x F y ) gas, Ar gas, and O 2 gas may be used.

본 발명의 반도체 소자의 콘택홀 형성 방법에 따르면, 콘택홀 하부에 식각 정지막이 잔류하지 않고 제거되어 콘택홀에 형성되는 콘택 플러그와 하부 구조 사이에 신뢰성 있는 접촉이 가능하다. 따라서 콘택 플러그가 하부 구조와 연결되지 않거나 콘택 플러그의 접촉 저항이 증가하는 문제점들을 방지할 수 있어, 더욱 고 성능의 반도체 소자의 제조가 가능하다.According to the method for forming a contact hole of the semiconductor device of the present invention, the etch stop layer is removed without remaining in the contact hole, thereby enabling reliable contact between the contact plug and the lower structure formed in the contact hole. Therefore, the problem that the contact plug is not connected to the underlying structure or the contact resistance of the contact plug is increased can be prevented, thereby enabling the fabrication of a higher performance semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1f는 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는, 반도체 소자 중 낸드 플래시 메모리 소자의 콘택 플러그 형성 방법을 일실시예로써 설명한다.1A to 1F are cross-sectional views of a device for explaining a method for forming contact holes in a semiconductor device. Hereinafter, a method for forming a contact plug of a NAND flash memory device among semiconductor devices will be described.

도 1a를 참조하면, 셀 영역(도면부호 A) 및 주변 회로 영역(도면부호 B, C)을 포함하는 반도체 기판(102)이 제공된다. 특히, A 영역은 셀 영역 중 소스 셀렉 트 라인(SSL) 또는 드레인 선택 라인(DSL)이 형성되는 영역이고, B 영역은 주변 회로 영역 중 비교적 저전압이 인가되는 저전압 NMOS 트랜지스터(LVN) 및 저전압 PMOS 트랜지스터(LVP)가 형성되는 영역이며, C 영역은 B 영역에 비해 고전압이 인가되는 고전압 NMOS 트랜지스터(HVN)가 형성되는 영역이다.Referring to FIG. 1A, a semiconductor substrate 102 is provided that includes a cell region (reference A) and a peripheral circuit region (reference marks B and C). In particular, the A region is a region in which a source select line SSL or a drain select line DSL is formed, and the B region is a low voltage NMOS transistor LVN and a low voltage PMOS transistor to which a relatively low voltage is applied among peripheral circuit regions. A region in which the LVP is formed is formed, and the region C is a region in which a high voltage NMOS transistor HVN to which a high voltage is applied is formed, compared to the region B. FIG.

반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성된다.A screen oxide (not shown) is formed on the semiconductor substrate 102, and a well ion implantation process or a threshold voltage ion implantation process is performed on the semiconductor substrate 102. Here, the well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the surface of the semiconductor substrate 102 from being damaged during the well ion implantation process or the threshold voltage ion implantation process. As a result, a well region (not shown) is formed in the semiconductor substrate 102.

그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에는 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성한다.After the screen oxide film (not shown) is removed, the tunnel insulating film 104 is formed on the semiconductor substrate 102. The tunnel insulating layer 104 may pass electrons through Fowler / Nordheim tunneling phenomenon. The tunnel insulating film 104 is formed of an oxide film.

터널 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 저장될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 게이트 절연 막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.The first conductive film 106 for the floating gate is formed on the tunnel insulating film 104. The first conductive layer 106 may store or emit electric charges. Thus, electrons in the channel region of the semiconductor substrate 102 may be stored in the first conductive film 106 through the tunnel insulating film 104 during the program operation, and stored in the first conductive film 106 during the erase operation. May be emitted to the semiconductor substrate 102 through the gate insulating film 104. The first conductive film 106 is formed of a polysilicon film.

그리고, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상부에 형성된 제1 도전막(106)과 터널 절연막(104)을 식각하고 소자 분리 영역의 반도체 기판(102)을 식각하여 트렌치(도시하지 않음)를 형성한다. 그리고 트렌치(도시하지 않음)에 절연물질을 형성하여 활성 영역을 한정하는 소자 분리막(도시하지 않음)을 형성한다. Although not shown in the drawings, the first conductive film 106 and the tunnel insulating film 104 formed on the device isolation region of the semiconductor substrate 102 are etched and the semiconductor substrate 102 of the device isolation region is etched to form a trench ( Not shown). An insulating material is formed in the trench (not shown) to form an isolation layer (not shown) defining an active region.

이후에, 소자 분리막(도시하지 않음)을 포함하는 제1 도전막(106) 상에 유전체막(108)을 형성한다. 유전체막(108)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연하는 역할을 한다. 유전체막(108)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. Thereafter, the dielectric film 108 is formed on the first conductive film 106 including the device isolation film (not shown). The dielectric film 108 insulates the floating gate formed at the bottom and the control gate formed at the top. The dielectric film 108 may be formed of a film having an ONO (Oxide / Nitride / Oxide) structure, which is a stacked structure of an oxide film, a nitride film, and an oxide film.

그리고, 드레인 선택 라인 또는 소스 선택 라인이 형성되는 A 영역과, 고전압 NMOS 트랜지스터(HVN)이 형성되는 C영역의 유전체막(108) 일부를 제거한다. 이는 유전체막(108) 상하부의 도전막들을 연결하여 게이트를 형성하기 위함이다. A portion of the dielectric film 108 in the region A where the drain select line or the source select line is formed and the region C where the high voltage NMOS transistor HVN is formed are removed. This is to form a gate by connecting the conductive layers of the upper and lower dielectric layers 108.

유전체막(108) 상에는 콘트롤 게이트용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리 실리콘막으로 형성한다. 제2 도전막(110) 상에는 게이트 전극막(112)을 형성한다. 게이트 전극막(112)은 반도체 소자의 크기가 축소되어 점차 좁은 폭으로 형성되는 콘트롤 게이트의 저항을 감소시키기 위하여 형성하며, 제2 도전막(110)보다 저항이 낮은 금속 성분의 물질막, 예를 들면 텅스텐 실리사이드(WSix)막으로 형성한다. 게이트 전극막(112) 상에는 게이트 패터닝 공정시 사용 되는 제1 하드 마스크막(114)과 제2 하드 마스크막(116)을 형성한다. 제1 하드 마스크막(114)은 게이트 전극막(112)과 식각 선택비가 다른 물질막, 예를 들면 SiON막으로 형성할 수 있고 제2 하드 마스크막(116)은 제1 하드 마스크막(114)과 식각 선택비가 다른 물질막, 예를 들면 TEOS(Tetra Ethyl OrthoSilicate) 산화막으로 형성할 수 있다.The second conductive film 110 for the control gate is formed on the dielectric film 108. The second conductive film 110 is formed of a polysilicon film. The gate electrode film 112 is formed on the second conductive film 110. The gate electrode layer 112 is formed to reduce the resistance of the control gate, which is gradually reduced in size due to the reduction of the size of the semiconductor element, and is formed of a material layer having a lower metal resistance than the second conductive layer 110. For example, a tungsten silicide (WSix) film. The first hard mask film 114 and the second hard mask film 116 used in the gate patterning process are formed on the gate electrode film 112. The first hard mask layer 114 may be formed of a material layer having a different etching selectivity from the gate electrode layer 112, for example, a SiON layer, and the second hard mask layer 116 may be formed of the first hard mask layer 114. It may be formed of a material film having a different etching selectivity, for example, a Tetra Ethyl Ortho Silicate (TEOS) oxide film.

이어서, 제2 하드 마스크막(116) 상에 게이트 식각 패턴으로써 포토 레지스트 패턴(도시하지 않음)을 형성한 뒤, 포토 레지스트 패턴(도시하지 않음)을 이용한 게이트 식각 공정으로 제2 하드 마스크막(116), 제1 하드 마스크막(114), 게이트 전극막(112), 제2 도전막(110), 유전체막(108) 및 제1 도전막(106)을 식각하여 게이트 전극(118)을 형성한다. 이로써, A 영역에는 소스 셀렉트 라인(SSL) 또는 드레인 셀렉트 라인(DSL)이 형성되며, C영역에는 고전압 NMOS 트랜지스터(HVN)이 형성된다. 한편, B 영역의 저전압 NMOS 트랜지스터(LVN) 또는 저전압 PMOS 트랜지스터(LVP)의 도시는 생략한다. 이후에, 잔류하는 포토 레지스트 패턴(도시하지 않음)을 제거한다.Subsequently, after forming a photoresist pattern (not shown) as a gate etching pattern on the second hard mask layer 116, the second hard mask layer 116 is formed by a gate etching process using a photoresist pattern (not shown). ), The first hard mask film 114, the gate electrode film 112, the second conductive film 110, the dielectric film 108, and the first conductive film 106 are etched to form the gate electrode 118. . As a result, a source select line SSL or a drain select line DSL is formed in the A region, and a high voltage NMOS transistor HVN is formed in the C region. On the other hand, the illustration of the low voltage NMOS transistor LVN or the low voltage PMOS transistor LVP in the B region is omitted. Thereafter, the remaining photoresist pattern (not shown) is removed.

이후에, 게이트 전극(118)을 포함하는 반도체 기판(102) 상에 게이트 전극(118)으로 인한 단차가 유지될 수 있는 두께로 절연 물질막, 예를 들면 산화막이나 질화막을 형성한다. 그리고, 절연 물질막에 대해 이방성 식각 공정을 실시하여 절연 물질막이 게이트 전극(118)의 측벽에만 잔류하도록 함으로써 게이트 전극(118)의 측벽에 스페이서(120)를 형성한다.Thereafter, an insulating material film, for example, an oxide film or a nitride film, is formed on the semiconductor substrate 102 including the gate electrode 118 to a thickness at which the step difference due to the gate electrode 118 can be maintained. The spacer 120 is formed on the sidewall of the gate electrode 118 by performing an anisotropic etching process on the insulating material film so that the insulating material film remains only on the sidewall of the gate electrode 118.

이후에, 게이트 전극(118)들 사이의 반도체 기판(102)에 대해 이온 주입 공 정을 실시하여 접합 영역(도시하지 않음)을 형성한다.Thereafter, an ion implantation process is performed on the semiconductor substrate 102 between the gate electrodes 118 to form a junction region (not shown).

도 1b를 참조하면, 게이트 전극(118)을 포함하는 반도체 기판(102) 상에 식각 정지막(122)과 절연막(124)을 형성한다. 식각 정지막(122)은 게이트 전극(118)으로 인한 단차가 유지될 수 있는 두께로 형성한다. 식각 정지막(122)은 절연막(124)과 식각 선택비가 다른 물질막으로 형성한다. 예를 들어, 절연막(124)을 산화막으로 형성할 때 식각 정지막(122)은 질화막으로 형성한다. 한편, 식각 정지막(122) 하부에는 반도체 기판(102)을 보호하기 위하여 산화막으로 버퍼막(도시하지 않음)을 더욱 형성할 수 있다.Referring to FIG. 1B, an etch stop layer 122 and an insulating layer 124 are formed on the semiconductor substrate 102 including the gate electrode 118. The etch stop layer 122 is formed to a thickness at which the step due to the gate electrode 118 can be maintained. The etch stop layer 122 is formed of a material layer having a different etching selectivity from the insulating layer 124. For example, when the insulating film 124 is formed of an oxide film, the etch stop film 122 is formed of a nitride film. Meanwhile, a buffer layer (not shown) may be further formed under the etch stop layer 122 as an oxide layer to protect the semiconductor substrate 102.

도 1c를 참조하면, 절연막(124) 상에 식각 마스크 패턴(도시하지 않음)을 형성하고 식각 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 A 영역에 제1 콘택홀(C1)을 형성하고 B 영역에 제2 콘택홀(C2)을 형성하며 C영역에 제3 콘택홀(C3)을 형성한다. 제1 콘택홀(C1) 내지 제3 콘택홀(C3)을 형성하기 위하 식각 공정은 질화막으로 형성되는 식각 정지막(124)에 비해 산화막으로 형성되는 절연막(124)이 더욱 식각되는 조건으로 실시한다. 이러한 식각 공정은 CHF3 가스, 플루오르카본(CxFy) 가스, Ar 가스 및 O2 가스를 포함한 식각 가스를 사용할 수 있다.Referring to FIG. 1C, an etch mask pattern (not shown) is formed on the insulating layer 124, and a first contact hole C1 is formed in an area A by an etching process using an etch mask pattern (not shown). The second contact hole C2 is formed in the region, and the third contact hole C3 is formed in the region C. FIG. The etching process for forming the first contact hole C1 to the third contact hole C3 is performed under the condition that the insulating film 124 formed of the oxide film is etched more than the etching stop film 124 formed of the nitride film. . This etching process may use an etching gas including CHF 3 gas, fluorocarbon (C x F y ) gas, Ar gas and O 2 gas.

제1 콘택홀(C1)과 제2 콘택홀(C2)은 반도체 기판(102)에 형성된 접합 영역(도시하지 않음)을 노출시키기 위하여 형성하며 제3 콘택홀(C3)은 C 영역에 형성된 고전압 NMOS 트랜지스터(HVN)의 게이트 전극(118) 상부를 노출시키기 위하여 형성한다. 이때, 제3 콘택홀(C3)이 형성되는 깊이는 제1 콘택홀(C1) 또는 제2 콘택 홀(C2)이 형성되는 깊이보다 얕기 때문에, 제3 콘택홀(C3)의 하부에서 가장 먼저 식각 정지막(122)의 일부가 노출된다.The first contact hole C1 and the second contact hole C2 are formed to expose a junction region (not shown) formed in the semiconductor substrate 102, and the third contact hole C3 is a high voltage NMOS formed in the C region. It is formed to expose the upper portion of the gate electrode 118 of the transistor HVN. In this case, since the depth in which the third contact hole C3 is formed is shallower than the depth in which the first contact hole C1 or the second contact hole C2 is formed, the first contact hole C3 is etched first in the lower portion of the third contact hole C3. A part of the stop film 122 is exposed.

도 1d를 참조하면, 제3 콘택홀(C3)의 하부에 노출된 식각 정지막(122)을 산화막(126)으로 변성시킨다. 식각 정지막(122)을 산화막으로 변성시키기 위한 산화 공정은 래디컬 산화(radical oxidation) 또는 플라즈마 산화(plasma oxidation)를 포함할 수 있다. Referring to FIG. 1D, the etch stop layer 122 exposed under the third contact hole C3 is modified into an oxide layer 126. An oxidation process for modifying the etch stop layer 122 to an oxide layer may include radical oxidation or plasma oxidation.

래디컬 산화는 반도체 기판(102)에 대하여 500℃∼900℃의 온도와 0.2O토르(torr)∼0.7토르의 압력에서 3sccm∼6sccm 유량의 H2 가스와 0.3∼0.6sccm 유량의 O2 가스를 공급하여 실시할 수 있다. 플라즈마 산화는 400℃∼700℃의 온도와 0.05토르∼5토르의 압력에서 100∼500sccm 유량의 Ar 가스와 3sccm∼6sccm 유량의 H2 가스 및 0.3sccm∼0.6sccm 유량의 O2 가스를 공급하여 실시할 수 있다.The radical oxidation supplies H 2 gas at a flow rate of 3 sccm to 6 sccm and O 2 gas at a flow rate of 0.3 to 0.6 sccm at a temperature of 500 ° C. to 900 ° C. and a pressure of 0.2 Torr to 0.7 Torr with respect to the semiconductor substrate 102. Can be carried out. Plasma oxidation is carried out by supplying Ar gas at a flow rate of 100 to 500 sccm, H 2 gas at a flow rate of 3 sccm to 6 sccm, and O 2 gas at a flow rate of 0.3 sccm to 0.6 sccm at a temperature of 400 ° C. to 700 ° C. and a pressure of 0.05 to 5 torr. can do.

도 1e를 참조하면, 제1 콘택홀(C1)과 제2 콘택홀(C2)의 하부에 식각 정지막(124)이 노출되고 제3 콘택홀(C3)에 SiON막으로 형성된 제1 하드 마스크막(114)이 노출될 때까지, 절연막(124)에 대한 식각 공정을 실시하여 제1 콘택홀(C1) 내지 제3 콘택홀(C3)을 더욱 깊게 형성한다. 이때, 전술한 공정에서 제3 콘택홀(C3)의 하부에 형성되었던 산화막(126)과, 산화막(126)이 제거되면서 노출되는 제2 하드 마스크막(116)은 절연막(124)과 같은 종류의 물질막이므로, 제1 콘택홀(C1)과 제2 콘택홀(C2)을 형성하기 위한 절연막(124) 식각 공정시 제3 콘택홀(C3)의 하부에 식각 정지막(124)이 잔류하지 않고 제1 하드 마스크막(114)이 노출될 수 있다.Referring to FIG. 1E, an etch stop layer 124 is exposed under the first contact hole C1 and the second contact hole C2 and a first hard mask layer formed of a SiON layer in the third contact hole C3. The first contact hole C1 to the third contact hole C3 are formed deeper by performing an etching process on the insulating layer 124 until the 114 is exposed. In this case, the oxide film 126 formed under the third contact hole C3 and the second hard mask film 116 exposed while the oxide film 126 is removed in the above-described process may be of the same type as the insulating film 124. As the material layer, the etch stop layer 124 does not remain under the third contact hole C3 during the etching process of the insulating layer 124 for forming the first contact hole C1 and the second contact hole C2. The first hard mask layer 114 may be exposed.

도 1f를 참조하면, 제1 콘택홀(C1)과 제2 콘택홀(C2)의 하부에 노출된 식각 정지막(124)을 제거하여 반도체 기판(102)에 형성된 접합 영역(도시하지 않음)을 노출시킨다. 이때, 제3 콘택홀(C3)의 하부에 노출된, SiON으로 형성된 제1 하드 마스크막(114)도 함께 식각되어 제3 콘택홀(C3) 하부에 게이트 전극막(112)이 노출된다. 이러한 식각 공정은 CHF3 가스 , 플루오르 하이드로 카본(CHxFy) 가스, Ar 가스 및 O2 가스를 혼합한 식각 가스로 실시할 수 있다.Referring to FIG. 1F, a junction region (not shown) formed in the semiconductor substrate 102 may be removed by removing the etch stop layer 124 exposed under the first contact hole C1 and the second contact hole C2. Expose In this case, the first hard mask layer 114 formed of SiON, which is exposed under the third contact hole C3, is also etched to expose the gate electrode layer 112 under the third contact hole C3. This etching process may be performed with an etching gas in which a CHF 3 gas, a fluorohydrocarbon (CH x F y ) gas, an Ar gas, and an O 2 gas are mixed.

이와 같이, 본 발명은 식각 정지막 상에 절연층을 식각하여 서로 다른 깊이로 형성되는 다수의 콘택홀들을 동시에 형성할 때, 높이가 상대적으로 낮은 콘택홀의 하부에 먼저 노출된 식각 정지막을 산화시키고 콘택홀을 형성하기 위한 식각 공정을 계속해서 실시함으로써, 높이가 상대적으로 낮은 콘택홀 하부의 식각 정지막이 잔류하지 않고 용이하게 제거할 수 있다. 따라서 콘택홀에 콘택 플러그를 형성할 때 콘택 플러그가 접촉 불량이 되거나 접촉 저항이 증가하는 문제점을 방지할 수 있다.As such, when the plurality of contact holes formed at different depths are simultaneously formed by etching the insulating layer on the etch stop layer, the present invention oxidizes the etch stop layer first exposed to the lower portion of the contact hole having a relatively low height. By continuously performing the etching process for forming the hole, the etch stop film under the contact hole having a relatively low height does not remain and can be easily removed. Therefore, when the contact plug is formed in the contact hole, it is possible to prevent a problem that the contact plug becomes poor in contact or increases in contact resistance.

도 1a 내지 도 1f는 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1F are cross-sectional views of a device for explaining a method for forming contact holes in a semiconductor device.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 터널 절연막102 semiconductor substrate 104 tunnel insulating film

106 : 제1 도전막 108 : 유전체막106: first conductive film 108: dielectric film

110 : 제2 도전막 112 : 게이트 전극막110: second conductive film 112: gate electrode film

114 : 제1 하드 마스크막 116 : 제2 하드 마스크막114: first hard mask film 116: second hard mask film

118 : 게이트 전극 120 : 스페이서118: gate electrode 120: spacer

122 : 식각 정지막 124 : 절연막122: etch stop film 124: insulating film

126 : 산화막126: oxide film

Claims (14)

게이트 전극들이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having gate electrodes formed thereon; 상기 게이트 전극을 포함하는 상기 반도체 기판상에 식각 정지막과 절연막을 형성하는 단계;Forming an etch stop layer and an insulating layer on the semiconductor substrate including the gate electrode; 상기 절연막을 식각하여 상기 반도체 기판상에 제1 콘택홀과 상기 게이트 전극 상에 제2 콘택홀을 형성하되, 상기 제2 콘택홀 하부에 상기 식각 정지막이 노출되는 단계;Etching the insulating layer to form a first contact hole on the semiconductor substrate and a second contact hole on the gate electrode, wherein the etch stop layer is exposed under the second contact hole; 상기 제2 콘택홀 하부에 노출된 상기 식각 정지막을 산화막으로 변성하는 단계;Denaturing the etch stop layer exposed under the second contact hole with an oxide film; 상기 제1 콘택홀 하부의 상기 절연막과 상기 제2 콘택홀 하부의 상기 산화막을 식각하되, 상기 제1 콘택홀 하부에 상기 식각 정지막이 노출되는 단계; 및Etching the insulating layer below the first contact hole and the oxide layer below the second contact hole, and exposing the etch stop layer to the lower portion of the first contact hole; And 상기 제1 콘택홀 하부에 노출된 상기 식각 정지막을 식각하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.And etching the etch stop layer exposed in the lower portion of the first contact hole. 제1항에 있어서,The method of claim 1, 상기 절연막은 산화막으로 형성하는 반도체 소자의 콘택홀 형성 방법.And the insulating film is formed of an oxide film. 제1항에 있어서,The method of claim 1, 상기 식각 정지막은 상기 절연막과 식각 선택비가 다른 물질막으로 형성하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the etch stop layer is formed of a material layer having a different etching selectivity from the insulating layer. 제1항에 있어서,The method of claim 1, 상기 식각 정지막은 질화막으로 형성하는 반도체 소자의 콘택홀 형성 방법.And forming the etch stop film as a nitride film. 제1항에 있어서,The method of claim 1, 상기 산화막은 래디컬 산화 또는 플라즈마 산화로 형성하는 반도체 소자의 콘택홀 형성 방법.And the oxide film is formed by radical oxidation or plasma oxidation. 제5항에 있어서,The method of claim 5, 상기 래디컬 산화는 500℃∼900℃의 온도와 0.2O토르(torr)∼0.7토르의 압력에서 3sccm∼6sccm 유량의 H2 가스와 0.3∼0.6sccm 유량의 O2 가스를 공급하여 실시하는 반도체 소자의 콘택홀 형성 방법.The radical oxidation is performed by supplying H 2 gas at a flow rate of 3 sccm to 6 sccm and O 2 gas at a flow rate of 0.3 to 0.6 sccm at a temperature of 500 ° C. to 900 ° C. and a pressure of 0.2 Torr to 0.7 Torr. Contact hole formation method. 제5항에 있어서,The method of claim 5, 상기 플라즈마 산화는 400℃∼700℃의 온도와 0.05토르∼5토르의 압력에서 100∼500sccm 유량의 Ar 가스와 3sccm∼6sccm 유량의 H2 가스 및 0.3sccm∼0.6sccm 유량의 O2 가스를 공급하여 실시하는 반도체 소자의 콘택홀 형성 방법.The plasma oxidation is supplied by Ar gas at a flow rate of 100 to 500 sccm, H 2 gas at a flow rate of 3 sccm to 6 sccm, and O 2 gas at a flow rate of 0.3 sccm to 0.6 sccm at a temperature of 400 ° C. to 700 ° C. and a pressure of 0.05 to 5 torr. A method for forming a contact hole in a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 게이트 전극은 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 제1 하드 마스크막 및 제2 하드 마스크막의 적층막으로 형성되는 반도체 소자의 콘택홀 형성 방법.And the gate electrode is formed of a laminated film of a tunnel insulating film, a first conductive film, a dielectric film, a second conductive film, a gate electrode film, a first hard mask film, and a second hard mask film. 제8항에 있어서,The method of claim 8, 상기 제1 하드 마스크막은 SiON막으로 형성하는 반도체 소자의 콘택홀 형성 방법.And forming the first hard mask film as a SiON film. 제8항에 있어서,The method of claim 8, 상기 제2 하드 마스크막은 산화막으로 형성하는 반도체 소자의 콘택홀 형성 방법.And forming the second hard mask film as an oxide film. 제10항에 있어서,The method of claim 10, 상기 산화막을 식각할 때 상기 제2 하드 마스크막이 함께 식각되는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the second hard mask layer is etched together when the oxide layer is etched. 제9항에 있어서,10. The method of claim 9, 상기 제1 콘택홀 하부에 노출된 상기 식각 정지막을 제거할 때 상기 제1 하드 마스크막이 함께 식각되는 반도체 소자의 콘택홀 형성 방법.And removing the etch stop layer exposed under the first contact hole, wherein the first hard mask layer is etched together. 제1항에 있어서,The method of claim 1, 상기 절연막을 식각할 때 CHF3 가스, 플루오르카본(CxFy) 가스, Ar 가스 및 O2 가스를 포함한 식각 가스를 사용하는 반도체 소자의 콘택홀 형성 방법.A method of forming a contact hole in a semiconductor device using an etching gas including a CHF 3 gas, a fluorocarbon (C x F y ) gas, an Ar gas, and an O 2 gas when etching the insulating film. 제1항에 있어서,The method of claim 1, 상기 제1 콘택홀 하부에 노출된 상기 식각 정지막을 식각할 때 CHF3 가스 , 플루오르 하이드로 카본(CHxFy) 가스, Ar 가스 및 O2 가스를 혼합한 식각 가스를 사용하는 반도체 소자의 콘택홀 형성 방법.A contact hole of a semiconductor device using an etching gas including a CHF 3 gas, a fluorohydrocarbon (CH x F y ) gas, an Ar gas, and an O 2 gas when etching the etch stop layer exposed under the first contact hole. Forming method.
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