KR20090127640A - 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 - Google Patents

불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 Download PDF

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Abstract

본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID 장치에 관한 것으로서, 비트라인의 커패시턴스를 조절가능하도록 하여 비트라인의 센싱 마진을 최적화하고 전력소모를 최소화할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 무선 주파수 신호를 입력받아 동작 명령신호를 출력하는 아날로그 블록과, 동작 명령신호에 따라 어드레스, 동작 제어신호를 출력하고, 해당하는 응답신호를 아날로그 블록에 출력하는 디지털 블록, 및 어드레스 및 동작 제어신호에 의해 제어되어 비휘발성 강유전체 커패시터 소자를 포함하는 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하고, 메모리 블록은 강유전체 커패시터를 이용하여 셀 어레이부의 비트라인 커패시턴스를 조절하는 매칭 커패시터부를 포함한다.

Description

불휘발성 강유전체 메모리를 포함하는 ＲＦＩＤ 장치{RFID device with Non-volatile ferroelectric memory}
도 1은 종래의 불휘발성 강유전체 메모리를 포함하는 RFID 장치의 셀 어레이부의 상세 회로도.
도 2는 도 1의 셀 어레이부의 동작 특성에 관한 파형도.
도 3은 본 발명에 따른 RFID 장치의 전체 구성도.
도 4는 도 3의 RFID 장치에서 메모리의 상세 구성도.
도 5는 도 3의 셀 어레이부에 관한 상세 회로도.
도 6은 도 5의 셀 어레이부에서 동작특성을 나타낸 파형도.
도 7은 도 5의 셀 어레이부에 관한 동작 타이밍도.
도 8은 도 3의 셀 어레이부에 관한 다른 실시예.
도 9는 도 8의 셀 어레이부에 관한 동작 타이밍도.
본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID 장치에 관한 것으로서, 비트라인의 커패시턴스를 조절가능하도록 하여 비트라인의 센싱 마진을 최적화 하고 전력소모를 최소화할 수 있도록 하는 기술이다.
최근에 들어, RFID(Radio Frequency Identification) 장치는 물류 관리 시스템, 사용자 인증 시스템, 전자 화폐 시스템, 교통 시스템 등의 여러 가지 경우에 이용되고 있다.
예를 들어, 물류 관리 시스템에서는 배달 전표 또는 태그(tag) 대신에 데이터가 기록된 IC(Integrated Circuit) 태그를 이용하여 화물의 분류 또는 재고 관리 등이 행해지고 있다. 또한, 한편, 사용자 인증 시스템에서는 개인 정보 등을 기록한 IC 카드를 이용하여 입실 관리 등을 행하고 있다.
한편, RFID 장치에 사용되는 메모리로 불휘발성 강유전체 메모리가 사용된다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
이러한 불휘발성 강유전체 메모리를 포함하는 RFID(Radio Frequency Identification) 장치는 크게 안테나, 아날로그 블록, 디지털 블록 및 메모리 블록 을 구비한다.
도 1은 이러한 종래의 RFID 장치에서 메모리 블록의 셀 어레이부에 관한 상세 회로도이다.
셀 어레이부는 셀 어레이 CA, 센스앰프 SA, 및 비트라인 균등화부(10)를 포함한다.
여기서, 셀 어레이 CA는 비트라인쌍 BL,/BL과 복수개의 워드라인 WL 및 복수개의 플레이트 라인 PL이 교차하는 영역에 형성된 복수개의 단위 셀 UC을 구비한다. 비트라인 BL에 연결된 단위 셀 UC과 비트라인 /BL에 연결된 단위 셀 UC은 서로 반대 데이터(D,/D)를 저장한다.
복수개의 단위 셀 UC 각각은 스위칭 소자 T와 강유전체 커패시터 FC를 포함한다. 강유전체 커패시터 FC는 플레이트 라인 PL과 스위칭 소자 T 사이에 연결된다. 그리고, 스위칭 소자 T는 비트라인 BL(또는, 비트라인 /BL)과 강유전체 커패시터 FC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 센스앰프 SA는 비트라인쌍 BL,/BL 사이에 연결되어 센스앰프 인에이블 신호 SEN에 의해 제어된다. 즉, 센스앰프 인에이블 신호 SEN가 활성화되면 비트라인쌍 BL,/BL의 전압 차에 의해 센싱된 데이터를 증폭한다.
또한, 비트라인 균등화부(10)는 NMOS트랜지스터 N1~N3를 포함한다. 여기서, NMOS트랜지스터 N1는 접지전압단과 비트라인 BL 사이에 연결된다. 그리고, NMOS트랜지스터 N2는 비트라인쌍 BL,/BL 사이에 연결된다. 또한, NMOS트랜지스터 N3는 접지전압단과 비트라인 /BL 사이에 연결된다. 이러한 NMOS트랜지스터 N1~N3는 비 트라인 균등화신호 BLEQ가 활성화될 경우 턴 온 되어 비트라인쌍 BL,/BL을 균등화시킨다.
이러한 구성을 갖는 종래의 셀 어레이 CA는 비트라인 BL의 커패시턴스 CBL가 커패시턴스 Ci의 값을 갖는다.
도 2는 도 1의 셀 어레이 CA의 동작 특성에 관한 파형도이다.
종래의 셀 어레이 CA에서는 셀에 저장된 커패시턴스 값에 비해 비트라인 커패시턴스 CBL의 값이 너무 작다. 이에 따라, 최적의 센싱전압 마진을 갖는 타겟 포인트보다 훨씬 낮은 전압레벨에서 셀의 동작영역(C)이 형성됨을 알 수 있다.
일반적으로 데이터의 리드/라이트 동작시 셀 데이터의 쉐어링을 충분히 수행하기 위해 최적의 센싱전압 마진이 요구된다. 그런데, 종래의 셀 어레이 CA는 히스테리시스 루프(hysteresis loop) 곡선을 이용하기 때문에 비트라인 커패시턴스 CBL가 너무 작거나 너무 크면 센싱전압의 마진이 악화 된다.
즉, 비트라인 커패시턴스 CBL가 너무 작아도 셀 데이터의 쉐어링 시 강유전체가 충분히 파괴(destructive) 동작을 수행할 수 없기 때문에 비트라인 센싱 전압의 마진이 나빠지게 된다. 반면에, 비트라인 커패시턴스 CBL가 너무 클 경우 셀 데이터의 쉐어링 시 강유전체의 파괴 동작은 충분히 수행되나, 디벨롭(Develop) 전압이 너무 작아 비트라인 센싱 전압의 마진이 나빠지게 된다.
특히, RFID(Radio Frequency identification) 장치와 같이 칩의 사이즈가 작은 경우 내장 메모리(Embedded memory)의 용량이 아주 작게 된다. 즉, 내장된 메모리 블록은 256 비트 즉, 셀 어레이가 32개의 로오(row)와 8개의 컬럼(column)으 로 구성되고, 8개의 병렬 입출력 버스 동작에 의해 셀 데이터를 리드/라이트 하게 된다.
이와 같이, 32개의 로오에 연결된 단위 셀 UC 들이 한 개의 비트라인 BL에 연결된다. 그러면, 상대적으로 셀 커패시터의 용량에 비해 비트라인의 고유(intrinsic) 커패시턴스가 작게 된다. 이에 따라, 셀 데이터 쉐어링 시 비트라인에 최적의 센싱 전압마진을 확보할 수가 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 셀 데이터 쉐어링시 비트라인 커패시턴스를 조절하여 센싱 전압 마진을 최적화하고 전력소모를 최소화할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리를 포함하는 RFID 장치는, 무선 주파수 신호를 입력받아 동작 명령신호를 출력하는 아날로그 블록; 동작 명령신호에 따라 어드레스, 동작 제어신호를 출력하고, 해당하는 응답신호를 아날로그 블록에 출력하는 디지털 블록; 및 어드레스 및 동작 제어신호에 의해 제어되어 비휘발성 강유전체 커패시터 소자를 포함하는 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하고, 메모리 블록은 강유전체 커패시터를 이용하여 셀 어레이부의 비트라인 커패시턴스를 조절하는 매칭 커패시터부를 포함하는 것을 특징으로 한다.
그리고, 본 발명은 아날로그 블록과, 디지털 블록 및 비휘발성 강유전체 커 패시터 소자를 포함하는 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하는 RFID 장치에 있어서, 메모리 블록은 강유전체 커패시터를 이용하여 셀 어레이부의 비트라인 커패시턴스를 조절하는 매칭 커패시터부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID 장치의 전체 구성도이다.
본 발명의 RFID(100)는 크게 아날로그 블록(200)과, 디지털 블록(300) 및 비트라인 커패시턴스 제어가능 FeRAM(400)을 포함한다.
여기서, 아날로그 블록(200)은 전압 멀티플라이어(Voltage Multiplier;210), 전압 리미터(Voltage Limiter;220), 모듈레이터(Modulator;230), 디모듈레이터(Demodulator;240), 전압 더블러(Voltage Doubler;250), 파워 온 리셋부(Power On Reset unit;260), 클럭 발생부(270) 및 안테나(280)를 구비한다.
그리고, 아날로그 블록(200)의 안테나(280)는 외부의 리더기 또는 라이터기와 데이터를 송수신하기 위한 구성이다. 전압 멀티플라이어(210)는 안테나(280)로부터 인가되는 전송 주파수에 의해 RFID(100)의 전원 VDD을 생성한다. 전압 리미터(220)는 안테나(280)로부터 인가된 전송 주파수에 따라 전송 전압의 크기를 제한하여 디모듈레이터(240)에 출력한다.
또한, 모듈레이터(230)는 디지탈 블록(300)으로부터 인가되는 응답 신호 RP 를 모듈레이팅하여 안테나(280)에 전송한다. 디모듈레이터(240)는 전압 멀티플라이어(210)와 전압 리미터(220)의 출력전압에 따라 안테나(280)로부터 인가되는 전송 주파수에서 동작 명령 신호를 검출하여 명령신호 CMD를 디지털 블록(300)에 출력한다.
전압 더블러(250)는 전압 멀티플라이어(210)로부터 인가되는 전압 VDD을 승압하여 2배의 승압전압 VDD2를 비트라인 커패시턴스 제어가능 FeRAM(400)에 공급한다. 파워 온 리셋부(260)는 전압 멀티플라이어(210)의 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋신호 POR를 디지털 블록(300)에 출력한다. 클럭 발생부(270)는 전압 멀티플라이어(210)의 출력 전압 VDD에 따라 디지털 블록(300)의 동작을 제어하기 위한 클럭 CLK를 디지털 블록(300)에 공급한다.
또한, 상술된 디지털 블록(300)은 아날로그 블록(200)으로부터 전원전압 VDD, 파워 온 리셋신호 POR, 클럭 CLK 및 명령신호 CMD를 인가받고, 아날로그 블록(200)에 응답신호 RP를 출력한다. 그리고, 디지털 블록(300)은 어드레스 ADD, 입/출력 데이터 I/O, 제어신호 CTR 및 클럭 CLK을 비트라인 커패시턴스 제어가능 FeRAM(400)에 출력한다.
도 4는 도 3의 비트라인 커패시턴스 제어가능 FeRAM(400)의 상세 구성도이다.
비트라인 커패시턴스 제어가능 FeRAM(400)은 워드라인 디코더(410), 제어신호 처리부(420), 셀 어레이부(430), 센스앰프 및 입출력 버퍼(440)를 포함한다.
워드라인 디코더(410)는 어드레스 ADD[7:0]를 디코딩하여 셀 어레이부(430) 에 출력한다. 여기서, 어드레스 ADD[7:0]는 인터페이스 제어부(Interface controller)로부터 인가되는 어드레스를 나타낸다.
제어신호 처리부(420)는 칩 인에이블 신호 CE, 출력 인에이블 신호 OE, 및 라이트 인에이블 신호 WE를 수신하여 리드/라이트 동작을 제어하기 위한 제어신호를 워드라인 디코더(410)와 센스앰프 및 입출력 버퍼(440)로 출력한다.
셀 어레이부(430)는 복수개의 메모리 셀을 구비하고, 워드라인 디코더(410)로부터 출력된 어드레스에 의해 복수개의 메모리 셀 중 하나가 선택되어 진다. 또한, 본 발명의 실시예에서 비트라인 커패시턴스 제어가능 FeRAM(400)는 512 비트이며, 셀 어레이부(430)는 32개의 로오(row)와 16개의 컬럼(column)으로 구성되는 것이 바람직하다. 하지만, 본 발명은 이에 한정되는 것이 아니며, 셀 어레이부(430)의 크기는 그 이상 또는 그 이하로 설정될 수 있다.
센스앰프 및 입출력 버퍼(440)는 선택된 셀의 데이터를 센싱 및 증폭하여 데이터 버스 DB에 출력하거나, 데이터 버스 DB를 통해 외부로부터 입력되는 데이터 M_DATA[15:0]를 셀 어레이부(430)에 전달한다.
도 5는 도 4의 셀 어레이부(430)에 관한 상세 회로도이다.
셀 어레이부(430)는 셀 어레이(431), 센스앰프(432), 비트라인 균등화부(433), 및 매칭 커패시터부(434)를 포함한다.
여기서, 셀 어레이(431)는 비트라인쌍 BL,/BL과 복수개의 워드라인 WL 및 복수개의 플레이트 라인 PL이 교차하는 영역에 형성된 복수개의 단위 셀 UC을 구비한다. 비트라인 BL에 연결된 단위 셀 UC과 비트라인 /BL에 연결된 단위 셀 UC은 서 로 반대 데이터(D,/D)를 저장한다.
복수개의 단위 셀 UC 각각은 스위칭 소자 T와 강유전체 커패시터 FC를 포함한다. 강유전체 커패시터 FC는 플레이트 라인 PL과 스위칭 소자 T 사이에 연결된다. 그리고, 스위칭 소자 T는 비트라인 BL(또는, 비트라인 /BL)과 강유전체 커패시터 FC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 센스앰프(432)는 비트라인쌍 BL,/BL 사이에 연결되어 센스앰프 인에이블 신호 SEN에 의해 제어된다. 즉, 센스앰프 인에이블 신호 SEN가 활성화되면 비트라인쌍 BL,/BL의 전압 차에 의해 센싱된 데이터를 증폭한다.
또한, 비트라인 균등화부(433)는 NMOS트랜지스터 N1~N3를 포함한다. 여기서, NMOS트랜지스터 N1는 접지전압단과 비트라인 BL 사이에 연결된다. 그리고, NMOS트랜지스터 N2는 비트라인쌍 BL,/BL 사이에 연결된다. 또한, NMOS트랜지스터 N3는 접지전압단과 비트라인 /BL 사이에 연결된다. 이러한 NMOS트랜지스터 N1~N3는 비트라인 균등화신호 BLEQ가 활성화될 경우 턴 온 되어 비트라인쌍 BL,/BL을 균등화시킨다.
또한, 매칭 커패시터부(434)는 비트라인쌍 BL,/BL과 전원전압단 사이에 각각 접속되는 매칭 커패시터 CM1,CM2을 구비한다. 여기서, 매칭 커패시터 CM1는 비트라인 BL과 전원전압 VDD 인가단 사이에 접속된다. 그리고, 매칭 커패시터 CM2는 비트라인 /BL과 전원전압 VDD 인가단 사이에 접속된다. 이러한 매칭 커패시터 CM1,CM2는 비휘발성 강유전체 소자로 이루어지는 것이 바람직하다.
따라서, 비트라인쌍 BL,/BL에 걸리는 총 비트라인 커패시턴스 CBL의 값은 비 트라인 고유의 커패시턴스 Ci와 매칭 커패시터 CM1,CM2의 커패시턴스 Cm의 합이 된다. 이에 따라, 비트라인 BL,/BL에서의 전력소모 P는 아래 [수학식 1]과 같다.
Figure 112008040986762-PAT00001
상술된 [수학식 1]과 같이, 비트라인 BL,/BL의 전력소모 P는 비트라인 커패시턴스 CBL 및 동작전압(V)의 제곱에 비례하고 동작 주파수(f)에 비례한다.
따라서, 본 발명은 셀 데이터의 쉐어링시 도 5에서와 같이, 매칭 커패시터 CM1,CM2의 커패시턴스 Cm를 추가함으로써 비트라인 커패시턴스 CBL의 용량을 증가시켜 센싱전압 마진을 최적화시킬 수 있도록 한다.
도 6은 도 5의 셀 어레이부(430)의 동작 특성에 관한 파형도이다.
비트라인 커패시턴스 CBL는 비트라인 BL,/BL의 고유 커패시턴스 Ci와 매칭 커패시터 CM1,CM2의 커패시턴스 Cm의 용량의 합에 의해 결정된다. 그러므로, 셀 에 저장되는 데이터의 커패시턴스 값과 비트라인 커패시턴스 CBL의 값이 비슷하게 된다. 이에 따라, 최적의 센싱 마진 전압 레벨을 갖는 타겟 포인트에 근접한 전압레벨에서 셀의 동작영역 (D)이 형성됨을 알 수 있다. 즉, 최적의 센싱 전압 마진 조건에서 동작영역 (D)이 형성된다.
도 7은 도 5의 셀 어레이부(430)의 동작 타이밍도이다.
먼저, t0 구간은 비트라인 BL,/BL을 접지전압 레벨로 프리차지 하기 위한 구간이다. 워드라인 WL은 t1, t2, t3 구간에서 활성화되고, 플레이트 라인 PL은 t1, t2 구간에서 활성화된다.
센스앰프 인에이블 신호 SEN는 t2, t3 구간에서 활성화되고, 비트라인 균등화신호 BLEQ는 t0,t4 프리차지 구간에서 활성화된다. 비트라인쌍 BL,/BL은 워드라인 WL과 플레이트 라인 PL이 활성화되는 t2, t3 구간에서 디벨롭되어 데이터를 증폭한다.
즉, 워드라인 WL이 활성화되고 센스앰프 인에이블신호 SEN가 활성화되면, 센스앰프(432)가 구동하기 시작한다. 그리고, t1 구간에서 차지 쉐어링을 한 후, t2, t3 구간에서 비트라인쌍 BL,/BL이 디벨롭 되어 데이터를 증폭한다. 이때, t2 구간에서는 데이터 "0"이 재저장되고, t3 구간에서는 데이터 "1"이 재저장된다.
도 8은 도 4의 셀 어레이부(430)에 관한 다른 실시예이다.
셀 어레이부(430)는 셀 어레이(435), 센스앰프(436), 비트라인 균등화부(437), 및 매칭 커패시터부(438)를 포함한다.
여기서, 셀 어레이(435)는 비트라인쌍 BL,/BL과 복수개의 워드라인 WL 및 복수개의 플레이트 라인 PL이 교차하는 영역에 형성된 복수개의 단위 셀 UC을 구비한다. 비트라인 BL에 연결된 단위 셀 UC과 비트라인 /BL에 연결된 단위 셀 UC은 서로 반대 데이터(D,/D)를 저장한다.
복수개의 단위 셀 UC 각각은 스위칭 소자 T와 강유전체 커패시터 FC를 포함한다. 강유전체 커패시터 FC는 플레이트 라인 PL과 스위칭 소자 T 사이에 연결된다. 그리고, 스위칭 소자 T는 비트라인 BL(또는, 비트라인 /BL)과 강유전체 커패시터 FC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 센스앰프(436)는 비트라인쌍 BL,/BL 사이에 연결되어 센스앰프 인에이블 신호 SEN에 의해 제어된다. 즉, 센스앰프 인에이블 신호 SEN가 활성화되면 비트라인쌍 BL,/BL의 전압 차에 의해 센싱된 데이터를 증폭한다.
또한, 비트라인 균등화부(437)는 NMOS트랜지스터 N1~N3를 포함한다. 여기서, NMOS트랜지스터 N1는 접지전압단과 비트라인 BL 사이에 연결된다. 그리고, NMOS트랜지스터 N2는 비트라인쌍 BL,/BL 사이에 연결된다. 또한, NMOS트랜지스터 N3는 접지전압단과 비트라인 /BL 사이에 연결된다. 이러한 NMOS트랜지스터 N1~N3는 비트라인 균등화신호 BLEQ가 활성화될 경우 턴 온 되어 비트라인쌍 BL,/BL을 균등화시킨다.
또한, 매칭 커패시터부(438)는 매칭 커패시터 CM3,CM4와, 매칭 제어수단인 스위칭 소자 N4,N5를 포함한다. 여기서, 매칭 커패시터 CM3는 스위칭 소자 N4와 전원전압 VDD 인가단 사이에 접속된다. 그리고, 매칭 커패시터 CM4는 스위칭 소자 N5와 전원전압 VDD 인가단 사이에 접속된다. 이러한 매칭 커패시터 CM3,CM4는 비휘발성 강유전체 소자로 이루어지는 것이 바람직하다.
그리고, 스위칭 소자 N4,N5는 비트라인쌍 BL,/BL과 매칭 커패시터 CM3,CM4 사이에 연결되어 게이트 단자를 통해 매칭 제어신호 CON_CM가 인가된다. 이러한 스위칭 소자 N4,N5는 NMOS트랜지스터로 이루어지는 것이 바람직하다.
매칭 제어신호 CON_CM가 하이 레벨로 활성화될 경우 스위칭 소자 N4,N5가 턴 온 된다. 이에 따라, 스위칭 소자 N4,N5는 매칭 제어신호 CON_CM에 의해 선택적으로 제어되어 매칭 커패시터 CM1,CM2와 비트라인쌍 BL,/BL과의 연결을 제어한다.
따라서, 비트라인쌍 BL,/BL에 걸리는 총 비트라인 커패시턴스 CBL의 값은 비트라인 고유의 커패시턴스 Ci와 매칭 커패시터 CM3,CM4의 커패시턴스 Cm의 합이 된다.
즉, 스위칭 소자 N4,N5가 턴 온 되면 비트라인 커패시턴스 CBL는 고유 커패시턴스 Ci와 매칭 커패시턴스 Cm의 용량의 합이 된다. 이에 따라, 비트라인 BL에서의 전력소모 P는 상술된 [수학식 1]과 같이 비트라인 커패시턴스 CBL(Ci+Cm)와 동작전압(V)의 제곱에 비례하고 동작주파수(f)에 비례한다.
따라서, 본 발명은 셀 데이터의 쉐어링시 도 8에서와 같이, 매칭 커패시터 CM3,CM4의 커패시턴스 Cm를 추가함으로써 비트라인 커패시턴스 CBL의 용량을 증가시켜 센싱전압 마진을 최적화시킬 수 있도록 한다.
한편, 매칭 제어신호 CON_CM가 로우 레벨로 비활성화될 경우 스위칭 소자 N4,N5가 턴 오프 된다. 스위칭 소자 N4,N5가 턴 오프 되면 비트라인 커패시턴스 CBL는 고유 커패시턴스 Ci에 의해서만 결정되므로, 비트라인 BL,/BL에서의 전력소모 P는 아래의 [수학식 2]와 같다.
Figure 112008040986762-PAT00002
이와 같이, 본 발명은 비트라인 BL,/BL과 매칭 캐패시터 CM1,CM2의 연결을 선택적으로 제어하게 된다. 이에 따라, 셀 데이터의 쉐어링 구간에서 비트라인 쌍 BL,/BL에 매칭 커패시터 CM1,CM2를 연결시켜 비트라인 커패시턴스 CBL를 증가시키 도록 한다. 그리고, 전류소모가 큰 데이터 증폭구간에서는 비트라인쌍 BL,/BL에 매칭 커패시턴스 CM1,CM2의 연결을 차단시켜 비트라인 커패시턴스 CBL의 값을 감소시키도록 한다.
도 9는 도 8의 셀 어레이부(430)에 관한 동작 타이밍도이다.
먼저, t0,t5 구간은 비트라인 BL,/BL을 접지전압 레벨로 프리차지 하기 위한 구간이다.
워드라인 WL은 t1, t2, t3, t4 구간에서 활성화되고, 플레이트라인 PL은 t1, t2, t3 구간에서 활성화된다. 센스앰프 인에이블신호 SEN는 t3, t4 구간에서 활성화되고, 비트라인 균등화신호 BLEQ는 t0,t5의 프리차지 구간에서 활성화된다. 그리고, 매칭 제어신호 CON_CM는 t0, t1, t5 구간에서 활성화된다.
이에 따라, 비트라인쌍 BL,/BL은 t1 구간에서 셀 데이터 쉐어링 동작을 수행한다. 그리고, 워드라인 WL과 플레이트 라인 PL이 활성화되는 t2 구간에서 매칭 제어신호 CON_CM가 로우 레벨로 비활성화된다. 그러므로, 스위칭 소자 N4,N5가 턴 오프 된다. 따라서, 비트라인쌍 BL,/BL의 증폭시에 비트라인 커패시턴스 CBL는 고유 캐패시터 Ci의 용량에 의해 결정된다.
이어서, t3,t4 구간에서 센스앰프 인에이블신호 SEN가 활성화됨에 따라 비트라인쌍 BL,/BL이 디벨롭 하기 시작하여 셀 데이터를 증폭한다. 그리고, t3 구간에서 데이터 "0"이 재저장되고, t4 구간에서 데이터 "1"이 재저장된다.
그리고, 센스앰프 인에이블 신호 SEN가 활성화되어 센스앰프(436)가 동작하는 구간에서 매칭 제어신호 CON_CM가 로우 레벨로 비활성화된다. 그러므로, 스위 칭 소자 N4,N5가 턴 오프 된다. 따라서, 전력소모가 큰 증폭구간인 t3,t4 구간에서는 비트라인 BL,/BL의 전력소모 P가 [수학식 2]와 같이 최소화된다
이와 같이, 본 발명은 셀 데이터의 쉐어링 시에는 최적의 센싱 마진을 위해 매칭 캐패시터 CM1,CM2를 추가로 연결시켜 비트라인 커패시턴스 CBL의 크기를 증가시킨다. 그리고 비트라인쌍 BL,/BL의 증폭시에는 최소의 전력소모를 위해 매칭 캐패시터 CM1,CM2와 비트라인쌍 BL,/BL 과의 연결을 차단시킨다.
이상에서 설명한 바와 같이, 본 발명은 RFID 장치에서 불휘발성 강유전체 메모리의 셀 데이터 쉐어링시 비트라인 매칭 커패시턴스를 조절하여 센싱전압 마진을 최적화하고 전력소모를 최소화할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 무선 주파수 신호를 입력받아 동작 명령신호를 출력하는 아날로그 블록;
    상기 동작 명령신호에 따라 어드레스, 동작 제어신호를 출력하고, 해당하는 응답신호를 상기 아날로그 블록에 출력하는 디지털 블록; 및
    상기 어드레스 및 상기 동작 제어신호에 의해 제어되어 비휘발성 강유전체 커패시터 소자를 포함하는 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하고,
    상기 메모리 블록은 강유전체 커패시터를 이용하여 상기 셀 어레이부의 비트라인 커패시턴스를 조절하는 매칭 커패시터부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  2. 제 1항에 있어서, 상기 메모리 블록은
    상기 어드레스를 디코딩하여 상기 셀 어레이부에 대응하는 워드라인을 선택하는 워드라인 디코더;
    상기 셀 어레이부에서 선택된 비트라인에 실린 데이터를 센싱 및 증폭하는 센스앰프;
    상기 셀 어레이부의 데이터를 외부로 출력하고, 외부로부터 입력되는 데이터를 상기 셀 어레이부에 전달하는 입출력 버퍼; 및
    상기 동작 제어신호를 수신하여 리드/라이트 동작을 위한 제어신호를 상기 워드라인 디코더 및 상기 센스앰프 및 상기 입출력 버퍼로 출력하는 제어신호 처리부를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  3. 제 2항에 있어서, 상기 셀 어레이부는
    비트라인, 복수개의 워드라인, 및 복수개의 플레이트 라인이 교차하는 영역에 형성된 복수개의 단위 셀을 구비하는 셀 어레이;
    비트라인 균등화신호에 의해 제어되어 상기 비트라인을 일정레벨로 균등화시키는 비트라인 균등화부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  4. 제 1항에 있어서, 상기 매칭 커패시터부는
    전원전압단과 제 1비트라인 사이에 연결된 제 1강유전체 커패시터; 및
    전원전압단과 제 2비트라인 사이에 연결된 제 2강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  5. 제 1항에 있어서, 상기 매칭 커패시터부는
    전원전압단에 연결된 제 3강유전체 커패시터;
    상기 전원전압단에 연결된 제 4강유전체 커패시터; 및
    상기 매칭 제어신호에 따라 상기 제 3강유전체 커패시터와 상기 제 4강유전 체 커패시터를 비트라인에 선택적으로 연결하는 매칭 제어수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  6. 제 5항에 있어서, 상기 매칭 제어수단은,
    상기 데이터 쉐어링시 상기 제 3강유전체 커패시터와 상기 제 4강유전체 커패시터를 상기 비트라인에 연결시키고, 상기 데이터의 증폭시 상기 제 3강유전체 커패시터와 상기 제 4강유전체 커패시터와 상기 비트라인과의 연결을 차단시키는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  7. 제 5항에 있어서, 상기 매칭 제어수단은
    상기 제 3강유전체 커패시터와 제 1비트라인 사이에 연결되어 상기 매칭 제어신호에 의해 제어되는 제 1스위칭 소자; 및
    상기 제 4강유전체 커패시터와 제 2비트라인 사이에 연결되어 상기 매칭 제어신호에 의해 제어되는 제 2스위칭 소자를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  8. 제 7항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  9. 아날로그 블록과, 디지털 블록 및 비휘발성 강유전체 커패시터 소자를 포함하는 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하는 RFID 장치에 있어서,
    상기 메모리 블록은 강유전체 커패시터를 이용하여 셀 어레이부의 비트라인 커패시턴스를 조절하는 매칭 커패시터부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  10. 제 9항에 있어서, 상기 메모리 블록은
    어드레스를 디코딩하여 상기 셀 어레이부에 대응하는 워드라인을 선택하는 워드라인 디코더;
    상기 셀 어레이부에서 선택된 비트라인에 실린 데이터를 센싱 및 증폭하는 센스앰프;
    상기 셀 어레이부의 데이터를 외부로 출력하고, 외부로부터 입력되는 데이터를 상기 셀 어레이부에 전달하는 입출력 버퍼; 및
    상기 동작 제어신호를 수신하여 리드/라이트 동작을 위한 제어신호를 상기 워드라인 디코더 및 상기 센스앰프 및 상기 입출력 버퍼로 출력하는 제어신호 처리부를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  11. 제 9항에 있어서, 상기 셀 어레이부는
    비트라인, 복수개의 워드라인, 및 복수개의 플레이트 라인이 교차하는 영역에 형성된 복수개의 단위 셀을 구비하는 셀 어레이;
    비트라인 균등화신호에 의해 제어되어 상기 비트라인을 일정레벨로 균등화시키는 비트라인 균등화부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  12. 제 9항에 있어서, 상기 매칭 커패시터부는
    전원전압단과 제 1비트라인 사이에 연결된 제 1강유전체 커패시터; 및
    전원전압단과 제 2비트라인 사이에 연결된 제 2강유전체 커패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  13. 제 1항에 있어서, 상기 매칭 커패시터부는
    전원전압단에 연결된 제 3강유전체 커패시터;
    상기 전원전압단에 연결된 제 4강유전체 커패시터; 및
    상기 매칭 제어신호에 따라 상기 제 3강유전체 커패시터와 상기 제 4강유전체 커패시터를 비트라인에 선택적으로 연결하는 매칭 제어수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  14. 제 13항에 있어서, 상기 매칭 제어수단은,
    상기 데이터 쉐어링시 상기 제 3강유전체 커패시터와 상기 제 4강유전체 커 패시터를 상기 비트라인에 연결시키고, 상기 데이터의 증폭시 상기 제 3강유전체 커패시터와 상기 제 4강유전체 커패시터와 상기 비트라인과의 연결을 차단시키는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  15. 제 13항에 있어서, 상기 매칭 제어수단은
    상기 제 3강유전체 커패시터와 제 1비트라인 사이에 연결되어 상기 매칭 제어신호에 의해 제어되는 제 1스위칭 소자; 및
    상기 제 4강유전체 커패시터와 제 2비트라인 사이에 연결되어 상기 매칭 제어신호에 의해 제어되는 제 2스위칭 소자를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  16. 제 15항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
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