KR101004514B1 - Ｒｆｉｄ 장치 - Google Patents

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Abstract

본 발명은 RFID 장치에 관한 것으로서, RFID 태그의 초기 메모리 저장 데이터를 오프셋 전압으로 설정할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 아날로그 블록과, 디지털 블록 및 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하는 RFID 장치에 있어서, 메모리 블록은 셀 어레이부와 연결된 비트라인의 오프셋 전압 값을 설정하는 오프셋 제어수단을 포함한다.

Description

ＲＦＩＤ 장치{RFID device}
도 1은 종래의 RFID 장치의 셀 어레이부의 상세 회로도.
도 2는 도 1의 셀 어레이부에서 셀 동작시 비트라인의 전압 파형을 나타낸 도면.
도 3은 도 1의 센스앰프에서 오프셋 전압 값을 설명하기 위한 도면.
도 4는 본 발명에 따른 RFID 장치의 전체 구성도.
도 5는 도 4의 RFID 장치에서 메모리의 상세 구성도.
도 6은 도 5의 셀 어레이부에 관한 상세 회로도.
도 7은 도 6의 셀 어레이부에서 셀 동작시 비트라인의 전압 파형을 나타낸 도면.
도 8은 도 5의 셀 어레이부에 관한 다른 실시예.
도 9는 도 8의 셀 어레이부에서 셀 동작시 비트라인의 전압 파형을 나타낸 도면.
도 10은 도 5의 셀 어레이부에 관한 동작 타이밍도.
도 11은 도 6 및 도 8의 센스앰프에서 오프셋 전압 값을 설명하기 위한 도면.
도 12는 도 11의 센스앰프에 관한 상세 회로도.
본 발명은 RFID 장치에 관한 것으로서, RFID 태그의 초기 메모리 저장 데이터를 오프셋 전압으로 설정할 수 있도록 하는 기술이다.
최근에 들어, RFID(Radio Frequency Identification) 장치는 물류 관리 시스템, 사용자 인증 시스템, 전자 화폐 시스템, 교통 시스템 등의 여러 가지 경우에 이용되고 있다.
예를 들어, 물류 관리 시스템에서는 배달 전표 또는 태그(tag) 대신에 데이터가 기록된 IC(Integrated Circuit) 태그를 이용하여 화물의 분류 또는 재고 관리 등이 행해지고 있다. 또한, 한편, 사용자 인증 시스템에서는 개인 정보 등을 기록한 IC 카드를 이용하여 입실 관리 등을 행하고 있다.
한편, RFID 장치에 사용되는 메모리로 불휘발성 강유전체 메모리가 사용된다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
이러한 불휘발성 강유전체 메모리를 포함하는 RFID(Radio Frequency Identification) 장치는 크게 안테나, 아날로그 블록, 디지털 블록 및 메모리 블록을 구비한다.
도 1은 이러한 종래의 RFID 장치에서 메모리 블록의 셀 어레이부에 관한 상세 회로도이다.
셀 어레이부는 셀 어레이 CA, 센스앰프 SA1, 및 비트라인 균등화부(10)를 포함한다.
여기서, 셀 어레이 CA는 비트라인쌍 BL,/BL과 복수개의 워드라인 WL 및 복수개의 플레이트 라인 PL이 교차하는 영역에 형성된 복수개의 단위 셀 UC을 구비한다. 비트라인 BL에 연결된 단위 셀 UC과 비트라인 /BL에 연결된 단위 셀 UC은 서로 반대 데이터(D,/D)를 저장한다. 그리고, 비트라인 /BL은 기준전압 REF 인가단으로 사용된다.
복수개의 단위 셀 UC 각각은 스위칭 소자 T와 강유전체 커패시터 FC를 포함한다. 강유전체 커패시터 FC는 플레이트 라인 PL과 스위칭 소자 T 사이에 연결된다. 그리고, 스위칭 소자 T는 비트라인 BL(또는, 비트라인 /BL)과 강유전체 커패시터 FC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 센스앰프 SA1는 비트라인쌍 BL,/BL 사이에 연결되어 센스앰프 인에이블 신호 SEN에 의해 제어된다. 즉, 센스앰프 인에이블 신호 SEN가 활성화되면 비트라인쌍 BL,/BL의 전압 차에 의해 센싱된 데이터를 증폭한다.
또한, 비트라인 균등화부(10)는 NMOS트랜지스터 N1~N3를 포함한다. 여기서, NMOS트랜지스터 N1는 접지전압단과 비트라인 BL 사이에 연결된다. 그리고, NMOS트랜지스터 N2는 비트라인쌍 BL,/BL 사이에 연결된다. 또한, NMOS트랜지스터 N3는 접지전압단과 비트라인 /BL 사이에 연결된다. 이러한 NMOS트랜지스터 N1~N3는 비트라인 균등화신호 BLEQ가 활성화될 경우 턴 온 되어 비트라인쌍 BL,/BL을 균등화시킨다.
이러한 구성을 갖는 종래의 셀 어레이 CA는 비트라인 BL의 커패시턴스(CBL)가 커패시턴스 Ci의 값을 갖는다.
도 2는 도 1의 셀 어레이부에서 최초 셀 동작시 비트라인 BL,/BL의 전압 파형을 나타낸 도면이다.
센스앰프 SA1가 활성화되기 이전에는 비트라인 균등화부(10)가 활성화되어 비트라인 BL과 비트라인 /BL(REF)의 전압 레벨이 같아지게 된다. 반면에, 센스앰프 SA1가 활성화된 이후에는 전하 분배에 의해 비트라인 BL,/BL의 전압 레벨이 하이 또는 로우 레벨로 서로 달라지게 된다.
이때, 최초의 셀 동작시에는 비트라인 BL,/BL의 기생 커패시턴스 Ci의 값이 같아지게 된다. 그리고, 셀에 저장된 강유전체 용량이 같으므로 비트라인 BL,/BL에 유도되는 센싱 전압 레벨이 같아지게 된다.
도 3은 도 1의 센스앰프 SA1에서 오프셋 전압 값을 설명하기 위한 도면이다.
종래의 셀 어레이부에서 센스앰프 SA1가 활성화되기 이전에는 비트라인 BL과 비트라인 /BL(REF)의 전압 레벨이 동일하다. 이에 따라, 센스앰프 1SA1의 포지티브(+) 단자로 입력되는 비트라인 BL의 전압 레벨과 네가티브(-) 단자로 입력되는 비트라인 /BL의 레퍼런스 전압 레벨이 같아지게 된다.
따라서, 센스앰프 SA1의 포지티브(+) 단자와 네가티브(-) 단자 사이의 오프셋 전압 Voffset의 값은 "0V"가 된다. 즉, 비트라인 BL과 비트라인 /BL 사이에 오프셋 전압 Voffset이 발생하지 않게 된다.
그런데, RFID 태그에서 초기의 메모리 저장 데이터를 모두 데이터 "0"으로 설정할 필요성이 있다. 즉, 셀에 저장된 초기 데이터가 모두 "0"인 상태를 가정하여 RFID 장치의 메모리 블록을 설계해야 하는 경우가 있다. 그런데, 셀에 저장된 데이터 중 데이터 "1"과 데이터 "0"이 혼용되어 저장되어 있는 경우, 데이터 "0"이 저장된 상태를 가정하여 설계하게 되면 데이터 패일이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, RFID 태그의 초기 메모리 저장 데이터를 오프셋 전압으로 설정할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 RFID 장치는, 아날로그 블록과, 디지털 블록 및 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하는 RFID 장치에 있어서, 메모리 블록은 셀 어레이부와 연결된 비트라인의 오프셋 전압 값을 설정하는 오프셋 제어수단을 포함하는 것을 특징으로 한다.
그리고, 본 발명은 아날로그 블록과, 디지털 블록 및 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하는 RFID 장치에 있어서, 메모리 블록은 상기 셀 어레이부에서 선택된 비트라인에 실린 데이터를 센싱 및 증폭하고, 비트라인의 오프셋 전압 값을 설정하는 센스앰프를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 RFID 장치의 전체 구성도이다.
본 발명의 RFID(100)는 크게 아날로그 블록(200)과, 디지털 블록(300) 및 오프셋 전압 제어가능 FeRAM(400)을 포함한다.
여기서, 아날로그 블록(200)은 전압 멀티플라이어(Voltage Multiplier;210), 전압 리미터(Voltage Limiter;220), 모듈레이터(Modulator;230), 디모듈레이터(Demodulator;240), 전압 더블러(Voltage Doubler;250), 파워 온 리셋부(Power On Reset unit;260), 클럭 발생부(270) 및 안테나(280)를 구비한다.
그리고, 아날로그 블록(200)의 안테나(280)는 외부의 리더기 또는 라이터기와 데이터를 송수신하기 위한 구성이다. 전압 멀티플라이어(210)는 안테나(280)로부터 인가되는 전송 주파수에 의해 RFID(100)의 전원 VDD을 생성한다. 전압 리미터(220)는 안테나(280)로부터 인가된 전송 주파수에 따라 전송 전압의 크기를 제한하여 디모듈레이터(240)에 출력한다.
또한, 모듈레이터(230)는 디지털 블록(300)으로부터 인가되는 응답 신호 RP를 모듈레이팅하여 안테나(280)에 전송한다. 디모듈레이터(240)는 전압 멀티플라 이어(210)와 전압 리미터(220)의 출력전압에 따라 안테나(280)로부터 인가되는 전송 주파수에서 동작 명령 신호를 검출하여 명령신호 CMD를 디지털 블록(300)에 출력한다.
전압 더블러(250)는 전압 멀티플라이어(210)로부터 인가되는 전압 VDD을 승압하여 2배의 승압전압 VDD2를 오프셋 전압 제어가능 FeRAM(400)에 공급한다. 파워 온 리셋부(260)는 전압 멀티플라이어(210)의 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋신호 POR를 디지털 블록(300)에 출력한다. 클럭 발생부(270)는 전압 멀티플라이어(210)의 출력 전압 VDD에 따라 디지털 블록(300)의 동작을 제어하기 위한 클럭 CLK를 디지털 블록(300)에 공급한다.
또한, 상술된 디지털 블록(300)은 아날로그 블록(200)으로부터 전원전압 VDD, 파워 온 리셋신호 POR, 클럭 CLK 및 명령신호 CMD를 인가받고, 아날로그 블록(200)에 응답신호 RP를 출력한다. 그리고, 디지털 블록(300)은 어드레스 ADD, 입/출력 데이터 I/O, 제어신호 CTR 및 클럭 CLK을 오프셋 전압 제어가능 FeRAM(400)에 출력한다.
도 5는 도 4의 오프셋 전압 제어가능 FeRAM(400)의 상세 구성도이다.
오프셋 전압 제어가능 FeRAM(400)은 워드라인 디코더(410), 제어신호 처리부(420), 셀 어레이부(430), 센스앰프 및 입출력 버퍼(440)를 포함한다.
워드라인 디코더(410)는 어드레스 ADD[7:0]를 디코딩하여 셀 어레이부(430)에 출력한다. 여기서, 어드레스 ADD[7:0]는 인터페이스 제어부(Interface controller)로부터 인가되는 어드레스를 나타낸다.
제어신호 처리부(420)는 칩 인에이블 신호 CE, 출력 인에이블 신호 OE, 및 라이트 인에이블 신호 WE를 수신하여 리드/라이트 동작을 제어하기 위한 제어신호를 워드라인 디코더(410)와 센스앰프 및 입출력 버퍼(440)로 출력한다.
셀 어레이부(430)는 복수개의 메모리 셀을 구비하고, 워드라인 디코더(410)로부터 출력된 어드레스에 의해 복수개의 메모리 셀 중 하나가 선택되어 진다. 또한, 본 발명의 실시예에서 비트라인 커패시턴스 제어가능 FeRAM(400)는 256 비트이며, 셀 어레이부(430)는 32개의 로오(row)와 8개의 컬럼(column)으로 구성되는 것이 바람직하다. 하지만, 본 발명은 이에 한정되는 것이 아니며, 셀 어레이부(430)의 크기는 그 이상 또는 그 이하로 설정될 수 있다.
셀 어레이부(430)의 8개의 컬럼은 각각 센스앰프(440)와 연결된다. 여기서, 셀 어레이부(430)의 컬럼 라인을 센스앰프(440)와 일대일 대응되며, 8개의 컬럼 라인은 8개의 센스앰프(440)와 연결되는 것이 바람직하다.
센스앰프 및 입출력 버퍼(440)는 선택된 셀의 데이터를 센싱 및 증폭하여 데이터 버스 DB에 출력하거나, 데이터 버스 DB를 통해 외부로부터 입력되는 데이터 M_DATA[7:0]를 셀 어레이부(430)에 전달한다.
도 6은 도 5의 셀 어레이부(430)에 관한 상세 회로도이다.
셀 어레이부(430)는 셀 어레이(431), 센스앰프 SA2, 비트라인 균등화부(433), 및 오프셋 제어수단인 오프셋 커패시터부(434)를 포함한다.
여기서, 셀 어레이(431)는 비트라인쌍 BL,/BL과 복수개의 워드라인 WL 및 복수개의 플레이트 라인 PL이 교차하는 영역에 형성된 복수개의 단위 셀 UC을 구비한 다. 비트라인 BL에 연결된 단위 셀 UC과 비트라인 /BL에 연결된 단위 셀 UC은 서로 반대 데이터(D,/D)를 저장한다. 그리고, 비트라인 /BL에는 레퍼런스 전압 REF이 인가된다.
복수개의 단위 셀 UC 각각은 스위칭 소자 T와 강유전체 커패시터 FC를 포함한다. 강유전체 커패시터 FC는 플레이트 라인 PL과 스위칭 소자 T 사이에 연결된다. 그리고, 스위칭 소자 T는 비트라인 BL(또는, 비트라인 /BL)과 강유전체 커패시터 FC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 센스앰프 SA2는 비트라인쌍 BL,/BL 사이에 연결되어 센스앰프 인에이블 신호 SEN에 의해 제어된다. 즉, 센스앰프 인에이블 신호 SEN가 활성화되면 비트라인쌍 BL,/BL의 전압 차에 의해 센싱된 데이터를 증폭한다.
또한, 비트라인 균등화부(433)는 NMOS트랜지스터 N1~N3를 포함한다. 여기서, NMOS트랜지스터 N1는 접지전압단과 비트라인 BL 사이에 연결된다. 그리고, NMOS트랜지스터 N2는 비트라인쌍 BL,/BL 사이에 연결된다. 또한, NMOS트랜지스터 N3는 접지전압단과 비트라인 /BL 사이에 연결된다. 이러한 NMOS트랜지스터 N1~N3는 비트라인 균등화신호 BLEQ가 활성화될 경우 턴 온 되어 비트라인쌍 BL,/BL을 균등화시킨다.
또한, 오프셋 커패시터부(434)는 비트라인 BL과 접지전압단 사이에 접속되는 오프셋 커패시터 OC를 구비한다. 따라서, 비트라인 BL에 걸리는 총 비트라인 커패시턴스(CBL)의 값은 비트라인 고유의 커패시턴스 Ci와 오프셋 커패시터 OC의 커패시턴스(Coffset)의 합이 된다. 그리고, 비트라인 /BL에 걸리는 비트라인 커패시턴 스(CBL)의 값은 비트라인 고유의 커패시턴스 Ci가 된다.
도 7은 도 6의 셀 어레이부(430)에서 최초의 셀 동작시 비트라인 BL,/BL의 전압 파형을 나타낸 도면이다.
본 발명의 셀 어레이부(430)에서 비트라인 BL에 걸리는 총 비트라인 커패시턴스(CBL)의 값은 비트라인 고유의 커패시턴스 Ci와 오프셋 커패시터 OC의 커패시턴스(Coffset)의 합이 된다. 그리고, 비트라인 /BL에 걸리는 비트라인 커패시턴스(CBL)의 값은 비트라인 고유의 커패시턴스 Ci가 된다.
이에 따라, 센스앰프 SA2가 활성화되기 이전에 비트라인 균등화부(10)가 활성화되더라도 비트라인 BL과 비트라인 /BL(REF)의 전압 레벨이 서로 달라지게 된다. 이때, 셀에 저장된 강유전체 용량이 같으므로 비트라인 BL,/BL에 유도되는 센싱 전압 레벨은 서로 동일하다.
즉, 센스앰프 SA2가 활성화되기 이전에 비트라인 /BL의 전압 레벨이 비트라인 BL의 전압 레벨보다 높아지게 된다. 비트라인 /BL에 유도된 커패시턴스 Ci의 값이 비트라인 BL에 유도된 커패시턴스(Ci+Coffset)의 값보다 작기 때문에 비트라인 /BL의 전압 레벨이 더 높아지게 된다.
그리고, 센스앰프 SA2가 활성화된 이후에는 전하 분배에 의해 비트라인 BL,/BL(REF)의 전압 레벨이 각각 로우, 하이 레벨로 서로 달라지게 된다. 즉, 비트라인 BL의 전압 레벨이 로우 레벨로 천이하고, 비트라인 /BL의 전압 레벨이 하이 레벨로 천이하게 된다. 이에 따라, 비트라인 BL의 전압 레벨을 로우 레벨로 셋팅할 수 있게 된다.
도 8은 도 5의 셀 어레이부(430)에 관한 다른 실시예이다.
셀 어레이부(430)는 셀 어레이(435), 센스앰프 SA3, 및 비트라인 균등화부(437)를 포함한다.
여기서, 셀 어레이(435)는 비트라인쌍 BL,/BL과 복수개의 워드라인 WL 및 복수개의 플레이트 라인 PL이 교차하는 영역에 형성된 복수개의 단위 셀 UC을 구비한다. 비트라인 BL에 연결된 단위 셀 UC과 비트라인 /BL에 연결된 단위 셀 UC은 서로 반대 데이터(D,/D)를 저장한다.
복수개의 단위 셀 UC 각각은 스위칭 소자 T와 강유전체 커패시터 FC를 포함한다. 강유전체 커패시터 FC는 플레이트 라인 PL과 스위칭 소자 T 사이에 연결된다. 그리고, 스위칭 소자 T는 비트라인 BL(또는, 비트라인 /BL)과 강유전체 커패시터 FC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
또한, 비트라인 균등화부(437)는 NMOS트랜지스터 N1~N3를 포함한다. 여기서, NMOS트랜지스터 N1는 접지전압단과 비트라인 BL 사이에 연결된다. 그리고, NMOS트랜지스터 N2는 비트라인쌍 BL,/BL 사이에 연결된다. 또한, NMOS트랜지스터 N3는 접지전압단과 비트라인 /BL 사이에 연결된다. 이러한 NMOS트랜지스터 N1~N3는 비트라인 균등화신호 BLEQ가 활성화될 경우 턴 온 되어 비트라인쌍 BL,/BL을 균등화시킨다.
그리고, 센스앰프 SA3는 비트라인쌍 BL,/BL 사이에 연결되어 센스앰프 인에이블 신호 SEN에 의해 제어된다. 즉, 센스앰프 인에이블 신호 SEN가 활성화되면 비트라인쌍 BL,/BL의 전압 차에 의해 센싱된 데이터를 증폭한다. 여기서, 센스앰 프 SA3는 포지티브(+) 단자가 비트라인 BL과 연결되고, 네가티브(-) 단자가 비트라인 /BL(REF)에 연결된다.
이러한 구성을 갖는 센스앰프 SA3는 비트라인쌍 BL,/BL의 센싱 전류를 증폭하여 오프셋 전압을 출력한다. 그리고, 비트라인쌍 BL,/BL의 커패시턴스(CBL)는 동일한 커패시턴스 Ci 값을 갖는다.
또한, 비트라인 BL,/BL 상에서는 비트라인쌍 BL,/BL이 동일한 커패시턴스 Ci의 값을 갖지만, 센스앰프 SA3의 입력 특성이 일정한 오프셋 전압을 갖도록 설정된다. 즉, 센스앰프 OSA3는 비트라인 BL과 연결된 포지티브(+) 단자의 전류 구동 능력이 비트라인 /BL과 연결된 네가티브(-) 단자보다 높게 설정된다.
도 9는 도 8의 셀 어레이부(430)에서 최초의 셀 동작시 비트라인 BL,/BL의 전압 파형을 나타낸 도면이다.
최초의 셀 동작시에는 비트라인 BL,/BL의 기생 커패시턴스 Ci의 값이 같아지게 된다. 그리고, 셀에 저장된 강유전체 용량이 같으므로 비트라인 BL,/BL에 유도되는 센싱 전압 레벨이 같아지게 된다. 이에 따라, 센스앰프 SA3가 활성화되기 이전에는 비트라인 균등화부(10)가 활성화되어 비트라인 BL과 비트라인 /BL(REF)의 전압 레벨이 같아지게 된다.
반면에, 센스앰프 SA3가 활성화된 이후에는 전하 분배에 의해 비트라인 BL,/BL의 전압 레벨이 각각 로우, 하이 레벨로 서로 달라지게 된다.
즉, 센스앰프 SA3는 비트라인 BL과 연결된 포지티브(+) 단자의 전류 구동 능력이 비트라인 /BL과 연결된 네가티브(-) 단자보다 높게 설정되어 있다. 이에 따 라, 센스앰프 SA3의 오프셋 전압 값에 의해 비트라인 BL의 전압 레벨이 로우 레벨로 천이하고, 비트라인 /BL의 전압 레벨이 하이 레벨로 천이하게 된다. 따라서, 초기의 셀 동작시 비트라인 BL의 전압 레벨을 로우 레벨로 셋팅할 수 있게 된다.
도 10은 도 5의 셀 어레이부(430)의 동작 타이밍도이다.
먼저, t0 구간은 비트라인 BL,/BL을 접지전압 레벨로 프리차지 하기 위한 구간이다. 워드라인 WL은 t1, t2, t3 구간에서 활성화되고, 플레이트 라인 PL은 t1, t2 구간에서 활성화된다.
센스앰프 인에이블 신호 SEN는 t2, t3 구간에서 활성화되고, 비트라인 균등화신호 BLEQ는 t0,t4 프리차지 구간에서 활성화된다. 비트라인쌍 BL,/BL은 워드라인 WL과 플레이트 라인 PL이 활성화되는 t2, t3 구간에서 디벨롭되어 데이터를 증폭한다.
즉, 워드라인 WL이 활성화되고 센스앰프 인에이블신호 SEN가 활성화되면, 센스앰프(SA2 또는 SA3)가 구동하기 시작한다. 그리고, t1 구간에서 차지 쉐어링을 한 후, t2, t3 구간에서 비트라인쌍 BL,/BL이 디벨롭 되어 데이터를 증폭한다. 이때, t2 구간에서는 데이터 "0"이 재저장되고, t3 구간에서는 데이터 "1"이 재저장된다.
도 11은 도 8의 센스앰프 SA3에서 오프셋 전압 값을 설명하기 위한 도면이다.
본 발명의 셀 어레이부(430)에서 센스앰프 SA3가 활성화되기 이전에는 비트라인 BL과 비트라인 /BL(REF)의 전압 레벨이 동일하다. 하지만, 센스앰프 SA3는 비트라인 BL과 연결된 포지티브(+) 단자의 전류 구동 능력이 비트라인 /BL과 연결된 네가티브(-) 단자보다 높게 설정되어 있다.
이에 따라, 센스앰프 SA3의 포지티브(+) 단자로 입력되는 비트라인 BL의 전압 레벨과 네가티브(-) 단자로 입력되는 비트라인 /BL의 레퍼런스 전압 레벨이 달라 지게 된다.
따라서, 센스앰프 SA3의 포지티브(+) 단자와 네가티브(-) 단자 사이의 오프셋 전압 Voffset의 값은 "kV"로 설정된다. 즉, 센스앰프 SA3는 비트라인 BL과 비트라인 /BL의 값이 같을 경우 데이터 "0"을 출력한다. 그리고, 센스앰프 SA3는 비트라인 BL의 전압 레벨이 오프셋 전압 Voffset 값 이상이 될 경우 데이터 "1"을 출력하게 된다.
도 12는 도 11의 센스앰프 SA3에 관한 상세 회로도이다.
센스앰프 SA3는 PMOS트랜지스터 P1~P3와, NMOS트랜지스터 N4~N6를 포함한다. 여기서, PMOS트랜지스터 P1와 NMOS트랜지스터 N6는 센스앰프 SA3를 동작시키기 위한 인에이블 수단이다. 그리고, PMOS트랜지스터 P2,P3와 NMOS트랜지스터 N4,N5는 비트라인 BL과 비트라인 /BL의 전류 구동 능력을 다르게 설정하기 위한 구동 수단이다.
여기서, PMOS트랜지스터 P1는 전원전압 VDD 인가단과 PMOS트랜지스터 P2,P3 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 /SEN가 인가된다. 그리고, PMOS트랜지스터 P2,P3와 NMOS트랜지스터 N4,N5는 PMOS트랜지스터 P1와 NMOS트랜지스터 N6 사이에 접속되며, 크로스 커플드 연결된다.
PMOS트랜지스터 P2와 NMOS트랜지스터 N4의 공통 게이트 단자는 비트라인 /BL과 연결되고, PMOS트랜지스터 P3와 NMOS트랜지스터 N5의 공통 게이트 단자는 비트라인 BL과 연결된다.
또한, NMOS트랜지스터 N6는 NMOS트랜지스터 N4,N5와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. 여기서, 센스앰프 인에이블 신호 SEN는 센스앰프 인에이블 신호 /SEN와 위상이 반대인 신호이다.
이러한 구성을 갖는 센스앰프 SA3는 NMOS트랜지스터 N4의 전류 특성이 NMOS트랜지스터 N5에 비해 k배 크도록 설정된다.(여기서, k는 1 보다 큰 상수) 따라서, NMOS트랜지스터 N4의 드레인-소스 방향으로 Id×k의 값을 갖는 전류가 흐르게 되고, NMOS트랜지스터 N5의 드레인-소스 방향으로 Id 값을 갖는 전류가 흐르게 된다.
즉, 센스앰프 인에이블 신호 SEN가 하이 레벨로 활성화될 경우 PMOS트랜지스터 P1와 NMOS트랜지스터 N6가 턴 온 되어 센스앰프 SA3가 동작하게 된다. 그리고, 비트라인 BL에는 Id×k의 값을 갖는 전류가 흐르게 되고, 비트라인 /BL에는 Id 값을 갖는 전류가 흐르게 된다.
따라서, 센스앰프 SA3의 포지티브(+) 단자와 네가티브(-) 단자 사이의 오프셋 전압 Voffset의 값은 "kV"로 설정된다. 이에 따라, 센스앰프 SA3는 비트라인 BL과 비트라인 /BL의 값이 같을 경우 데이터 "0"을 출력한다. 그리고, 센스앰프 SA3는 비트라인 BL의 전압 레벨이 오프셋 전압 Voffset 값 이상이 될 경우 데이터 "1"을 출력하게 된다.
본원발명의 센스앰프 SA3는 NMOS트랜지스터 N4,N5를 통해 오프셋 전압 Voffset 값의 특성 변수를 설정할 수 있는데, 그 방법은 다음의 [표 1]에 나타난 바와 같다. [표 1]에서 k는 1 보다 큰 상수를 나타낸다.
오프셋 특성 변수 NMOS트랜지스터 N4 NMOS트랜지스터 N5 정의
방법1 Width kW W Channel width
방법2 Length L kL Channel length
방법3 Vt Vtn kVtn Threshold voltage
방법4 Id kId Id drain-source current
즉, 센스앰프 SA3에서 오프셋 전압 Voffset 값의 특성 변수를 설정하는 방법 1은 NMOS트랜지스터 N4,N5의 채널 폭(Channel width)을 다르게 설정하는 것이다. 즉, NMOS트랜지스터 N4의 채널 폭을 kW으로 설정하고, NMOS트랜지스터 N5의 채널 폭을 W로 설정하여, 비트라인 BL의 전류 구동 능력을 높게 설정하게 된다.
그리고, 센스앰프 SA3에서 오프셋 전압 Voffset 값의 특성 변수를 설정하는 방법 2는 NMOS트랜지스터 N4,N5의 채널 길이(Channel length)를 다르게 설정하는 것이다. 즉, NMOS트랜지스터 N4의 채널 길이를 L으로 설정하고, NMOS트랜지스터 N5의 채널 길이를 kL로 설정하여, 비트라인 BL의 전류 구동 능력을 높게 설정하게 된다.
또한, 센스앰프 SA3에서 오프셋 전압 Voffset 값의 특성 변수를 설정하는 방법 3은 NMOS트랜지스터 N4,N5의 문턱 전압(Threshold voltage)을 다르게 설정하는 것이다. 즉, NMOS트랜지스터 N4의 문턱 전압을 Vtn으로 설정하고, NMOS트랜지스터 N5의 문턱 전압을 kVtn으로 설정하여, 비트라인 BL의 전류 구동 능력을 높게 설정하게 된다.
또한, 센스앰프 SA3에서 오프셋 전압 Voffset 값의 특성 변수를 설정하는 방법 4는 NMOS트랜지스터 N4,N5의 드레인-소스 전류(Drain-source current)를 다르게 설정하는 것이다. 즉, NMOS트랜지스터 N4의 드레인-소스 전류를 kId로 설정하고, NMOS트랜지스터 N5의 드레인-소스 전류를 Id로 설정하여, 비트라인 BL의 전류 구동 능력을 높게 설정하게 된다.
이상에서 설명한 바와 같이, 본 발명은 RFID 태그의 초기 메모리 저장 데이터를 오프셋 전압으로 설정할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (26)

  1. 아날로그 블록과, 디지털 블록 및 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하는 RFID 장치에 있어서,
    상기 메모리 블록은 상기 셀 어레이부와 연결된 비트라인의 오프셋 전압 값을 설정하는 오프셋 제어수단을 포함하고,
    상기 오프셋 제어 수단은 오프셋 커패시터를 포함하는 것을 특징으로 하는 RFID 장치.
  2. 제 1항에 있어서, 상기 메모리 블록은
    어드레스를 디코딩하여 상기 셀 어레이부에 대응하는 워드라인을 선택하는 워드라인 디코더;
    상기 셀 어레이부에서 선택된 비트라인에 실린 데이터를 센싱 및 증폭하는 센스앰프;
    상기 셀 어레이부의 데이터를 외부로 출력하고, 외부로부터 입력되는 데이터를 상기 셀 어레이부에 전달하는 입출력 버퍼; 및
    리드/라이트 동작을 위한 제어신호를 상기 워드라인 디코더 및 상기 센스앰프 및 상기 입출력 버퍼로 출력하는 제어신호 처리부를 더 포함하는 것을 특징으로 하는 RFID 장치.
  3. 제 2항에 있어서, 상기 셀 어레이부는
    상기 비트라인, 복수개의 워드라인, 및 복수개의 플레이트 라인이 교차하는 영역에 형성된 복수개의 단위 셀을 구비하는 셀 어레이; 및
    비트라인 균등화신호에 의해 제어되어 상기 비트라인을 일정레벨로 균등화시키는 비트라인 균등화부를 더 포함하는 것을 특징으로 하는 RFID 장치.
  4. 제 1항에 있어서, 상기 오프셋 커패시터는 제 1비트라인과 제 2비트라인 중 상기 제 1비트라인에 연결되는 것을 특징으로 하는 RFID 장치.
  5. 제 4항에 있어서, 상기 제 1비트라인과 상기 제 2비트라인은 하나의 센스앰프와 연결되는 것을 특징으로 하는 RFID 장치.
  6. 제 4항에 있어서, 상기 제 1비트라인의 커패시터는 고유의 커패시턴스(Ci)와 상기 오프셋 커패시터의 커패시턴스(Coffset)의 합으로 설정되는 것을 특징으로 하는 RFID 장치.
  7. 제 4항에 있어서, 상기 제 2비트라인의 커패시터는 고유의 커패시턴스(Ci)로 설정되는 것을 특징으로 하는 RFID 장치.
  8. 제 4항에 있어서, 상기 오프셋 제어수단은 센스앰프의 활성화 이전에 상기 제 1비트라인과 상기 제 2비트라인의 전압 레벨이 다르게 설정되는 것을 특징으로 하는 RFID 장치.
  9. 제 4항에 있어서, 상기 오프셋 제어수단은 센스앰프의 활성화 이후에 상기 제 2비트라인의 전압 레벨이 하이 레벨로 천이하고, 상기 제 1비트라인의 전압 레벨이 로우 레벨로 천이하는 것을 특징으로 하는 RFID 장치.
  10. 제 1항에 있어서, 상기 셀 어레이부는 비휘발성 강유전체 커패시터 소자를 포함하는 것을 특징으로 하는 RFID 장치.
  11. 아날로그 블록과, 디지털 블록 및 셀 어레이부에 데이터를 리드/라이트 하는 메모리 블록을 포함하는 RFID 장치에 있어서,
    상기 메모리 블록은 상기 셀 어레이부에서 선택된 비트라인에 실린 데이터를 센싱 및 증폭하고, 상기 비트라인의 오프셋 전압 값을 설정하는 센스앰프를 포함하고,
    상기 센스앰프는 제 1비트라인과 제 2비트라인 중 상기 제 1비트라인과 연결된 입력단의 전류 구동 능력이 더 높게 설정되고, 상기 제 1비트라인과 상기 제 2비트라인은 동일한 고유 커패시턴스(Ci)를 갖는 것을 특징으로 하는 RFID 장치.
  12. 제 11항에 있어서, 상기 메모리 블록은
    어드레스를 디코딩하여 상기 셀 어레이부에 대응하는 워드라인을 선택하는 워드라인 디코더;
    상기 셀 어레이부의 데이터를 외부로 출력하고, 외부로부터 입력되는 데이터를 상기 셀 어레이부에 전달하는 입출력 버퍼; 및
    리드/라이트 동작을 위한 제어신호를 상기 워드라인 디코더 및 상기 센스앰프 및 상기 입출력 버퍼로 출력하는 제어신호 처리부를 더 포함하는 것을 특징으로 하는 RFID 장치.
  13. 제 12항에 있어서, 상기 셀 어레이부는
    상기 비트라인, 복수개의 워드라인, 및 복수개의 플레이트 라인이 교차하는 영역에 형성된 복수개의 단위 셀을 구비하는 셀 어레이; 및
    비트라인 균등화신호에 의해 제어되어 상기 비트라인을 일정레벨로 균등화시키는 비트라인 균등화부를 더 포함하는 것을 특징으로 하는 RFID 장치.
  14. 삭제
  15. 제 11항에 있어서, 상기 제 1비트라인과 상기 제 2비트라인은 하나의 센스앰프와 연결되는 것을 특징으로 하는 RFID 장치.
  16. 삭제
  17. 제 11항에 있어서, 상기 센스앰프의 활성화 이전에 상기 제 1비트라인과 상기 제 2비트라인의 전압 레벨이 동일하게 설정되는 것을 특징으로 하는 RFID 장치.
  18. 제 11항에 있어서, 상기 센스앰프의 활성화 이후에 상기 제 2비트라인의 전압 레벨이 하이 레벨로 천이하고, 상기 제 1비트라인의 전압 레벨이 로우 레벨로 천이하는 것을 특징으로 하는 RFID 장치.
  19. 제 11항에 있어서, 상기 센스앰프는 상기 제 1비트라인이 상기 제 2비트라인 보다 kV 만큼(여기서, k는 1보다 큰 상수) 높은 오프셋 전압 값을 갖도록 설정되는 것을 특징으로 하는 RFID 장치.
  20. 제 11항에 있어서, 상기 센스앰프는
    센스앰프 인에이블 신호에 따라 상기 센스앰프의 활성화 상태를 제어하는 인에이블 수단; 및
    상기 제 1비트라인과 상기 제 2비트라인과 연결되어 상기 제 1비트라인과 상기 제 2비트라인의 오프셋 전압 값을 다르게 설정하는 구동수단을 포함하는 것을 특징으로 하는 RFID 장치.
  21. 제 20항에 있어서, 상기 구동수단은 상기 제 1비트라인과 상기 제 2비트라인 사이에 크로스 커플드 연결된 PMOS트랜지스터 쌍과 NMOS트랜지스터 쌍을 포함하는 것을 특징으로 하는 RFID 장치.
  22. 제 20항에 있어서, 상기 구동수단은 채널 폭이 서로 다르게 설정된 트랜지스터를 포함하는 것을 특징으로 하는 RFID 장치.
  23. 제 20항에 있어서, 상기 구동수단은 채널 길이가 서로 다르게 설정된 트랜지스터를 포함하는 것을 특징으로 하는 RFID 장치.
  24. 제 20항에 있어서, 상기 구동수단은 문턱 전압이 서로 다르게 설정된 트랜지스터를 포함하는 것을 특징으로 하는 RFID 장치.
  25. 제 20항에 있어서, 상기 구동수단은 드레인-소스 전류가 서로 다르게 설정된 트랜지스터를 포함하는 것을 특징으로 하는 RFID 장치.
  26. 제 11항에 있어서, 상기 셀 어레이부는 비휘발성 강유전체 커패시터 소자를 포함하는 것을 특징으로 하는 RFID 장치.
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