KR101037546B1

KR101037546B1 - Ｒｆｉｄ 장치

Info

Publication number: KR101037546B1
Application number: KR1020090129392A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-12-23
Filing date: 2009-12-23
Publication date: 2011-05-26

Abstract

본 발명은 RFID 장치에 관한 것으로서, RFID 장치에 저전압이 인가되는 경우에도 안정적인 동작이 가능하도록 하는 기술을 개시한다. 이러한 본 발명은 외부의 리더기와 무선신호를 송수신하는 무선신호 송수신 수단, 무선신호 송수신 수단의 출력에서 명령신호를 검출하며, 명령신호에 대응하는 칩 인에이블 신호를 출력하는 디지털부, 디지털부로부터 인가되는 제어신호에 따라 데이터의 리드 또는 라이트 동작이 이루어지는 메모리부, 및 전원전압의 레벨을 검출하여 검출신호를 생성하고, 칩 인에이블 신호와 검출신호에 따라 메모리부의 활성화 여부를 제어하기 위한 동작신호를 메모리부에 출력하는 메모리 활성화 제어부를 포함한다.

Description

ＲＦＩＤ 장치{RFID device}

본 발명은 RFID 장치에 관한 것으로서, 외부의 리더기와 안테나를 통해 무선 신호를 송수신하여 사물을 자동으로 식별할 수 있도록 하는 기술이다.

RFID 태그 칩(Radio Frequency IDentification Tag Chip)이란 무선 신호를 이용하여 사물을 자동으로 식별하기 위해 식별 대상이 되는 사물에는 RFID 태그를 부착하고 무선 신호를 이용한 송수신을 통해 RFID 리더와 통신을 수행하는 비접촉식 자동 식별 방식을 제공하는 기술이다. 이러한 RFID가 사용되면서 종래의 자동 식별 기술인 바코드 및 광학 문자 인식 기술의 단점을 보완할 수 있게 되었다.

최근에 들어, RFID 태그는 물류 관리 시스템, 사용자 인증 시스템, 전자 화폐 시스템, 교통 시스템 등의 여러 가지 경우에 이용되고 있다.

예를 들어, 물류 관리 시스템에서는 배달 전표 또는 태그(Tag) 대신에 데이터가 기록된 IC(Integrated Circuit) 태그를 이용하여 화물의 분류 또는 재고 관리 등이 행해지고 있다. 또한, 사용자 인증 시스템에서는 개인 정보 등을 기록한 IC 카드를 이용하여 입실 관리 등을 행하고 있다.

한편, RFID 태그에 사용되는 메모리로 불휘발성 강유전체 메모리가 사용될 수 있다.

일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.

이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 소자로서, 기억 소자로 강유전체 커패시터를 사용한다. 강유전체는 높은 잔류 분극 특성을 가지는데, 그 결과 전계를 제거하더라도 데이터가 지워지지 않는다.

도 1은 일반적인 RFID 장치의 전체 구성도이다.

종래 기술에 따른 RFID 장치는 크게 안테나부(1), 아날로그부(4), 디지털부(5) 및 메모리부(6)를 포함한다.

여기서, 안테나부(1)는 외부의 RFID 리더로부터 송신된 무선 신호를 수신하는 역할을 한다. 안테나부(1)를 통해 수신된 무선 신호는 안테나 패드(2,3)를 통해 아날로그부(4)로 입력된다.

아날로그부(4)는 입력된 무선 신호를 증폭하여, RFID 태그의 구동전압인 전원전압 VDD을 생성한다. 그리고, 입력된 무선 신호에서 동작 명령 신호를 검출하여 명령 신호 CMD를 디지털부(5)에 출력한다. 그 외에, 아날로그부(4)는 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋신호 POR와 클록신호 CLK를 디지털부(5)로 출력한다.

디지털부(5)는 아날로그부(4)로부터 전원전압 VDD, 파워 온 리셋신호 POR, 클록신호 CLK 및 명령 신호 CMD를 입력받아, 아날로그부(4)에 응답신호 RP를 출력한다. 또한, 디지털부(5)는 어드레스 ADD, 입/출력 데이터 I/O, 제어 신호 CTR 및 클록 신호 CLK을 메모리부(6)에 출력한다.

또한, 메모리부(6)는 메모리 소자를 이용하여 데이터를 리드/라이트하고, 데이터를 저장한다.

여기서, RFID 장치는 여러 대역의 주파수를 사용하는데, 주파수 대역에 따라 그 특성이 달라진다. 일반적으로 RFID 장치는 주파수 대역이 낮을수록 인식 속도가 느리고 짧은 거리에서 동작하며, 환경의 영향을 적게 받는다. 반대로, 주파수 대역이 높을수록 인식 속도가 빠르고 긴 거리에서 동작하며, 환경의 영향을 많이 받는다.

본 발명은 다음과 같은 목적을 갖는다.

첫째, RFID 장치에 있어서 전원전압이 셀의 동작에 필요한 임계전압 이하로 감소할 경우에도 안정적인 동작이 가능하도록 하는데 그 목적이 있다.

둘째, 칩 인에이블 신호가 활성화된 이후에 전원전압이 감소할 경우 메모리 활성화 동작을 안정적으로 수행할 수 있도록 하는데 그 목적이 있다.

셋째, 칩 인에이블 신호가 활성화되기 이전에 전원전압이 감소할 경우 해당 구간 동안 메모리가 동작하지 않도록 하여 메모리 셀의 동작 오류를 방지할 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 RFID 장치는, 외부의 리더기와 무선신호를 송수신하는 무선신호 송수신 수단; 무선신호 송수신 수단의 출력에서 명령신호를 검출하며, 명령신호에 대응하는 칩 인에이블 신호를 출력하는 디지털부; 디지털부로부터 인가되는 제어신호에 따라 데이터의 리드 또는 라이트 동작이 이루어지는 메모리부; 및 전원전압의 레벨을 검출하여 검출신호를 생성하고, 칩 인에이블 신호와 검출신호에 따라 메모리부의 활성화 여부를 제어하기 위한 동작신호를 메모리부에 출력하는 메모리 활성화 제어부를 포함하는 것을 특징으로 한다.

본 발명은 다음과 같은 효과를 제공한다.

첫째, RFID 장치에 있어서 전원전압이 셀의 동작에 필요한 임계전압 이하로 감소할 경우에도 안정적인 동작이 가능하도록 한다.

둘째, 칩 인에이블 신호가 활성화된 이후에 전원전압이 감소할 경우 메모리 활성화 동작을 안정적으로 수행할 수 있도록 한다.

셋째, 칩 인에이블 신호가 활성화되기 이전에 전원전압이 감소할 경우 해당 구간 동안 메모리가 동작하지 않도록 하여 메모리 셀의 동작 오류를 방지할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2는 본 발명에 따른 RFID 장치의 상세 구성도이다.

본 발명은 전압 증폭부(Voltage multiplier;100)와, 변조부(Modulator;110)와, 복조부(Demodulator;120)와, 파워 온 리셋부(Power On Reset unit;130)와, 클록 발생부(140)와, 디지털부(200), 메모리 활성화 제어(Memory activation control)부(300) 및 메모리부(400)를 포함한다.

여기서, 전압 증폭부(100)와, 변조부(110)와, 복조부(120)와, 파워 온 리셋 부(130)와, 클록 발생부(140)는 외부의 리더기와 무선신호(RF)를 송수신하기 위한 무선신호 송수신 수단에 해당한다.

그리고, 안테나 ANT는 외부의 리더기 또는 라이터기와 RFID 간에 데이터를 송수신하기 위한 구성이다. 안테나 ANT는 RFID 태그와 안테나 패드 ANT(+),ANT(-)를 통해 연결된다.

전압 증폭부(100)는 안테나 ANT로부터 인가되는 무선신호(RF)에 의해 RFID 장치의 구동전압인 전원전압 VDD을 생성한다.

또한, 변조부(110)는 디지털부(200)로부터 인가되는 응답 신호 RP를 변조하여 안테나 ANT에 전송한다. 복조부(120)는 전압 증폭부(100)의 출력전압에 따라 안테나 ANT로부터 인가되는 무선신호(RF)에서 동작 명령 신호를 검출하여 명령신호 CMD를 디지털부(200)에 출력한다.

그리고, 파워 온 리셋부(130)는 전압 증폭부(100)의 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋신호 POR를 디지털부(200)에 출력한다. 클록 발생부(140)는 전압 증폭부(100)의 출력 전압 VDD에 따라 디지털부(200)의 동작을 제어하기 위한 클록 CLK을 디지털부(200)에 공급한다.

또한, 상술된 디지털부(200)는 전원전압 VDD, 파워 온 리셋신호 POR, 클록 CLK 및 명령신호 CMD를 인가받아 명령신호 CMD를 해석하고 제어신호 및 처리 신호들을 생성하여 변조부(110)에 해당하는 응답신호 RP를 출력한다.

그리고, 디지털부(200)는 어드레스 ADD, 입/출력 데이터 I/O, 출력 인에이블 신호 OE, 라이트 인에이블 신호 WE 등의 제어신호를 메모리부(400)에 출력한다. 또한, 디지털부(200)는 칩 인에이블 신호 CE_d를 메모리 활성화 제어부(300)에 출력한다.

메모리 활성화 제어부(300)는 칩 인에이블 신호 CE_d에 따라 전원전압의 레벨을 검출하여 동작신호 CE_m를 메모리부(400)에 출력한다. 이러한 메모리 활성화 제어부(300)는 RFID의 전원전압을 감지한다.

이에 따라, 메모리 활성화 제어부(300)는 전원전압이 메모리부(400)의 동작에 적합하지 않은 저전압 상태가 될 경우 디지털부(200)로부터 인가되는 칩 인에이블 신호 CE_d가 활성화되어도 동작신호 CE_m를 비활성화 상태로 유지시킨다. 반면에, 칩 인에이블 신호 CE_d가 이미 활성화된 상태에서는 전원전압이 임계전압 이하의 저 전압 상태가 되는 경우에도 액세스 사이클(Access Cycle) 구간 동안에 정상적인 메모리부(400)의 동작이 수행될 수 있도록 한다.

메모리부(400)는 복수 개의 메모리 셀을 포함하고, 각각의 메모리 셀은 데이터를 저장 소자에 라이트하고, 저장 소자에 저장된 데이터를 리드하는 역할을 한다.

여기서, 메모리부(400)는 불휘발성 강유전체 메모리(FeRAM)가 사용될 수 있다. FeRAM은 디램 정도의 데이터 처리 속도를 갖는다. 또한, FeRAM은 디램과 거의 유사한 구조를 가지고, 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 가진다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.

도 3은 도 2의 메모리부(400)에 관한 상세 구성도이다.

메모리부(400)는 워드라인 디코더(410)와, 제어신호 처리부(420)와, 셀 어레이부(430) 및 센스앰프 및 입출력 버퍼(440)를 포함한다.

여기서, 워드라인 디코더(410)는 디지털부(200)로부터 인가되는 어드레스 ADD에 따라 워드라인(WL)을 디코딩하여 셀 어레이부(430)에 출력한다. 여기서, 어드레스 ADD[7:0]는 메모리부(200)로부터 인가되는 어드레스를 나타낸다.

제어신호 처리부(420)는 메모리 활성화 제어부(300)로부터 인가되는 동작신호 CE_m와, 디지털부(200)로부터 인가되는 출력 인에이블 신호 OE, 라이트 인에이블 신호 WE 등의 제어신호에 따라 셀 어레이부(430)를 구동하기 위한 워드라인(WL) 및 셀 플레이트 라인(PL)을 제어한다.

그리고, 제어신호 처리부(420)는 메모리 활성화 제어부(300)로부터 인가되는 동작신호 CE_m와, 디지털부(200)로부터 인가되는 출력 인에이블 신호 OE 및 라이트 인에이블 신호 WE 등의 제어신호에 따라 센스앰프 및 입출력 버퍼(440)의 동작을 제어한다.

즉, 제어신호 처리부(420)는 센스앰프(440)의 활성화 여부를 제어하기 위한 센스앰프 인에이블 신호와, 센스앰프(440)에서 센싱된 데이터를 데이터 버스 M_DATA에 출력하기 위한 출력 인에이블 신호 및 데이터 버스 M_DATA로부터 인가되는 데이터를 셀 어레이부(430)에 라이트 하기 위한 라이트 인에이블 신호를 출력한다.

셀 어레이부(430)는 불휘발성 강유전체 메모리(FeRAM)를 포함한다. 여기서, 셀 어레이부(430)는 복수개의 메모리 셀을 구비하고, 워드라인 디코더(410)로부터 출력된 어드레스에 의해 복수개의 메모리 셀 중 하나가 선택되어 진다. 이러한 셀 어레이부(430)는 강유전체 소자와 스위칭 소자를 포함하는 단위 셀을 복수개 구비하여 강유전체 소자에 데이터를 저장하고 저장된 데이터를 리드한다.

또한, 센스앰프 및 입출력 버퍼(440)는 기준 전압을 기준으로 하여 제어신호 처리부(420)로부터 인가되는 센스앰프 인에이블 신호, 출력 인에이블 신호 OE 및 라이트 인에이블 신호 WE에 따라 그 동작이 제어된다.

그리고, 센스앰프 및 입출력 버퍼(440)는 셀 어레이부(430)로부터 인가되는 데이터를 센싱 증폭하여 데이터 버스 M_DATA에 출력하고, 데이터 버스 M_DATA로부터 인가되는 데이터를 셀 어레이부(430)에 전달한다.

이러한 구성을 갖는 메모리부(400)에서 각 제어신호들의 기능을 살펴보면 다음의 [표 1]과 같다.

제어신호	입/출력 여부	Description
ADD	입력	디지털부로부터 인가된 어드레스
CE_m	입력	메모리 활성화 제어부로부터 인가된 동작신호(칩인에이블신호)
WE	입력	디지털부로부터 인가된 라이트 인에이블 신호
OE	입력	디지털부로부터 인가된 출력 인에이블 신호
M_DATA	입/출력	입/출력 데이터 버스

도 4는 도 3의 셀 어레이부(430)에 관한 상세 회로도이다.

도 4에서는 불휘발성 강유전체 메모리(FeRAM)의 단위 셀 UC이 2T(Transistor)2C(Capacitor) 구조의 셀 C1,C2로 이루어진 경우를 그 실시예로 설명하고자 한다. 여기서, 한쪽의 1T1C 구조의 셀 C1은 비트라인 BL과 연결되어 '정'의 데이터를 저장하고, 다른 한쪽의 1T1C 구조의 셀 C2은 '부'의 데이터를 저장한다.

본 발명은 복수개의 워드라인 WL0~WLn과 복수개의 플레이트 라인 PL0~PLn이 로오 방향으로 배열된다. 여기서, 복수개의 워드라인 WL0~WLn은 별도의 어드레스를 입력받아 하나의 워드라인 WL이 선택되고, 복수개의 플레이트 라인 PL0~PLn은 별도의 어드레스를 입력받아 하나의 플레이트 라인 PL이 선택된다. 그리고, 복수개의 비트라인 쌍 BL0,/BL0~BLm,/BLm이 컬럼 방향으로 배열된다.

또한, 복수개의 워드라인 WL0~WLn과 복수개의 플레이트 라인 PL0~PLn, 및 복수개의 비트라인 쌍 BL0,/BL0~BLm,/BLm이 교차하는 영역에 단위 셀 UC이 형성된다.

단위 셀 UC에서 셀 C1은 스위칭 소자 T1와 강유전체 소자 F1를 포함한다. 스위칭 소자 T1는 비트라인 BL0과 강유전체 소자 F1 사이에 연결되어 게이트 단자가 워드라인 WL0과 연결된다. 여기서, 스위칭 소자 T1는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 그리고, 강유전체 소자 F1는 스위칭 소자 T1와 플레이트 라인 PL 사이에 연결된다.

그리고, 단위 셀 UC에서 셀 C2은 스위칭 소자 T2와 강유전체 소자 F2를 포함한다. 스위칭 소자 T2는 비트라인 /BL0과 강유전체 소자 F2 사이에 연결되어 게이트 단자가 워드라인 WL0과 연결된다. 여기서, 스위칭 소자 T1는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 그리고, 강유전체 소자 F2는 스위칭 소자 T2와 플레이트 라인 PL 사이에 연결된다.

또한, 센스앰프(440)는 비트라인 쌍 BL0,/BL0과 연결되어 단위 셀 UC로부터 인가되는 셀 데이터를 센싱 및 증폭한다. 여기서, 하나의 센스앰프(440)는 비트라인 쌍 BL0,/BL0에 의해 공유된다.

도 5는 도 4의 센스앰프(440)에 관한 상세 회로도이다.

센스앰프(440)는 활성화 제어부, 및 증폭부를 포함한다. 여기서, 활성화 제어부는 PMOS트랜지스터 P1와, NMOS트랜지스터 N3를 포함한다. 그리고, 증폭부는 PMOS트랜지스터 P2,P3와, NMOS트랜지스터 N1,N2를 포함한다.

PMOS트랜지스터 P1는 전원전압단과 PMOS트랜지스터 P2,P3 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 /SEN가 인가된다. NMOS트랜지스터 N3는 접지전압단과 NMOS트랜지스터 N1,N2 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.

그리고, PMOS트랜지스터 P2,P3와, NMOS트랜지스터 N1,N2는 PMOS트랜지스터 P1과 NMOS트랜지스터 N3 사이에 연결되어 게이트 단자가 크로스 커플드 연결된다. PMOS트랜지스터 P2와 NMOS트랜지스터 N1는 공통 드레인 단자가 비트라인 BL과 연결되고, PMOS트랜지스터 P3와 NMOS트랜지스터 N3는 공통 드레인 단자가 비트라인 /BL과 연결된다.

도 6은 도 4의 셀 어레이부(430)에 관한 동작 타이밍도이다.

먼저, 비트라인 프리차지 구간인 t0 구간에서는 비트라인 균등화신호 BLEQ가 활성화되어 비트라인 쌍 BL,/BL을 프리차지시킨다. 이때, 메모리 활성화 제어부(300)로부터 인가된 동작신호 CE_m는 로우 레벨을 유지하게 된다. 그리고, 워드라인 WL, 플레이트 라인 PL, 센스앰프 인에이블 신호 SEN는 로우 레벨을 유지하게 된다.

이후에, t1 구간에서는 메모리 활성화 제어부(300)로부터 인가된 동작신호 CE_m가 하이 레벨로 천이하게 된다. 그러면, 셀 어레이부(430)의 워드라인 WL 및 플레이트 라인 PL이 하이 레벨로 천이하게 된다. 이에 따라, 비트라인 쌍 BL,/BL에서 셀 데이터의 전하가 분배(Sharing) 시작되어 센싱 전압 디벨롭(Develop) 동작이 이루어진다. 이때, 비트라인 균등화신호 BLEQ는 로우 레벨로 천이하게 된다.

이어서, t2 구간에서는 센스앰프 인에이블 신호 SEN가 하이 레벨로 천이하게 되어 센스앰프(440)가 동작하게 된다. 이에 따라, 비트라인 쌍 BL,/BL의 전압 차를 센스앰프(440)를 통해 센싱 및 증폭하게 된다.

다음에, t3 구간에서는 플레이트 라인 PL이 로우 레벨로 천이하게 된다. 이에 따라, t2 구간에서 데이터 '0'의 재기록(Rewrite) 동작이 수행되고 t3 구간에서 데이터 '1'의 재기록 동작이 수행된다.

이후에, 비트라인 프리차지 구간인 t4 구간에서는 메모리 활성화 제어부(300)로부터 인가된 동작신호 CE_m가 로우 레벨로 천이하게 된다. 그리고, 워드라인 WL, 센스앰프 인에이블 신호 SEN가 로우 레벨로 천이하게 된다. 이때, 비트라인 균등화신호 BLEQ는 하이 레벨로 천이하게 된다.

도 7은 도 2의 메모리 활성화 제어부(300)에 관한 상세 회로도이다.

메모리 활성화 제어부(300)는 전원 검출부(310), 검출신호 제어부(320), 및 동작신호 출력부(330)를 포함한다.

여기서, 전원 검출부(310)는 전원전압 VDD의 레벨을 검출하여 검출신호 V_det를 출력한다.

그리고, 검출신호 제어부(320)는 전송게이트 T1,T2 및 복수개의 인버터 IV1~IV3를 포함한다. 이러한 검출신호 제어부(320)는 칩 인에이블 신호 CE_d에 따라 검출신호 V_det를 선택적으로 지연시켜 제어신호 Feed를 출력한다.

즉, 칩 인에이블 신호 CE_d가 로우 레벨로 비활성화될 경우 전송게이트 T1가 턴 온 되어 검출신호 V_det를 인버터 IV2,IV3에 의해 일정시간 지연하여 제어신호 Feed를 출력하게 된다. 반면에, 칩 인에이블 신호 CE_d가 하이 레벨로 활성화될 경우 전송게이트 T2가 턴 온 되어 제어신호 Feed를 래치하게 된다.

또한, 동작신호 출력부(330)는 낸드게이트 ND1,ND2 및 인버터 IV4를 포함한다. 여기서, 낸드게이트 ND1는 낸드게이트 ND2의 출력과 칩 인에이블 신호 CE_d를 낸드연산한다. 그리고, 낸드게이트 ND2는 낸드게이트 ND1의 출력과 제어신호 Feed를 낸드연산한다. 인버터 IV4는 낸드게이트 ND1의 출력을 반전하여 동작신호 CE_m를 출력한다. 이러한 동작신호 출력부(330)는 칩 인에이블 신호 CE_d와 제어신호 Feed에 따라 동작신호 CE_m를 출력한다.

도 8은 도 7의 전원 검출부(310)에 관한 상세 회로도이다.

전원 검출부(310)는 전원전압 감지부(311)와, 검출신호 출력부(312)를 포함한다.

여기서, 전원전압 감지부(311)는 기준전압 발생수단, 비교수단, 및 센스전압 발생수단을 포함한다. 기준전압 발생 수단은 저항 nX, NMOS트랜지스터 N4를 포함한다. 그리고, 센스전압 발생수단은 저항 mX,X을 포함한다.

저항 nX과 NMOS트랜지스터 N4는 전원전압단과 접지전압단 사이에 직렬 연결되고, NMOS트랜지스터 N4는 게이트와 드레인 단자가 기준전압 Vref 단과 공통 연결된다.

그리고, 저항 mX와 저항 X는 전원전압단과 접지전압단 사이에 직렬 연결되고, 공통 노드를 통해 센스전압 Sense이 출력된다. 저항 nX, mX에서 상수 'n', 'm'는 저항비를 나타내며, 저항 nX는 저항 X의 n배 값을 갖고, 저항 mX는 저항 X의 m배 값을 갖도록 설정된다.

또한, 비교수단은 저항 R0,R1, PMOS트랜지스터 P4,P5 및 NMOS트랜지스터 N5,N6를 포함한다. 여기서, 저항 R0은 전원전압(VDD) 인가단과 PMOS트랜지스터 P4,P5 사이에 연결된다. PMOS트랜지스터 P4,P5는 저항 R0과 NMOS트랜지스터 N5,N6 사이에 연결되어 게이트 단자가 공통 연결된다.

그리고, 저항 R1은 접지전압단과 NMOS트랜지스터 N5,N6 사이에 연결된다. NMOS트랜지스터 N5,N6는 저항 R1과 PMOS트랜지스터 P4,P5 사이에 연결되어 각각의 게이트 단자를 통해 기준전압 Vref과 센스전압 Sense이 인가된다.

또한, 검출신호 출력부(312)는 저항 R2,R3, PMOS트랜지스터 P6, NMOS트랜지스터 N7 및 인버터 IV5를 포함한다. 여기서, 저항 R2,R3, PMOS트랜지스터 P6, 및 NMOS트랜지스터 N7는 전원전압단과 접지전압단 사이에 직렬 연결된다.

PMOS트랜지스터 P6, NMOS트랜지스터 N7는 공통 게이트 단자가 전원전압 감지부(311)의 출력단과 연결된다. 인버터 IV5는 PMOS트랜지스터 P6, NMOS트랜지스터 N7의 공통 드레인 단자와 연결되어 검출신호 V_det를 출력한다.

도 9는 도 8의 전원 검출부(310)에서 동작 전압 레벨을 설명하기 위한 도면이다.

먼저, 기준전압 Vref은 초기 상태에서 전원전압(VDD) 레벨을 따라 그 전압 레벨이 상승하게 된다. 그러다가 기준전압 Vref이 일정 전압 이상이 될 경우 NMOS 트랜지스터 N4가 턴 온 되어 일정한 전압 레벨을 유지하게 된다.

그리고, 센스전압 Sense은 저항 mX,X의 저항비에 따라 일정한 상승 곡선을 나타내도록 그 전압 레벨이 상승하게 된다.

또한, 센스전압 Sense이 기준전압 Vref 보다 낮은 상태이면, 검출신호 V_det가 전원전압 VDD 레벨을 따라 계속해서 상승하게 되어 임계 전압 레벨이 된다. 반면에, 센스전압 Sense이 기준전압 Vref 보다 높은 상태가 되면, 검출신호 V_det가 로우 레벨로 천이하게 된다.

여기서, 임계 전압은 메모리 셀이 동작 되는 전압 레벨을 의미한다. 따라서, 전원전압이 임계 전압보다 낮은 전압 레벨에서는 검출신호 V_det는 하이 레벨이 되고, 전원전압이 임계 전압 이상의 전압 레벨이 되면 검출신호 V_det는 로우 레벨이 된다.

도 10은 메모리 활성화 제어부(300)에 관한 동작을 설명하기 위한 동작 타이밍도이다. 도 10은 칩 인에이블 신호 CE_d가 활성화된 상태에서 전원전압이 임계전압 이하의 레벨로 감소했을 경우를 나타낸다.

먼저, T0 구간에서는 전원전압 VDD이 기준전압 Vref 레벨 이상을 유지하고 있다. 이러한 경우 검출신호 V_det가 로우 레벨을 유지하게 된다. 그리고, 칩 인에이블 신호 CE_d, 동작신호 CE_m가 모두 로우 레벨을 유지하게 된다.

이후에, T1 구간에서는 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되어 동작신호 CE_m가 하이 레벨로 활성화된다. 즉, 전원전압 VDD이 기준전압 Vref 레벨 이상일 경우 동작신호 CE_m가 활성화되어 메모리부(400)의 리드/라이트 동작이 이루어진다.

다음에, T2 구간에서는 전원전압 VDD이 기준전압 Vref 레벨 이하로 감소하게 된다. 이러한 경우 검출신호 V_det가 하이 레벨로 천이하게 된다. 이때, 칩 인에이블 신호 CE_d가 하이 레벨인 상태에서는 검출신호 V_det가 하이 레벨로 활성화되는 경우에도 동작신호 CE_m를 그대로 하이 레벨로 유지시키게 된다.

이후에, T3 구간에서는 전원전압 VDD이 다시 기준전압 Vref 레벨 이상으로 상승하게 된다. 그러면, 검출신호 V_det가 다시 로우 레벨로 천이하게 된다.

이어서, T4 구간에서는 칩 인에이블 신호 CE_d가 로우 레벨로 천이하여 동작신호 CE_m가 로우 레벨로 천이하게 된다.

즉, 칩 인에이블 신호 CE_d가 활성화된 도중에 전원전압이 임계전압 이하의 레벨로 감소했을 경우, 일단 메모리 셀의 동작이 시작된 상태이므로 설령 전원전압(VDD)이 임계전압 이하로 내려가도 진행 중이던 메모리 셀의 동작을 액세스 구간 동안에는 끝까지 마무리하도록 한다. 따라서, 칩 인에이블 신호 CE_d에 따라 동작신호 CE_m가 끊김 없이 하이 레벨 상태를 그대로 유지하게 된다.

이러한 메모리 활성화 제어부(300)의 동작 과정을 각 구간별로 설명하면 다음의 <표 2>와 같다.

	CE_d	V_det	Feed	CE_m
T0	0	0	0	0
T1	1	0	0	1(통과)
T2	1	1	0	1(통과)
T3	1	0	0	1(통과)
T4	0	0	0	0

상술된 [표 2]를 참조하면, T0 구간에서는 칩 인에이블 신호 CE_d, 검출신호 V_det, 제어신호 Feed, 동작신호 CE_m가 로우 레벨을 유지하게 된다.

그리고, T1 구간에서는 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되어 동작신호 CE_m가 하이 레벨이 된다. 이때, 검출신호 V_det, 제어신호 Feed는 로우 레벨을 유지하게 된다.

그리고, T2 구간에서는 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되고, 검출신호 V_det가 활성화 되더라도 동작신호 CE_m가 하이 레벨을 그대로 유지하게 된다. 이때, 제어신호 Feed는 로우 레벨을 유지하게 된다.

그리고, T3 구간에서는 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되어 동작신호 CE_m가 하이 레벨이 된다. 이때, 검출신호 V_det는 로우 레벨로 천이하고, 제어신호 Feed는 로우 레벨을 유지하게 된다.

또한, T0 구간에서는 칩 인에이블 신호 CE_d가 로우 레벨로 천이하게 되고, 검출신호 V_det, 제어신호 Feed, 동작신호 CE_m가 로우 레벨을 유지하게 된다.

도 11은 메모리 활성화 제어부(300)에 관한 동작을 설명하기 위한 동작 타이밍도이다. 도 11은 칩 인에이블 신호 CE_d가 활성화되기 이전 상태에서 전원전압이 임계전압 이하의 레벨로 감소했을 경우를 나타낸다.

다음에, T1 구간에서는 전원전압 VDD이 기준전압 Vref 레벨 이하로 감소하게 된다. 이러한 경우 검출신호 V_det가 하이 레벨로 천이하게 된다. 이때, 칩 인에이블 신호 CE_d는 로우 레벨이 되고 동작신호 CE_m가 로우 레벨을 유지하게 된다.

이후에, T2 구간에서는 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되고, 동작신호 CE_m가 로우 레벨을 그대로 유지하게 된다. 즉, 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되기 이전에 검출신호 V_det가 하이 레벨로 활성화되는 경우, 동작신호 CE_m를 그대로 로우 레벨로 유지시키게 된다.

이후에, T3 구간에서는 전원전압 VDD이 다시 기준전압 Vref 레벨 이상으로 상승하게 된다. 그러면, 검출신호 V_det가 다시 로우 레벨로 천이하게 된다. 이어서, T4 구간에서는 칩 인에이블 신호 CE_d가 로우 레벨로 천이하게 된다.

즉, 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되기 이전에 검출신호 V_det가 하이 레벨로 활성화되는 경우, 동작신호 CE_m를 그대로 로우 레벨로 유지시키게 된다. 이에 따라, 저 전원 상태에서 메모리부(400)가 동작 되는 것을 차단하도록 한다.

칩 인에이블 신호 CE_d가 활성화되기 이전에 전원전압이 임계전압 이하의 레벨로 감소했을 경우, 아직 메모리 셀의 동작이 시작된 상태가 아니므로, 메모리 셀의 동작을 차단시키게 된다.

한편, 칩 인에이블 신호 CE_d가 로우 레벨로 비활성화되기 이전에 전원전압(VDD)이 임계전압 이상의 정상적인 레벨로 복귀해도 칩 인에이블 신호 CE_d의 전체 사이클 구간이 짧아진 상태가 된다. 이에 따라, 해당하는 사이클 구간 동안(T2,T3)에는 동작신호 CE_m가 비활성화 상태를 유지하도록 한다.

만약, 전원전압이 정상적인 레벨로 복귀했을 때 곧바로 동작신호 CE_m를 활성화시키게 되면, 동작신호 CE_m의 동작 사이클이 원래의 크기에 비해 짧아졌으므로 셀의 정상적인 동작이 어렵게 된다. 따라서, 전원전압에 의해 메모리 셀의 동작 여부를 제어함에 있어서 칩 인에이블 신호 CE_d에 따라 동작신호 CE_m의 활성화 상태를 제어하여 정상적인 사이클 구간이 보장될 수 있도록 한다.

이러한 메모리 활성화 제어부(300)의 동작 과정을 각 구간별로 설명하면 다음의 <표 3>과 같다.

	CE_d	V_det	Feed	CE_m
T0	0	0	0	0
T1	0	1	1	0
T2	1	1	1	0(차단)
T3	1	0	1	0(차단)
T4	0	0	0	0

상술된 [표 3]을 참조하면, T0 구간에서는 칩 인에이블 신호 CE_d, 검출신호 V_det, 제어신호 Feed, 동작신호 CE_m가 로우 레벨을 유지하게 된다.

그리고, T1 구간에서는 검출신호 V_det가 활성화되더라도, 칩 인에이블 신호 CE_d가 로우 레벨이면 동작신호 CE_m가 로우 레벨을 그대로 유지하게 된다. 이때, 제어신호 Feed는 하이 레벨로 천이하게 된다.

그리고, T2 구간에서는 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되더라도 동작신호 CE_m가 로우 레벨을 유지하게 된다. 이때, 검출신호 V_det, 제어신호 Feed는 하이 레벨을 유지하게 된다.

그리고, T3 구간에서는 칩 인에이블 신호 CE_d가 하이 레벨로 활성화되더라도 동작신호 CE_m가 로우 레벨을 유지하게 된다. 이때, 검출신호 V_det는 로우 레벨로 천이하고, 제어신호 Feed는 하이 레벨을 그대로 유지하게 된다.

또한, T4 구간에서는 칩 인에이블 신호 CE_d가 로우 레벨로 천이하게 되고, 검출신호 V_det, 제어신호 Feed, 동작신호 CE_m가 로우 레벨을 유지하게 된다.

이러한 본 발명은 동작신호 CE_m에 따라 메모리부(400)의 셀 동작에 필요한 워드라인 WL, 플레이트 라인 PL 등의 제어신호가 발생하게 된다. 따라서, 전원전압이 셀 동작에 필요한 임계전압 이하의 레벨이 되면, 동작신호 CE_m가 발생하지 않도록 하여 메모리부(400)가 동작하지 않도록 한다.

반면에, 이미 동작신호 CE_m가 활성화된 상태에서는 전원전압이 임계전압 이하의 레벨로 감소하는 경우에도 동작신호 CE_m가 그대로 활성화 상태를 유지해야만 정상적인 메모리부(400)의 동작이 이루어질 수 있다. 만약, 전원전압이 임계전압 이하로 감소한다고 해서 메모리부(400)의 액세스 동작 중에 동작신호 CE_m가 짧게 변경되는 경우 셀 데이터가 손실된다.

도 1은 종래의 RFID 장치에 관한 구성도.

도 2는 본 발명에 따른 RFID 장치의 구성도.

도 3은 도 2의 메모리부에 관한 상세 구성도.

도 4는 도 3의 셀 어레이부에 관한 상세 회로도.

도 5은 도 4의 센스앰프에 관한 상세 회로도.

도 6은 도 3의 셀 어레이부에 관한 동작 타이밍도.

도 7은 도 2의 메모리 활성화 제어부에 관한 상세 회로도.

도 8은 도 7의 전원 검출부에 관한 상세 회로도.

도 9는 도 8의 전원 검출부에 관한 동작 전압 레벨을 설명하기 위한 도면.

도 10 및 도 11은 도 2의 메모리 활성화 제어부에 관한 동작 타이밍도.

Claims

외부의 리더기와 무선신호를 송수신하는 무선신호 송수신 수단;

상기 무선신호 송수신 수단의 출력에서 명령신호를 검출하며, 상기 명령신호에 대응하는 칩 인에이블 신호를 출력하는 디지털부;

상기 디지털부로부터 인가되는 제어신호에 따라 데이터의 리드 또는 라이트 동작이 이루어지는 메모리부; 및

전원전압의 레벨을 검출하여 검출신호를 생성하고, 상기 칩 인에이블 신호와 상기 검출신호에 따라 상기 메모리부의 활성화 여부를 제어하기 위한 동작신호를 상기 메모리부에 출력하는 메모리 활성화 제어부를 포함하는 것을 특징으로 하는 RFID 장치.
제 1항에 있어서, 상기 메모리 활성화 제어부는

상기 칩 인에이블 신호의 활성화 구간 동안에 상기 검출신호가 활성화된 경우, 상기 검출신호와 무관하게 상기 활성화 구간 동안 상기 동작신호를 활성화시켜 출력하는 것을 특징으로 하는 RFID 장치.
제 1항에 있어서, 상기 메모리 활성화 제어부는

상기 칩 인에이블 신호의 활성화 이전에 상기 검출신호가 활성화된 경우, 상기 칩 인에이블 신호와 무관하게 상기 동작신호를 비활성화시켜 출력하는 것을 특 징으로 하는 RFID 장치.
제 1항에 있어서, 상기 메모리 활성화 제어부는

상기 전원전압의 레벨을 검출하여 상기 검출신호를 생성하는 전원 검출부;

상기 칩 인에이블 신호의 활성화 여부에 따라 상기 검출신호를 선택적으로 출력하는 검출신호 제어부; 및

상기 칩 인에이블 신호와 상기 검출신호 제어부의 출력에 따라 상기 동작신호의 활성화 여부를 제어하는 동작신호 출력부를 포함하는 것을 특징으로 하는 RFID 장치.
제 4항에 있어서, 상기 전원 검출부는

상기 전원전압이 기 설정된 임계전압 이하일 경우 상기 검출신호를 하이 레벨로 출력하고 상기 전원전압이 상기 임계전압 이상일 경우 상기 검출신호를 로우 레벨로 출력하는 것을 특징으로 하는 RFID 장치.
제 4항에 있어서, 상기 전원 검출부는

기준전압과 상기 전원전압 레벨에 대응하는 센스전압을 비교하는 전원전압 감지부; 및

상기 전원전압 감지부의 출력에 따라 상기 검출신호를 생성하는 검출신호 출력부를 포함하는 것을 특징으로 하는 RFID 장치.
제 6항에 있어서, 전원전압 감지부는

상기 기준전압을 발생하는 기준전압 발생수단;

상기 센스전압을 발생하는 센스전압 발생수단; 및

상기 기준전압과 상기 센스전압을 비교하는 비교수단을 포함하는 것을 특징으로 하는 RFID 장치.
제 7항에 있어서, 상기 기준전압 발생 수단은

상기 전원전압의 인가단과 연결된 제 1저항; 및

상기 제 1저항과 접지전압단 사이에 연결되어 게이트 단자가 상기 기준전압 출력단과 연결된 트랜지스터를 포함하는 것을 특징으로 하는 RFID 장치.
제 7항에 있어서, 상기 센스전압 발생수단은

상기 전원전압의 인가단과 상기 센스전압의 출력단과 연결된 제 2저항; 및

상기 센스전압의 출력단과 접지전압단 사이에 연결된 제 3저항을 포함하는 것을 특징으로 하는 RFID 장치.
제 9항에 있어서, 상기 제 2저항은 상기 제 3저항 보다 높은 저항값을 갖는 것을 특징으로 하는 RFID 장치.
제 4항에 있어서, 상기 검출신호 제어부는

상기 칩 인에이블 신호가 비활성화될 경우 상기 검출신호를 일정시간 지연시켜 출력하고 상기 칩 인에이블 신호가 활성화될 경우 상기 검출신호를 래치하는 것을 특징으로 하는 RFID 장치.
제 4항에 있어서, 상기 동작신호 출력부는

상기 칩 인에이블 신호와 상기 검출신호 제어부의 출력을 낸드 조합하는 낸드 조합 수단; 및

상기 낸드 조합 수단의 출력을 반전하여 상기 동작신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 RFID 장치.
제 1항에 있어서, 상기 메모리부는 불휘발성 강유전체 소자를 포함하는 것을 특징으로 하는 RFID 장치.
제 1항에 있어서, 상기 메모리부는

어드레스를 디코딩하여 워드라인을 제어하는 워드라인 디코더;

상기 칩 인에이블 신호 및 제어신호를 입력받아 상기 리드 또는 라이트 동작에 필요한 신호를 생성하는 제어신호 처리부;

상기 워드라인 디코더의 출력에 따라 상기 리드 또는 라이트 동작이 이루어지는 셀 어레이부; 및

상기 셀 어레이부의 출력을 센싱 및 증폭하는 센스앰프를 포함하는 것을 특징으로 하는 RFID 장치.
제 14항에 있어서, 상기 센스앰프는 비트라인 쌍에 의해 공유되는 것을 특징으로 하는 RFID 장치.
제 1항에 있어서, 상기 무선신호 송수신 수단은

상기 무선신호에 따라 상기 전원전압을 생성하는 전압 증폭부;

상기 디지털부로부터 인가되는 응답신호를 변조하는 변조부;

상기 무선신호를 복조하여 상기 명령신호를 생성하는 복조부;

상기 전원전압에 따라 파워 온 리셋신호를 생성하는 파워 온 리셋부; 및

상기 전원전압에 따라 클록을 생성하는 클록 발생부를 포함하는 것을 특징으로 하는 RFID 장치.