KR20090095315A - 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용에칭액 및 이를 이용한 산화물 반도체 박막 트랜지스터의제조방법 - Google Patents
산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용에칭액 및 이를 이용한 산화물 반도체 박막 트랜지스터의제조방법 Download PDFInfo
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Abstract
본 발명은 과산화수소, 암모늄하이드록사이드 및 물을 포함하는 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용 에칭액과 이를 이용한 산화물 반도체 박막 트랜지스터의 제조방법을 제공한다.
Description
본 발명은 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용 에칭액 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다.
반도체 박막을 이용하는 박막트랜지스터(Thin film Transistor: TFT)는 다양한 응용 분야에 적용되며, 특히 평판 표시 장치의 능동소자로 많이 사용된다.
산화물 반도체 예를 들어 ZnO계 반도체 필름은 저온 공정이 가능하고, 특히 GIZO (GaInZnO) 반도체는 비정질 상이기 때문에 대면적화가 가능하다는 잇점이 있다. 또한 ZnO계 반도체 필름은 고이동도의 물질이기 때문에다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다.
이러한 산화물 반도체 재료를 이용한 바텀 게이트(Bottom gate) TFT에서 소스 및 드레인 전극 형성용 금속으로는 몰리브덴을 주로 사용한다.
몰리브덴을 이용하여 소스 및 드레인 전극 형성시 에칭액으로는 인산, 질산, 아세트산 및 물로 이루어진 에칭액을 사용하는 것이 일반적이다. 그런데 이러한 에칭액을 사용하여 몰리브덴(Mo)을 에칭하는 과정에서 금속 산화물 예를 들어 GIZO 로 된 채널층 일부가 백( back etching)되어 TFT 소자 제작시 TFT 구동에 문제가 발생한다.
본 발명은 산화물 반도체를 채널층 물질로 사용하는 박막 트랜지스터의 소스 및 드레인 전극용 에칭액 및 이를 이용하여 산화물 반도체와 소스 및 드레인 전극용 금속간의 선택성이 개선된 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 일실시예에 따르면 과산화수소, 암모늄하이드록사이드 및 물을 포함하는 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용 에칭액이 제공된다.
본 발명의 다른 일실시예에 따르면, 산화물 반도체 박막 트랜지스터의 제조방법은 기판상에 게이트를 형성한 다음, 상기 게이트를 덮도록 상기 기판상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 산화물 반도체로 이루어진 채널층을 형성하는 단계;
상기 채널층의 양측면상에 각각 소스 및 드레인 전극 형성용 금속층을 형성하고, 과산화수소(H2O2), 암모늄 하이드록사이드(NH4OH) 및 물(H2O)을 포함하는 에칭액을 사용하여 패터닝하여 소스 및 드레인 전극을 형성하는 단계를 포함하는 산화물 반도체 박막 트랜지스터의 제조방법이 제공된다.
이하, 첨부된 도면들을 참조하여 본 발명의 구체적인 실시예들을 설명하기로 한다.
도 1 내지 도 4를 참조하여 본 발명의 일구현예에 따른 박막 트랜지스터의 제조방법을 설명하기로 한다.
먼저, 도 1을 참조하면, 기판(110)을 준비한 다음, 상기 기판(110)상에 게이트 전극(112)을 형성한다.
상기 기판(110)으로는 일반적으로 실리콘 기판이 사용되나 이외에도 유리기판 또는 플라스틱 기판이 사용될 수 있다. 상기 게이트 전극(112)은 상기 기판(110) 상에 소정 금속을 증착하고, 이를 패터닝함으로써 형성될 수 있다.
이어서, 상기 게이트 전극(112)을 덮도록 상기 기판(110) 상에 게이트 절연막(114)를 형성한다. 여기서, 상기 게이트 절연막(114)은 예를 들면, 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.
도 2를 참조하면, 상기 게이트 절연막(114) 상에 게이트 전극(112)에 대응하는 채널층(116)을 형성한다. 본 실시예에서, 상기 채널층(116)은 투명한 산화물 반도체로 이루어질 수 있다.
상기 산화물 반도체는 예를 들면, 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), Ga-In-Zn 산화물, In-Zn 산화물, In-Sn 산화물 및 이들 물질에 Al, Ni, Cu, Ta, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다. 하지만 이에 한정되는 것은 아니다.
상기 채널층(116)은 게이트 절연막(114) 상에 전술한 산화물 반도체를 스퍼터링(sputtering) 또는 증발법(evaporation) 등과 같은 물리적 기상 증착(PVD; Physical Vapor Deposition)법에 의하여 증착한 다음, 이를 패터닝함으로써 형성될 수 있다.
도 3을 참조하면, 상기 채널층(116)의 양 측면 상에 각각 소스 및 드레인 전극용 금속을 증착하여 상기 채널층(116)을 덮도록 소스 및 드레인 전극용 금속층(118)을 형성한다.
여기서, 상기 금속층(118)은 단일층 구조 또는 다층 구조를 가질 수 있으며, 상기 금속층(118)은 예를 들면 Cu, Mo 및 Al로 이루어진 그룹에서 선택된 하나로 이루어질 수 있다. 그러나, 이에 한정되지는 않는다.
일실시예에 의하면, 상기 금속은 Mo 로 이루어진다.
도 4을 참조하여, 상기 결과물을 에칭하여 패터닝을 실시하여 소스 및 드레인 전극(118a,118b)을 형성한다.
본 발명에서는 상기 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용 금속 에칭액으로서, 과산화수소, 암모늄하이드록사이드 및 물로 이루어진 혼합액을 사용한다.
상기 과산화수소의 함량은 물 1부피부를 기준으로 하여 0.01 내지 1 부피부인 것이 바람직하고, 특히 0.2 내지 0.6 부피부인 것이 보다 바람직하다. 만약 과산화수소의 함량이 1 부피부를 초과하면 에칭 속도가 감소되고, 0.01 부피부 미만이면 메탈 에칭이 원할하게 이루어지지 못하여 바람직하지 못하다.
상기 암모늄 하이드록사이드의 함량은 물 1부피부를 기준으로 하여 0.01 내지 1부피부인 것이 바람직하고, 바람직하고, 특히 0.05 내지 0.6 부피부인 것이 보다 바람직하다. 만약 암모늄 하이드록사이드의 함량이 0.01 부피부를 초과하면 에칭 속도가 감소되고, 1 부피부 미만이면 메탈 에칭이 원할하게 이루어지지 못하여 바람직하지 못하다.
본 발명의 에칭액에서 특히 과산화수소와 암모늄 하이드록사이드의 혼합비는 소스 및 드레인 전극용 금속과 산화물 반도체간의 선택성에 매우 중요한 역할을 한다. 바람직하게는 암모늄 하이드록사이드의 함량은 과산화수소 1 부피부에 대하여 0.1 내지 10 부피부이고, 보다 바람직하게는 0.1:8.7 부피부인 것이 바람직하고 0.1 내지 0.5부피인 것이 가장 바람직하다. 만약 과산화수소 1부피부에 대한 암모늄 하이드록사이드의 함량이 상기 범위를 벗어나면 에칭 속도면에서 바람직하지 못하다.
본 발명에서 사용하는 용어 "부피부"는 상대적인 부피를 나타내기 위한 것으로서, 예를 들어 과산화수소 1부피부에 대하여 암모늄 하이드록사이드가 1부피부라는 것은 과산화수소 1ml일 때 암모늄 하이드록사이드가 1ml를 사용하므로 동일한 부피(함량)을 갖도록 사용하는 것을 의미한다.
본 발명의 에칭액을 사용한 경우 작용원리를 살펴 보기로 한다.
[반응식 1]
Mo + NH4OH → (NH3)2MoO + H2O
(NH3)2MoO + H2O2 → (NH3)2MoO2 + H2O
상기 반응식 1에 나타나 있듯이, 에칭액중 암모늄 하이드록사이드는 에칭액을 전체적으로 염기성 분위기로 만들고 이러한 염기성 분위기하에서 산화물 반도체 표면에 프로톤이 흡착되지 않으므로 염(salt)이 형성되지 않는다. 따라서 에칭액에 산화물 반도체가 일부 용해될 염려가 없다. 그리고 과산화수소를 이용하여 금속인 몰리브덴을 에칭하면 종래의 애칭액을 사용한 경우 대비 산화물 반도체의 백에칭 문제를 미연에 예방할 수 있을 뿐만 에칭률도 우수하다.
이어서, 도면에 도시되어 있지는 않으나, 상기 게이트 절연막(114) 상에 상기 소스 및 드레인 전극(118a,118b)과, 채널층(116)을 덮도록 보호막(passivation layer)을 형성할 수 있다. 여기서, 상기 보호막은 실리콘 산화막, 실리콘 질화막 또는 유기 절연막이 될 수 있다. 상기 보호막(120)은 상기 게이트 절연막(114) 상에 전술한 실리콘 산화막, 실리콘 질화막 또는 유기 절연막을 소정 두께로 증착함으로써 형성될 수 있다.
본 발명의 일구현예에 따라, 채널층을 이루는 물질로서 특히 GIZO (GaInZnO) 반도체 물질을 사용하는 경우에는 저온 증착 공정이 적용 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능하다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이에서도 균일한 특성을 나타낼 수 있다.
기판 위에 게이트 전극 물질로 Mo를 사용하고 게이트 절연체로 실리콘 질화물층을 형성한 다음, GIZO (GaInZnO) 를 이용하여 채널층을 형성하였다.
다음으로 Mo를 증착한 후, 에칭액으로서 하기 표 1의 조성을 갖는 조성물을 사용하여 패터닝을 실시하여 소스 및 드레인 전극을 형성하였다. 그리고 나서 상기 결과물을 질소 분위기하에서 열처리한 다음 실리콘 산화물로 패시배이션을 실시하였다.
[표 1]
| 구분 | 조성 |
| 에칭액 A | H3PO4:HNO3:CH3COOH:H2O=80:5:5:10 부피비 |
| 에칭액 B | H2O2 |
| 에칭액 C | 30부피% H2O2: 29 부피% NH4OH =9:1 부피비 (☞ H2O2:NH4OH:H2O =2.7:0.29:7.01 부피비) |
| 에칭액 D | 30부피% H2O2: 29 부피% NH4OH =5:5 부피비 (☞ H2O2:NH4OH:H2O =1.5:1.45:7.05 부피비) |
| 에칭액 E | 30부피% H2O2: 29 부피% NH4OH =1:9 부피비 (☞ H2O2:NH4OH:H2O =0.3:2.61:7.09 부피비) |
상기 에칭액 A 내지 E를 사용하여 Mo를 에칭한 경우, Mo의 에칭률 및 Mo 에칭후 GIZO 채널층의 두께를 조사하여 도 5에 나타내었다.
도 5에 나타나 있듯이, 일반적인 Mo 에칭액인 에칭액 A를 사용한 경우에는 몰리브덴과 산화물 반도체간의 선택성이 작기 때문에 Mo 에칭후후 GIZO 채널층의 두께가 매우 작다는 것을 알 수 있었다. 그리고 에칭액 B를 사용하면 산화물 반도체의 백에칭(back etching)에 대한 위험성은 없지만 에칭률이 크게 줄어 들기 때문에 실질적으로 사용하기가 어렵다.
이에 반하여 에칭액 C, D 및 E를 사용한 경우에는 산화물 반도체는 몰리브덴 에칭 후에도 산화물 반도체 채널층의 두께 특성이 양호하고 에칭률도 우수하였다.
또한 상기 에칭액 C을 사용한 경우, 에칭시간 경과에 따른 GIZO 채널층의 두 께 및 반사율(ReflectiveIndex: R.I.)을 비교해보았고, 그 결과는 도 6에 나타난 바와 같고, TFT 사진은 도 7에 나타내었다.
도 6을 참조하여, 90초 이상 에칭시켜도 GIZO 채널층의 에칭은 거의 일어나지 않는다는 것을 알 수 있었다.
도 7을 참조하여, 소스 및 드레인 전극의 에칭후 GIZO 채널층이 손상이 일어나지 않는다는 것을 알 수 있었다.
또한 상기 에칭액 C 및 D를 사용한 경우, light on/off시의 게이트 전압-드레인 전류 변화 특성을 조사하여 그 결과를 도 8 및 도 9에 나타내었다.
도 8 및 도 9로부터, GIZO 채널층이 산화막이기 때문에 백 채널(back chanel)에서 산소 공급원(H2O2)이 결함(defect)에 공급하여 보상해주기 때문에 Vth가 양(+)의 값쪽으로 옮겨졌음을 알수 있다. 이는 금속 에칭액에 의하여 손상되지 않고 오히려 경화(curing)됨을 알 수 있었다
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
도 1 내지 도 4는 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 설명하기 위한 도면들이고,
도 5는 본 발명의 일실시예 및 비교예에 따른 에칭액을 사용한 경우에 있어서, Mo 에칭액의 조성에 따른 Mo 에칭률 및 Mo 식각후 GIZO 채널층의 두께를 나타낸 것이고,
도 6은 본 발명의 일실시예에 따른 에칭액을 사용한 경우에 있어서, 에칭 시간에 따른 굴절율 및 GIZO 채널층의 두께를 나타낸 것이고,
도 7은 본 발명의 일실시예에 따른 에칭액을 사용하여 제작된 산화물 박막 트랜지스터를 나타낸 사진이고,
도 8 및 도 9는 본 발명의 일실시예에 따른 에칭액을 사용하여 제조된 TFT의 정전류 테스트후의 게이트 전압(Vg)-드레인 전류(Id) 변화 특성을 보이는 그래프이다.
Claims (8)
- 과산화수소, 암모늄하이드록사이드 및 물을 포함하는 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용 에칭액.
- 제1항에 있어서, 상기 과산화수소의 함량은 물 1부피부를 기준으로 하여 0.01 내지 1부피부인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용 에칭액.
- 제1항에 있어서, 상기 암모늄 하이드록사이드의 함량은 물 1부피부를 기준으로 하여 0.01 내지 1부피부인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용 에칭액.
- 제1항에 있어서, 상기 암모늄 하이드록사이드의 함량은 과산화수소 1 부피부에 대하여 0.1 내지 10 부피부인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 소스 및 드레인 전극용 에칭액.
- 기판상에 게이트를 형성한 다음, 상기 게이트를 덮도록 상기 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 산화물 반도체로 이루어진 채널층을 형성하는 단 계;상기 채널층의 양측면상에 각각 소스 및 드레인 전극 형성용 금속층을 형성하고, 과산화수소(H2O2), 암모늄 하이드록사이드(NH4OH) 및 물(H2O)을 포함하는 에칭액을 사용하여 패터닝하여 소스 및 드레인 전극을 형성하는 단계를 포함하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 과산화수소의 함량이 물 1 부피부에 대하여 0.01 내지 1 부피부인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 암모늄 하이드록사이드의 함량이 물 1 부피부에 대하여 0.01 내지 1 부피부인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 암모늄 하이드록사이드의 함량은 과산화수소 1 부피부에 대하여 0.1 내지 10 부피부인 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
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