KR20090089399A - 집적 회로 패키지 및 집적 회로 패키지에서 방열시키는 방법 - Google Patents
집적 회로 패키지 및 집적 회로 패키지에서 방열시키는 방법 Download PDFInfo
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Abstract
표면 장착 배열들에 적합한 IC 패키지는 IC 다이 아래의 패키지의 최하부에 결합되는 열 스프레더 디바이스를 포함한다. 열 스프레더 디바이스를 패키지의 바닥부에 결합시키면, 열 스프레더 디바이스의 배치가 몰딩 화합물이 열 스프레더 디바이스의 최상부상에서 블리딩하도록 할 가능성을 감소 또는 제거하고 패키지를 디라미네이트(delaminate) 또는 "팝콘(popcorn)" 시킬 수 있는 열 스프레더 디바이스의 풋팅(footings)에서의 디라미네이션을 감소 또는 제거한다.
IC 패키지, IC 다이, 열 스프레더 디바이스, 디라미네이션, 팝콘
Description
본 발명은 집적 회로들(ICs)에 관한 것이다. 특히, 본 발명은 IC 패키지에서 방열을 위한 방법 및 장치에 관한 것이다.
표면 장착 디바이스들로서 사용하기 위한 패키지된 IC 디바이스들에 대해서, 패키지에서 방열을 위한 현재 기술은 IC 디바이스의 최상부에 결합되는 열 스프레더 디바이스(heat spreader device)를 이용하는 것을 포함한다. 도 1은 최상부 및 최하부 몰드 플레이트들(3, 4) 각각 사이에 위치되는 패키징된 IC 디바이스(2)의 측단면도를 도시한다. IC 패키지(2)는 다이 부착 재료(6)에 의해 리드프레임(11)의 기판(8)의 다이 부착 영역(7)에 부착되는 다이(5)를 갖는다. 다이(5) 상의 패드들(도시되지 않음)은 패키지(2)의 리드프레임(11)에 전기 도전체들(예를 들어, 금 배선들)(9)에 접속된다. 열 스프레더 디바이스(3)는 다이(5) 위의 패키지(2)의 최상부에 걸쳐서 확장되고 리드프레임(11)에 부착 재료에 의해 부착되는 풋팅들(footings)을 갖는다. 열 스프레더 디바이스(12)는 몰딩 화합물(13)에 의해 다이(5)로부터 분리된다. 몰딩 화합물(13) 이 경화될 때, 이는 도 1에 도시된 위치에 서 열 스프레더 디바이스(3)을 고화시키고 고정시킨다.
열 스프레더 디바이스(3)는 패키지가 몰딩되기 (즉, 캡슐화되기) 전 IC 디바이스(2)의 최상부 상에 정확하게 위치되어야 한다. 열 스프레더 디바이스(12)가 몰딩 공정이 수행될 때 디바이스(2)상에 정밀하게 위치되지 않으면, 몰딩 화합물(13)이 블리딩(bleeding)하거나 진행(즉, 열 스프레더 디바이스(12)의 최상부 상으로 흐름)할 수 있다. 과도한 몰드 블리드는 IC 디바이스(2)의 열 방출 특성을 방해할 수 있다. 게다가, 몰드 클램핑(clamping) 동안, 몰드 클램프는 열 스프레더 디바이스(12) 상으로 가압될 가능성이 있는데, 이는 열 스플레더 디바이스(2)의 풋팅들(footings)에서 디라미네이션(delamination)을 발생시킬 것이다. 다음에 수분은 열 스프레더 디바이스(12)의 풋팅들 주위의 디라미네이트된 영역들에서 트랩되어, 그 후, "팝 코닝(pop corning)"을 야기할 수 있다. "팝 코닝"은 IC 디바이스에 대해 기계적인 손상을 야기할 수 있고 적절하게 동작하는 것을 방해할 수 있다.
도 2는 도 1에 도시된 IC 디바이스를 패키징하고 SMT를 통해서 인쇄 회로 기판(PCB)에 장착하도록 이를 준비하기 위한 현재 어셈블리 공정을 나타내는 순서도를 도시한다. 많은 IC 다이들을 갖는 웨이퍼는 백 그라인딩 공정을 겪는데, 이 공정 동안 블록(21)으로 표시된 바와 같이 웨이퍼는 씬닝(thinned)된다. 웨이퍼를 씬닝하면 최종 IC 패키지 크기를 감소시키고 최종 IC 패키지의 열 저항을 낮춘다. 그 후, 웨이퍼는 블록(22)으로 표시된 바와 같이 개별적인 다이들로 다이싱된다. 그 후, 이 다이는 블록(23)으로 표시된 바와 같이 다이 부착 공정 동안 페이스트(paste)를 갖는 리드플레임 기판에 부착된다. 그 후,다이 부착 페이스트는 블 록(24)으로 표시된 바와 같이 경화된다. 그 후, 다이의 패드들은 블록(25)으로 표시된 바와 같이 와이어 본딩 공정 동안 리드프레임의 도전체들에 결합된다. 그 후, 열 스프레더 디바이스는 블록(26)으로 표시된 바와 같이 부착된다. 열 스프레더 디바이스를 부착시키면 리드프레임 상의 특정 위치들에 부착 재료를 배치하는 것을 포함하고 열 스프레더 디바이스의 레그들의 피트는 부착 재료와 접촉하도록 다이 위에 열 스프레더 디바이스를 정밀하게 위치시키는 것을 포함한다. 그 후, 부착 재료는 블록(27)으로 표시된 바와 같이 경화되어, 열 스프레더 디바이스의 레그들의 피트를 리드프레임에 고정시킨다. 그 후, IC 디바이스는 블록(28)으로 표시된 바와 같이 몰딩 공정을 겪는다.
몰딩 공정이 수행된 후, 패키지는 전형적으로 블록(29)으로 표시된 바와 같이 일부 인덱스들(예를 들어, 부품명 및 부품 번호)로 패키지를 마크하는 레이저 마킹 공정을 겪는다. 그 후, 패키지는 블록(31)으로 표시된 바와 같이 포스트-몰드 경화 공정을 겪는다. SMT에서 사용될 때, 패키지 리드프레임은 전형적으로 블록(32)으로 표시된 바와 같이 솔더볼 장착 공정을 겪는데,이는 PCB에 리드프레임을 솔더링하기 위하여 나중에 사용될 솔더 볼들을 리드프레임에 상에 배치된다. 그 후, 싱귤레이션 공정(singulation process)은 블록(33)으로 표시된 바와 같이 수행되며, 이는 IC 디바이스들처럼 다른 소자들에 접속되도록 하는 다른 소자들로부터 IC 패키지의 리드프레임을 분리시켜 IC 패키지들처럼 다른 소자를 형성한다. IC 패키지 리드프레임은 다음 장착 공정(도시되지 않음) 동안 현재 솔더링을 통해서 PCB에 접속되도록 준비된다.
상술된 바와 같이, 열 스프레더 디바이스가 몰딩 공정(블록 8)이 시작되기 전 정밀하게 위치되지 않으면, 몰딩 화합물(예를 들어, 수지)은 몰딩 공정 동안 블리드하거나 진행할 수 있는데, 이는 패키지의 방열 성능을 방해할 수 있다. 열 스프레더 디바이스상에 작용하는 클램프 힘은 또한, 약간 뒤에(예를 들어, 솔더 볼 장착 리플로우 동안 또는 PCB에 장착된 후) "팝 콘닝"을 야기할 수 있는 열 스프레더 디바이스의 풋팅들 상에 디라미네이션을 야기할 수 있다.
이 문제를 방지하기 위하여 제안된 또 다른 기술은 높은 열 전도율을 갖는 몰딩 화합물을 사용하는 것이다. 높은 열 전도율의 몰드 화합물을 이용하면 디바이스의 열 성능을 개선시킬 수 있다. 그러나, 이 화합물을 사용하면 몰딩 공정 및 고 패키지 와프(warp) 동안 발생하는 와이어 스웨이(wire sway)를 통상적으로 높게 한다. 높은 스와프 정도는 예를 들어, IC 디바이스를 PCB에 장착시키는 동안 볼 쇼트(ball short)와 같은 프로세싱을 어렵게 한다. 이 기술은 완전히 성숙되지 않고 IC 제조 산업에서 폭넓게 채택되지 않고 있다.
따라서, 몰드 블리드, 디라미네이션, 높은 와이어 스윕, 및 최종 IC 패키지의 높은 와핑과 같은 문제들을 피하는 IC 디바이스로 열 스프레더 디바이스를 통합하는 방식이 필요로 된다.
본 발명은 IC 패키지 및 IC 패키지에서 방열시키기 위한 방법을 제공한다. IC 패키지는 기판, IC 다이, 및 열 스프레더 디바이스를 포함한다. 상기 기판은 상부면 및 하부면과 그 내에 형성된 개구를 갖는다. IC 다이는 상부면 및 하부면을 갖는다. 다이의 상부면은 그 위에 배치된 하나 이상의 도전 패드들을 갖는다. 다이의 상부면은 하부면에 결합되고 실질적으로 기판에 형성된 개구를 커버하고 상기 다이의 바다멱과 결합되거나 이에 인접한다.
일 실시예를 따르면, 상기 방법은 다이 배치 장소에서의 기판에 개구를 형성하는 단계, 및 상기 개구에 인접한 상기 기판의 하부면에 열 스프레더 디바이스의 상부면을 결합시키는 단계를 포함한다.
또 다른 실시예를 따르면, 상기 방법은 다이 배치 장소에서의 기판에 개구를 형성하는 단계, 접착 테이프 재료로 상기 개구 및 상기 기판의 하부면의 적어도 일부를 커버하는 단계, 상기 접착 테이프 재료로 상기 개구 및 상기 기판의 하부면을 커버한 후, 상기 테이프 재료를 제거하는 단계, 및 상기 접착 재료가 경화될 때, 상기 열 스프레더 디바이스의 상부면이 상기 기판의 하부면에 결합되도록 상기 기판의 하부면 상에 상기 접착 재료와 접촉하는 상기 열 스프레더 디바이스의 상부면을 배치하는 단계를 포함한다.
본 발명의 이들 및 그외 다른 특징들 및 이점들은 다음의 설명, 도면들 및 청구범위로부터 명백하게 될 것이다.
도 1은 조립 공정 동안 최상부 및 바닥 몰드 플레이트들 간에 위치되고 이의 최상부에 부착되는 열 스프레더 디바이스를 갖는 공지된 IC 디바이스의 측단면도.
도 2는 도 1에 도시된 IC 패키지를 생성하고 이를 SMT를 통해서 PCB에 장착되도록 준비하기 위한 현재 조립 공정을 도시한 순서도.
도 3은 바닥부에 결합되는 열 스프레더 디바이스를 갖는 본 발명의 예시적인 실시예에 따른 패키징된 IC 디바이스의 측단면도.
도 4는 IC를 패키징하고 이를 SMT를 통해서 PCB에 장착되도록 준비하기 위한 예시적인 실시예에 따른 본 발명의 조립 공정을 도시한 순서도.
도 5는 기판에 개구를 형성하고 개구 아래의 기판의 하부면에 열 스프레더 디바이스를 결합시키기 위하여 하나의 예시적인 실시예에 따른 본 발명의 공정을 도시한 순서도.
도 6은 본 발명의 예시적인 실시예에 따른 IC 디바이스를 패키징하고 이를 SMT를 통해서 PCB에 장착되도록 준비하기 위한 조립 공정을 도시한 순서도.
도 7은 기판의 하부면을 사전 테이핑하고 기판에서 개구를 형성하기 위한 하나의 예시적인 실시예에 따른 본 발명의 공정을 도시한 순서도.
본 발명을 따르면, 표면 장착 배치들에 적합한 IC 패키지는 IC 다이 아래의 패키지의 바닥부에 결합되는 열 스프레더 디바이스를 포함한다. 열 스프레더 디바이스를 패키지의 바닥부에 고정시키면, 열 스프레더 디바이스의 최상부 상에 몰딩 화합물이 블리딩할 확률 및 열 스프레더 디바이스의 배치가 열 스프레더 디바이스의 풋팅들에서 디라미네이션을 감소시키거나 제거하는데, 이는 패키지를 "팝콘"시킬 수 있다. 열 스프레더 디바이스는 본 발명의 몇몇 예시적인 실시예들과 관련하여 설명되는 바와 같이 수행되기 전 몰딩 공정 전 또는 후에 패키지에 결합될 수 있다.
도 3은 몰딩 공정을 겪는 예시적인 실시예에 따른 IC 패키지(30)의 단면도를 도시한다. 패키지(30)는 다이 부착 재료(32)에 의해 리드프레임(36)의 기판(34)에 결합되는 다이(31) 및 전기 도전체들(예를 들어, 금 배선들)(35)에 의해 리드프레임(36)의 도전체들(도시되지 않음)에 접속되는 패드들(도시되지 않음)을 포함한다는 점에서 도 1에 도시된 패키지(2)와 유사하다. 리드프레임(36)의 기판(34)은 리드프레임(36)의 도전체들로부터 다이(31)를 절연시키기 위한 절연층으로서 기능한다. 본 발명에 따르면, 패키지(30)는 패키지(30)의 바닥부에 결합되는 열 스프레더 디바이스(40)를 포함한다.
이 실시예를 따르면, 열 스프레더 디바이스(40)는 어떤 시간에 다이(31)에 인접하여 수행되는 몰딩 공정 전 결합된다. 기판(34)은 패키지(30)의 바닥부에서의 그 내에 형성되는 개구를 갖고, 다이(31) 및 열 스프레더 디바이스(40)는 이 개구와 인터페이스하는 영역(50) 위에 열 스프레더 디바이스(40)와 접촉한다.
열 스프레더 디바이스(40)의 외부들(41)은 일부 부착 디바이스 또는 재료(도시되지 않음)에 의해 리드프레임(36)에 결합되어 다이(31)로부터 열 경로를 방열을 위한 리드프레임(36)에 제공한다. 최상부 몰드 플레이트(43)의 내면은 다이(31) 및 패키지(30)의 다른 부분들과 접촉하는 몰딩 화합물(45)과 접촉한다. 바닥 몰드 플레이트(44)의 내면은 몰딩 화합물(45)과 접촉하지 않지만 패키지(30)의 다른 부분들 및 열 스프레더 디바이스(40)와 접촉한다. 바닥 몰드 플레이트(44)의 내면은 열 스프레더 디바이스(40)의 하부면의 형상 및 몰딩 공정 동안 몰드 플레이트(44)의 내면이 연접한 패키지(30)의 다른 부분들을 매칭하도록 형상화된다. 따라서, 열 스 프레더 디바이스(40)의 배치는 몰딩 화합물에 영향을 미치지 않으므로 몰드 블리드를 야기하지 않을 것이다.
도 4는 IC를 패키지하고 이를 SMT를 통해서 PCB로 장착하도록 준비시키기 위한 예시적인 실시예에 따라서 본 발명의 조립 공정을 도시한 순서도를 나타낸다. 도 4에 도시된 순서도는 열 스프레더 디바이스를 결합시키고 부착 재료를 경화시키는 것과 관련된 도 2의 블록들(26, 27)이 제거된다는 것을 제외하면 도 2에 도시된 순서도와 동일하다. 이는 본 발명의 실시예를 따르면, 열 스프레더 디바이스가 수행되는 조립 공정 전에 결합되기 때문이다. 도 4에 도시된 블록들(51 내지 55)은 도 2에 도시된 블록들(21 내지 25)에 각각 대응한다. 마찬가지로, 도 4에 도시된 블록들(58 내지 63)은 도 2에 도시된 블록들(28 내지 33)에 각각 대응한다.
도 5는 IC 디바이스의 기판에 개구를 형성하고 개구 아래의 기판의 하부면에 열 스프레더 디바이스를 결합시키기 위하여 하나의 예시적인 실시예에 따라서 본 발명의 공정을 도시한 순서도를 나타낸다. 개구는 블록(70)으로 도시된 바와 같이 다이 배치 장소에서 IC 디바이스의 바닥부 상에 IC 디바이스의 기판에 형성된다. 이는 웨이퍼 레벨 또는 다이 레벨에서 수행될 수 있다. 블록(70)으로 도시된 공정이 도 4에 도시된 조립 공정의 일부로서 수행되면, 이 개구들은 예를 들어 블록(51)에 대응하는 백그라인딩 공정이 수행된 후, 그러나 블록(52)으로 도시된 다이싱 공정이 수행되기 전 형성될 수 있다. 대안적으로, 이 개구들은 예를 들어 블록(55)으로 도시된 와이어 본딩 공정이 수행된 후, 그러나 블록(58)으로 도시된 몰딩 공정이 수행되기 전 수행될 수 있다. 본 발명은 개구가 형성될 때와 관련하여 제한되지 않는다.
기판 내의 개구가 형성된 후, 열 스프레더 디바이스는 블록(80)으로 도시된 바와 같이 기판의 하부면에 결합된다.이는 전형적으로 접착 필름과 같은 부착 재료를 기판의 하부면 상에 및/또는 열 스프레더 디바이스의 상부면 상에 배치함으로써 성취된다. 그 후, 열 스프레더 디바이스의 상부면은 기판의 하부면과 연접하여 배치되고 부착 재료는 경화됨으로써, 열 스프레더 디바이스의 상부면을 기판의 하부면에 본딩시킨다.
블록(80)으로 도시된 공정이 도 4로 도시된 조립 공정의 부분으로서 수행되면, 열 스프레더 디바이스는 예를 들어 블록(55)으로 도시된 와이어 본딩 공정이 수행된 후 그러나 블록(58)으로 도시된 몰딩 공정이 수행되기 전 결합될 수 있다. 본 발명은 열 스프레더 디바이스가 결합될 때와 관련하여 제한되지 않는다. 그러나, 열 스프레더 디바이스가 수행되는 도 4로 도시된 조립 공정전 또는 조립 공정의 수행동안, 그러나 몰딩 공정이 수행되기 전 결합되면, 발생되는 몰드 블리드의 가능성은 크게 감소되거나 제거된다. 열 스프레더 디바이스는 기판의 하부면상에 정밀하게 위치되고 수행되는 몰딩 공정전 필름 접착제에 의해 결합된다. 다음에, 다이는 기판에 형성된 개구를 통해서 블록들(53, 54)로 도시된 다이 부착 공정 동안 열 스프레더 디바이스의 상부면에 직접적으로 결합된다.
열 스프레더 디바이스가 결합될 때와 관계없이, 본 발명을 따르면 다이 아래에 열 스프레더 디바이스를 위치시키면 도 1에 도시된 바와 같이 다이 위에 위치될 때 다이로부터 열 스프레더 디바이스로의 열 경로의 길이와 비교하여 다이로부터 열 스프레더 디바이스로 열 경로의 길이를 크게 감소시킨다. 이는 다이로부터 열 스프레더 디바이스로의 열 경로의 길이를 최소화한다는 점에서 바람직하지만 다이가 열 스프레더 디바이스의 상부면 상에 직접 안착되도록 할 필요가 없다. 오히려, 개구의 크기는 다이의 크기보다 다소 작을 수 있으므로, 다이는 기판의 상부면상에 안착되고 개구가 형성되는 기판의 두께와 동일한 거리만큼 열 스프레더 디바이스의 상부면으로부터 분리된다. 후자의 경우에, 높은 열 도전율 재료는 개구내에 위치되고 다이의 하부면 및 열 스프레더 디바이스의 상부면과 접촉할 수 있다. 이들 배열들 둘 모두는 열 스프레더 디바이스가 도 1에 도시된 바와 같이 다이 위에 위치될 때 열 경로의 길이와 비교하여 다이로부터 다이 아래에 위치되는 열 스프레더 디바이스로 열 경로의 길이를 크게 감소시킨다.
결합되는 열 스프레더 디바이스 전 개구를 형성하는 것이 반드시 필요로 되지 않는다는 점에 유의하여야 한다. 열 스프레더 디바이스는 기판에 형성되는 개구 전 결합될 수 있다. 따라서, 블록들(70, 80)의 순서는 도 5에 도시된 순서의 반대일 수 있다.
도 6은 IC 디바이스를 패키징하고 본 발명의 예시적인 실시예에 따라서 이를 SMT를 통해서 PCB에 장착되도록 준비하기 위한 조립 공정을 도시한 순서도를 나타낸다. 도 6에 도시된 순서도는 블록(59)이 테이프 제거의 제거 공정을 나타내도록 부가되고 블록들(82, 83)이 열 스프레더 디바이스를 결합시키고 부착 재료를 경화시키는 공정을 나타내도록 부가된다는 것을 제외하면 도 4에 도시된 순서도와 동일하다. 이는 본 발명의 실시예를 따르면 열 스프레더 디바이스가 몰딩 공정이 수행 된 후 바람직하게는 싱귤레이션 공정이 수행된 후 결합되기 때문이다. 이 실시예를 따르면, 기판(34)의 하부면은 접착 테이프 재료로 기판(34)의 하부면을 라미네이팅함으로써 사전-테이핑된다. 접착 테이프 재료를 사용하는 것이 유용한데, 그 이유는 몰딩 공정 전 테이프 재료로 다이를 직접 부착시키기 때문이다 (블록 58). 이 사전-테이핑 공정은 웨이퍼 레벨 또는 다이 레벨에서 수행될 수 있다. 본 발명은 기판이 사전-테이핑될 때와 관련하여 제한되지 않는다.
블록(58)으로 도시된 몰딩 공정이 수행된 후, 테이프 재료가 제거되어, 접착 재료를 블록(59)으로 도시된 바와 같이 기판 및 다이의 하부면 상에 남게 된다. 블록(64)으로 도시된 싱귤레이션 공정이 수행된 후, 열 스프레더 디바이스의 상부면이 블록(82)으로 도시된 바와 같이 다이 및 기판의 하부면상에 위치되는 접착 재료와 접촉하여 배치된다. 그 후, 접착 부착 재료는 블록(83)으로 도시된 바와 같이 경화되는데, 이는 열 스프레더 디바이스를 기판에 결합시킨다. 본 발명은 블록들(59, 82, 83)으로 도시된 단계들이 수행될 때와 관련하여 제한되지 않는다. 몰딩 공정이 수행된 후 이들 단계들을 수행함으로써, 발생하는 몰드 블리드의 확률은 감소되거나 제거된다.
도 7은 기판의 하부면을 사전-테이핑 및 기판에 개구를 형성하기 위한 하나의 예시적인 실시예에 따라서 본 발명의 공정을 도시한 순서도를 나타낸다. 개구는 블록(110)으로 도시된 바와 같이 IC 디바이스의 바닥부 상에 IC 디바이스의 기판에 형성된다. 이러한 개구는 다이 배치 장소에서 형성된다. 이 개구는 조립 공정 전 웨이퍼 레벨에서 또는 패키지 조립 공정 동안 다이 레벨에서 수행될 수 있다. 다이 는 개구가 기판에 형성될 때 기판에 부착될 수 있거나 이미 부착되지 않을 수 있다. 예를 들어, 블록(51)에 대응하는 백그라인딩 공정이 수행된 후, 그러나 수행되는 블록(52)으로 도시된 다이싱 공정 전 개구들이 형성될 수 있다. 대안적으로, 개구들은 예를 들어 블록(55)으로 도시된 와이어 본딩 공정이 수행된 후, 그러나 블록(58)으로 도시된 몰딩 공정이 수행되기 전 개구들이 형성될 수 있다. 본 발명은 개구가 형성될 때와 관련하여 제한되지 않는다.
기판 내의 개구가 형성된 후, 접착 테이프 재료는 블록(120)으로 도시된 바와 같이 기판의 하부면 상에 배치된다. 개구가 수행되는 사전-테이핑 공정이 수행되기 전에 형성되는 것을 반드시 필요로 하지 않는다는 점에 유의하여야 한다. 개구는 사전-테이핑 공정이 수행된 후 형성될 수 있다. 따라서, 블록들(110, 120)의 순서는 도 7에 도시된 순서와 관련하여 반대로 될 수 있다.
본 발명의 원리들 및 개념들을 설명하기 위한 몇가지 실시예들과 관련하여 본 발명이 설명되었다는 점에 유의하여야 한다. 본 발명은 이들 실시예들로 제한되지 않는다. 본원에 설명된 실시예들에 대한 수정이 행해지고 모든 이와 같은 수정들은 본 발명의 범위 내에 있다.
Claims (23)
- 집적 회로(IC) 패키지에 있어서,상부면(top surface) 및 하부면(bottom surface)을 갖는 기판으로서, 상기 기판은 그 내에 형성된 개구를 갖는, 상기 기판;상부면 및 하부면을 갖는 IC 다이로서, 상기 다이의 상부면은 그 위에 배치된 하나 이상의 도전성 패드들을 갖는, 상기 IC 다이; 및상부면을 갖는 열 스프레더 디바이스(heat spreader device)로서, 상기 열 스프레더 디바이스의 상부면은 상기 기판의 하부면에 결합되는, 상기 열 스프레더 디바이스를 포함하고,상기 열 스프레더 디바이스는 상기 기판 내에 형성된 상기 개구를 커버하고 상기 다이의 하부면과 결합되거나 인접한, 집적 회로(IC) 패키지.
- 제 1 항에 있어서,최상부측, 최하부측, 및 하나 이상의 도전성 리드들을 갖는 리드프레임(leadframe);상기 다이의 상부면 상에 배치된 상기 하나 이상의 도전성 패드들에 접속된 제 1 단부들 및 상기 리드프레임의 최상부측 상의 상기 하나 이상의 도전성 리드들에 접속된 제 2 단부들을 갖는 하나 이상의 도전체들; 및적어도 상기 다이의 상부면 및 상기 하나 이상의 도전체들과 접촉하고 이를 커버하는 몰딩 화합물을 더 포함하는, 집적 회로(IC) 패키지.
- 제 2 항에 있어서,상기 다이의 하부면은 상기 열 스프레더 디바이스의 상부면에 결합되는, 집적 회로(IC) 패키지.
- 제 2 항에 있어서,상기 다이의 하부면은 상기 개구에 인접한 상기 기판의 상부면에 결합되어, 상기 열 스프레더 디바이스의 상부면이 상기 다이의 하부면에 인접하도록 하는, 집적 회로(IC) 패키지.
- 제 2 항에 있어서,상기 리드프레임의 최하부측이 회로 보드에 결합되도록 상기 리드프레임의 최하부측에 결합되는 솔더 볼 장착 구성(solder ball mounting configuration)을 더 포함하는, 집적 회로(IC) 패키지.
- 집적 회로(IC) 패키지에서 방열시키는 방법에 있어서,다이 배치 장소에서의 기판에 개구를 형성하는 단계; 및열 스프레더 디바이스의 상부면을 상기 개구에 인접한 상기 기판의 하부면에 결합시키는 단계를 포함하는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 6 항에 있어서,다이 부착 공정을 수행하는 단계를 더 포함하고,상기 다이 부착 공정 동안, IC 다이의 하부면은 상기 기판에 형성된 개구를 통해서 상기 열 스프레더 디바이스의 상부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 6 항에 있어서,다이 부착 공정을 수행하는 단계를 더 포함하고,상기 다이 부착 공정 동안, IC 다이의 하부면의 일부는 상기 개구 위의 상기 기판의 상부면에 결합되어, 상기 다이의 하부면의 일부가 상기 열 스프레더 디바이스의 상부면 위의 상기 개구에 배치되도록 하는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 7 항에 있어서,본딩 공정을 수행하는 단계로서, 상기 본딩 공정 동안, 하나 이상의 도전체들의 제 1 단부들이 상기 다이의 상부면 상의 하나 이상의 도전성 패드들에 접속되고 상기 하나 이상의 도전체들의 제 2 단부들이 리드프레임의 하나 이상의 도전성 리드들에 접속되는, 상기 본딩 공정 수행 단계; 및몰딩 공정을 수행하는 단계로서, 상기 몰딩 공정 동안, 적어도 상기 다이의 상부면 및 상기 하나 이상의 도전체들은 몰딩 화합물로 커버되고 하나 이상의 몰딩 플레이트들은 상기 화합물을 몰딩하기 위해 사용되는, 상기 몰딩 공정 수행 단계를 더 포함하는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 9 항에 있어서,상기 열 스프레더 디바이스의 상부면은 상기 몰딩 공정이 수행되기 전에 상기 기판의 상부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 10 항에 있어서,상기 열 스프레더 디바이스의 상부면은 상기 본딩 공정이 수행되기 전에 상기 기판의 하부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 11 항에 있어서,상기 열 스프레더 디바이스의 상부면은 상기 다이 부착 공정이 수행되기 전에 상기 기판의 하부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 9 항에 있어서,상기 열 스프레더 디바이스의 상부면은 상기 몰딩 공정이 수행되기 전 및 상기 다이 부착 공정이 수행된 후에 상기 기판의 하부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 10 항에 있어서,상기 열 스프레더 디바이스의 상부면은 상기 몰딩 공정이 수행되기 전 및 상기 본딩 공정이 수행된 후에 상기 기판의 하부면에 부착되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 7 항에 있어서,상기 개구는 상기 열 스프레더 디바이스가 상기 기판에 부착되기 전에 상기 기판에 형성되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 7 항에 있어서,상기 개구는 상기 열 스프레더 디바이스가 상기 기판에 부착된 후에 상기 기판에 형성되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 집적 회로(IC) 패키지에서 방열시키는 방법에 있어서,다이 배치 장소에서의 기판에 개구를 형성하는 단계;접착 테이프 재료로 상기 개구 및 상기 기판의 하부면의 적어도 일부를 커버하는 단계;상기 접착 테이프 재료로 상기 개구 및 상기 기판의 하부면을 커버한 후, 상기 테이프 재료를 제거하는 단계로서, 상기 기판의 하부면의 적어도 일부 상에 접 착 재료를 남겨두는, 상기 테이프 재료 제거 단계; 및상기 접착 재료가 경화될 때, 상기 열 스프레더 디바이스의 상부면이 상기 기판의 하부면에 결합되도록 상기 기판의 하부면 상에 상기 접착 재료와 접촉하는 상기 열 스프레더 디바이스의 상부면을 배치하는 단계를 포함하는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 17 항에 있어서,다이 부착 공정을 수행하는 단계를 더 포함하고,상기 다이 부착 공정 동안, 상기 IC 다이의 하부면이 상기 기판에 형성되는 상기 개구를 통해서 상기 열 스프레더 디바이스의 상기 상부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 17 항에 있어서,다이 부착 공정을 수행하는 단계를 더 포함하고,상기 다이 부착 공정 동안, 상기 IC 다이의 하부면의 일부가 상기 개구 위의 상기 기판의 상부면에 결합되어, 상기 다이의 하부면의 일부가 상기 열 스프레더 디바이스의 상부면 위의 상기 개구에 배치되도록 하는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 18 항에 있어서,본딩 공정을 수행하는 단계로서, 상기 본딩 공정 동안, 하나 이상의 도전체들의 제 1 단부들이 상기 다이의 상부면 상의 하나 이상의 도전성 패드들에 접속되고 상기 하나 이상의 도전체들의 제 2 단부들이 리드프레임의 하나 이상의 도전성 리드들에 접속되는, 상기 본딩 공정 수행 단계; 및몰딩 공정을 수행하는 단계로서, 상기 몰딩 공정 동안, 적어도 상기 다이의 상부면 및 상기 하나 이상의 도전체들은 몰딩 화합물로 커버되고 하나 이상의 몰딩 플레이트들은 상기 화합물을 몰딩하도록 사용되는, 상기 몰딩 공정 수행 단계를 더 포함하는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 20 항에 있어서,상기 테이프 재료는 제거되고 상기 열 스프레더 디바이스의 상부면은 상기 몰딩 공정이 수행된 후에 상기 기판의 하부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 20 항에 있어서,상기 테이프 재료는 제거되고 상기 열 스프레더 디바이스의 상부면은 상기 몰딩 공정이 수행되기 전에 상기 기판의 최하부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
- 제 20 항에 있어서,상기 테이프 재료는 제거되고 상기 열 스프레더 디바이스의 상부면은 상기 다이 부착 공정이 수행된 후에 상기 기판의 하부면에 결합되는, 집적 회로(IC) 패키지에서 방열시키는 방법.
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KR20150035437A (ko) * | 2013-09-25 | 2015-04-06 | 스태츠 칩팩, 엘티디. | 열 스프레더를 구비한 집적회로 패키징 시스템 및 그 제조 방법 |
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CN2369355Y (zh) * | 1999-02-09 | 2000-03-15 | 日月光半导体制造股份有限公司 | 半导体装置的封胶体装置 |
EP1346411A2 (en) * | 2000-12-01 | 2003-09-24 | Broadcom Corporation | Thermally and electrically enhanced ball grid array packaging |
TW526600B (en) * | 2002-02-08 | 2003-04-01 | United Test Ct Inc | Semiconductor device including a heat spreader |
TWI230449B (en) * | 2002-02-26 | 2005-04-01 | Orient Semiconductor Elect Ltd | High heat dissipation micro package of semiconductor chip |
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TW582106B (en) * | 2003-02-19 | 2004-04-01 | Advanced Semiconductor Eng | Package and manufacturing method thereof |
KR20050001930A (ko) * | 2003-06-28 | 2005-01-07 | 삼성전기주식회사 | 고밀도 칩 스케일 패키지 및 그 제조 방법 |
US20070273023A1 (en) * | 2006-05-26 | 2007-11-29 | Broadcom Corporation | Integrated circuit package having exposed thermally conducting body |
US7554194B2 (en) * | 2006-11-08 | 2009-06-30 | Amkor Technology, Inc. | Thermally enhanced semiconductor package |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150035437A (ko) * | 2013-09-25 | 2015-04-06 | 스태츠 칩팩, 엘티디. | 열 스프레더를 구비한 집적회로 패키징 시스템 및 그 제조 방법 |
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