KR20090069135A - Vertical channel transistor and method for fabricating the same - Google Patents

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Abstract

A vertical channel transistor and a manufacturing method thereof are provided to stabilize a following process by forming a pillar with a linear bar type. A vertical channel transistor includes a plurality of active pillars(201) and a metal gate electrode(206). A plurality of active pillars are extended from a substrate(200) to an upper direction. An active pillar is comprised of a channel active pillar and a drain active pillar. A line width of the channel active pillar is identical to the line width of the drain active pillar. An active pillar has a linear type bar shape. A hard mask(202,203) is formed on the drain active pillar. A spacer(208) is formed in a sidewall of the drain active pillar and the hard mask. A metal gate electrode is formed in a sidewall of the channel active pillar. The metal gate electrode includes a barrier metal(205) connected to a gate insulating layer.

Description

수직 채널 트랜지스터 및 그의 제조 방법{VERTICAL CHANNEL TRANSISTOR AND METHOD FOR FABRICATING THE SAME}VERTICAL CHANNEL TRANSISTOR AND METHOD FOR FABRICATING THE SAME

본 발명은 반도체소자 제조 기술에 관한 것으로, 특히 수직 채널 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing technology, and more particularly, to a vertical channel transistor and a method of manufacturing the same.

최근에 반도체 메모리 소자, 특히, DRAM(dynamic random access memory)의 집적 밀도가 기가 비트(giga bit)에 육박하고 있다.In recent years, the integration density of semiconductor memory devices, particularly dynamic random access memory (DRAM), has approached giga bits.

기가 비트대의 DRAM 소자는 4F2 (F: minimum feature size)의 단위 셀 피치를 요구하고 있다. 이에 셀을 구성하는 트랜지스터 역시 그 사이즈는 작아져야만 한다.Gigabit DRAM devices require a unit cell pitch of 4F 2 (F: minimum feature size). Therefore, the transistors constituting the cell must also be smaller in size.

통상적인 플래너(planar) 타입의 모스 트랜지스터는 게이트 전극이 반도체 기판 상부 형성되고, 게이트 전극 양측의 기판 내에 접합이 형성되는 구조를 갖는다. 이러한 플래너 타입의 모스 트랜지스터는 채널 길이를 스케일링한다고 하여도 단위 셀은 4F2를 갖기 어렵다. A typical planar type MOS transistor has a structure in which a gate electrode is formed on a semiconductor substrate and a junction is formed in the substrate on both sides of the gate electrode. Such a planar type MOS transistor hardly has 4F 2 even though the channel length is scaled.

따라서, 플래너 타입의 모스 트랜지스터의 집적 한계를 극복하기 위해 수직 채널 트랜지스터 구조가 제안되고 있다. Accordingly, vertical channel transistor structures have been proposed to overcome the integration limitations of planar type MOS transistors.

도 1은 종래기술에 따른 수직채널 트랜지스터의 게이트전극 부분을 상세하게 도시한 것이다.Figure 1 shows in detail the gate electrode portion of the vertical channel transistor according to the prior art.

도 1에 도시된 바와 같이, 종래의 수직 채널 트랜지스터는, 탑 필라(Top Pillar)(106A)와 넥(neck) 필라(106B)를 갖는 액티브 필라(106)를 갖는다. 넥 필라(106B)는 트랜지스터의 채널 부분이며, 탑 필라(106A)는 트랜지스터의 드레인 부분이다. 넥 필라(106B)의 측벽에는 게이트 산화막(110)을 개재하여 폴리실리콘 게이트 전극(112)이 형성된다. 탑 필라(106A)와 하드마스크(104) 측벽에는 캡핑층(108)이 형성된다. As shown in FIG. 1, a conventional vertical channel transistor has an active pillar 106 having a top pillar 106A and a neck pillar 106B. The neck pillar 106B is the channel portion of the transistor, and the top pillar 106A is the drain portion of the transistor. The polysilicon gate electrode 112 is formed on the sidewall of the neck pillar 106B via the gate oxide film 110. A capping layer 108 is formed on the top pillars 106A and the sidewalls of the hard mask 104.

액티브 필라(106)는 하드마스크(104)를 이용한 실리콘기판(102)의 비등방성 및 등방성 식각에 의해 형성된다. 폴리실리콘 게이트 전극(112)은 필라(106)를 포함하는 구조 상에 폴리실리콘을 증착한 다음, 다시 에치백하는 방법으로 형성된다.The active pillar 106 is formed by anisotropic and isotropic etching of the silicon substrate 102 using the hard mask 104. The polysilicon gate electrode 112 is formed by depositing polysilicon on a structure including the pillar 106 and then etching back.

도 1과 같은 종래의 수직 채널 트랜지스터는 여러 가지 문제점을 갖고 있다. Conventional vertical channel transistors as in FIG. 1 have various problems.

그 중 하나는 게이트 패터닝을 위한 폴리실리콘 식각시, 그 식각이 제대로 이루어지지 않아서, 폴리실리콘의 잔유물에 의해 필라들 간에 브릿지가 발생되는 것이다. 집적도 증가에 의해 필라의 밀도가 클수록 브릿지 문제는 더 커진다.One of them is that when polysilicon etching for gate patterning is not performed properly, bridges are generated between pillars by the residue of polysilicon. The greater the density of the pillars due to the increased density, the greater the bridge problem.

또한, 브릿지 발생을 방지하기 위해 과도 식각을 수행하는 경우, 하부 게이트산화막이 오픈되면서 기판에 어택을 주어 펀치 현상을 유발하게 된다.In addition, when the excessive etching is performed to prevent the occurrence of the bridge, the lower gate oxide film is opened to attack the substrate to cause the punch phenomenon.

아울러, 게이트 물질이 폴리실리콘이므로 고밀도 구조에서 높은 게이트 저항이 문제된다. 즉 수직 채널 트랜지스터의 특성 열화가 발생 된다.In addition, since the gate material is polysilicon, high gate resistance is a problem in high density structures. That is, deterioration of characteristics of the vertical channel transistor occurs.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트에 메탈을 적용하여 게이트 저항을 낮춘 수직 채널 트랜지스터를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a vertical channel transistor having a low gate resistance by applying a metal to the gate.

본 발명의 다른 목적은 필라를 일자형 막대 타입으로 형성하여 후속 공정의 안정화를 이룰 수 있는 수직 채널 트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다. Another object of the present invention is to provide a vertical channel transistor capable of stabilizing a subsequent process by forming a pillar in a straight bar type and a method of manufacturing the same.

본 발명의 또 다른 목적은 안정화된 공정으로 메탈 게이트를 형성할 수 있는 수직 채널 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.It is still another object of the present invention to provide a method of manufacturing a vertical channel transistor capable of forming a metal gate in a stabilized process.

상기 목적을 달성하기 위한 본 발명의 일면에 따른 수직 채널 트랜지스터는, 기판으로부터 상부 방향으로 연장된 복수개의 액티브 필라; 및 상기 액티브 필라의 측벽에 게이트절연막을 개재하여 형성된 메탈 게이트전극을 포함한다.According to an aspect of the present invention, a vertical channel transistor includes a plurality of active pillars extending upward from a substrate; And a metal gate electrode formed on a sidewall of the active pillar via a gate insulating layer.

바람직하게, 액티브 필라는 하측의 채널 액티브 필라부와 상측의 드레인 액티브 필라부를 구비하고, 메탈 게이트전극은 채널 액티브 필라부의 측벽에 형성된다. 채널 액티브 필라부와 드레인 액티브 필라부는 그 선폭이 동일하여, 액티브 필라가 일자형의 막대 형상을 갖을 수 있다. 또는 드레인 액티브 필라부에 대비하여 채널 액티브 필라부는 그 선폭이 작게 형성될 수 있다.Preferably, the active pillar includes a lower channel active pillar portion and an upper drain active pillar portion, and the metal gate electrode is formed on sidewalls of the channel active pillar portion. The channel active pillar portion and the drain active pillar portion have the same line widths, so that the active pillar may have a linear bar shape. Alternatively, the line active pillar portion may have a smaller width than the drain active pillar portion.

바람직하게, 드레인 액티브 필라부 상부에 형성된 하드마스크를 더 포함할 수 있다. 그리고, 하드마스크와 드레인 액티브 필라부의 측벽에 형성된 스페이서를 더 포함할 수 있다. 메탈 게이트전극은 게이트절연막에 접하여 형성된 베리어메탈을 포함할 수 있다. 메탈 게이트전극은 Ta, Ti, TiN, TiB2, TaN 및 TaSiN로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합이 사용될 수 있다.Preferably, the method may further include a hard mask formed on the drain active pillar portion. The semiconductor device may further include a spacer formed on sidewalls of the hard mask and the drain active pillar part. The metal gate electrode may include a barrier metal formed in contact with the gate insulating layer. The metal gate electrode may be any one selected from the group consisting of Ta, Ti, TiN, TiB 2 , TaN, and TaSiN, or a combination thereof.

상기 목적을 달성하기 위한 본 발명의 일면에 따른 수직 채널 트랜지스터 제조 방법은, 기판을 식각하여 복수의 액티브 필라를 형성하는 단계; 상기 액티브 필라를 포함하는 전체 구조 상부에 게이트용 메탈을 형성하는 단계; 상기 액티브 필라들 사이의 공간 일부를 채우는 희생막을 형성하는 단계; 상기 희생막의 높이까지 상기 메탈을 부분 식각하는 단계; 상기 메탈의 부분 식각에 의해 드러난 상기 액티브 필라의 상부 측면부에 스페이서를 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 희생막 제거에 의해 드러난 상기 메탈을 식각하여 게이트 분리를 수행하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a vertical channel transistor, the method comprising: forming a plurality of active pillars by etching a substrate; Forming a gate metal on the entire structure including the active pillars; Forming a sacrificial layer filling a portion of the space between the active pillars; Partially etching the metal to a height of the sacrificial layer; Forming a spacer in an upper side portion of the active pillar exposed by partial etching of the metal; Removing the sacrificial layer; And etching the metal exposed by removing the sacrificial layer to perform gate separation.

바람직하게, 액티브 필라는 일자형의 막대 형상으로 형성될 수 있고, 상측 부분이 하측 부분 대비해서 폭이 넓은 형상으로 형성될 수 있다.Preferably, the active pillar may be formed in a straight bar shape, the upper portion may be formed in a wider shape than the lower portion.

바람직하게, 희생막으로 스핀-온-절연체(SOD)를 사용할 수 있다. 메탈은 베리어메탈 및 전극용 메탈을 포함할 수 있다.Preferably, a spin-on-insulator (SOD) may be used as the sacrificial film. The metal may include a barrier metal and a metal for an electrode.

본 발명은 수직 채널 트랜지스터 형성 공정에서 게이트를 폴리실리콘이 아닌 메탈로 형성하므로써, 게이트 저항을 낮추고 게이트 공핍 효과(폴리실리콘의 도핑 공핍 현상) 등을 해결하여, 수직 채널 트랜지스터의 특성을 향상시킬 수 있다.The present invention can improve the characteristics of the vertical channel transistor by reducing the gate resistance, solving the gate depletion effect (doping depletion phenomenon of polysilicon), etc. by forming the gate as a metal rather than polysilicon in the vertical channel transistor forming process. .

또한, 본 발명은 일자형 막대 형상으로 액티브 필라를 형성한 다음 그 측벽에 메탈 게이트를 형성하므로, 메탈 게이트의 디파인이 용이하다.In addition, since the present invention forms an active pillar in the shape of a straight rod and then forms a metal gate on the sidewall thereof, it is easy to define fine metal gates.

또한, 본 발명은 메탈 증착 후, 희생막을 사용한 에치백 기술에 의해 메탈을 부분 식각한 다음, 이후에 메탈 게이트 분리 공정(이웃한 트랜지스터간의 게이트 분리)을 수행하기 때문에, 게이트 산화막의 오픈 및 기판 펀치를 방지하면서 잔류물, 브릿지와 같은 공정상의 결함을 방지할 수 있다. 즉 본 발명은 공정의 안정성이 뛰어나다. In addition, since the metal is partially etched by an etch back technique using a sacrificial film after metal deposition, and then a metal gate separation process (gate separation between neighboring transistors) is performed, the gate oxide film is opened and the substrate is punched. Process defects such as residues and bridges can be prevented while That is, the present invention is excellent in the stability of the process.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 일실시예에 따른 수직 채널 트랜지스터의 게이트 구조를 보여주는 단면도이다.2 is a cross-sectional view illustrating a gate structure of a vertical channel transistor according to an exemplary embodiment of the present invention.

본 실시예에 따른 수직 채널 트랜지스터는, 트랜지스터의 액티브를 제공하는 액티브 필라(201)를 갖는다. 필라(201)의 상측 부분은 트랜지스터의 드레인 액티브 필라(201A)가 되고, 하측 부분은 채널 액티브 필라(201B)가 된다. 액티브 필라(201)는 채널 액티브 필라(201B)와 드레인 액티브 필라(201B)가 동일한 선폭을 갖는 일자형 막대 형상(rod type)을 갖는다. 채널 액티브 필라(201B)의 하부쪽 기판이 소스 영역(201C)이다.The vertical channel transistor according to the present embodiment has an active pillar 201 that provides the active of the transistor. The upper portion of the pillar 201 becomes the drain active pillar 201A of the transistor, and the lower portion becomes the channel active pillar 201B. The active pillar 201 has a straight rod type in which the channel active pillar 201B and the drain active pillar 201B have the same line width. The lower substrate of the channel active pillar 201B is the source region 201C.

액티브 필라(201)는 하드마스크(202, 203)를 이용한 실리콘기판(200)의 비등방성 식각에 의해 형성된다. 하드마스크는 산화막(202) 및 질화막(203)이 적층되어 형성된다. 본 실시예와 다르게 하드마스크는 산화물 및 질화물 이외에 폴리머와 같은 다른 박막이 사용될 수 있고, 단일 층 또는 이종의 물질이 적층된 멀티 층이 될 수 있다. 본 실시예에서 산화막(202) 및 질화막(203)이 적층된 멀티층 하드마스크가 사용된 이유는 공정상의 문제를 해결하기 위한 것으로서, 상세히 후술된다.The active pillar 201 is formed by anisotropic etching of the silicon substrate 200 using the hard masks 202 and 203. The hard mask is formed by stacking the oxide film 202 and the nitride film 203. Unlike the present embodiment, the hard mask may be other thin films such as polymers in addition to oxides and nitrides, and may be a single layer or multiple layers of different materials. The reason why the multi-layered hard mask in which the oxide film 202 and the nitride film 203 are stacked in this embodiment is used to solve the process problem and will be described in detail later.

채널 액티브 필라(201B)의 측벽에는 게이트산화막(204)을 개재하여 메탈 게이트(205, 206)가 형성된다. 메탈 게이트는 베리어 메탈인 TaN(205)과, 전극용 TiN(206)이 적층되어 형성된다. 베리어 메탈은 생략이 가능하다. 본 실시예에서 전극용 메탈로서 도전성 TiN을 예시하고 있으나, 이 이외에 다른 계열의 메탈이 단일층 또는 복수층으로 사용될 수 있다. 예컨대 메탈은 Ta, Ti, TiN, TiB2, TaN 및 TaSiN로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합일 수 있다.Metal gates 205 and 206 are formed on the sidewall of the channel active pillar 201B via the gate oxide film 204. The metal gate is formed by stacking a barrier metal TaN 205 and an electrode TiN 206. Barrier metal can be omitted. In the present embodiment, conductive TiN is exemplified as the metal for the electrode, but other types of metals may be used as a single layer or a plurality of layers. For example, the metal may be any one selected from the group consisting of Ta, Ti, TiN, TiB 2 , TaN and TaSiN or a combination thereof.

드레인 액티브 필라(201A)의 측벽과 하드마스크(202, 203)의 측벽에는 스페이서(208)가 형성된다. 스페이서(208) 물질로는 예컨대 질화막과 같은 절연막이 사용된다.Spacers 208 are formed on sidewalls of the drain active pillar 201A and sidewalls of the hard masks 202 and 203. As the spacer 208 material, an insulating film such as a nitride film is used, for example.

도 2에서, 게이트 산화막(204)이 연장되어 드레인 액티브 필라(201A) 및 하드마스크의 측벽에 형성되어 있는바, 이 부분에서는 산화막(204)이 캡핑층 역할을 하게 된다. In FIG. 2, the gate oxide film 204 is extended to be formed on the sidewalls of the drain active pillar 201A and the hard mask. In this part, the oxide film 204 serves as a capping layer.

이와 같이 본 실시예에 따른 수직 채널 트랜지스터는 폴리실리콘보다 저항이 낮은 메탈로서 게이트전극이 형성된다. 따라서 트랜지스터의 특성을 향상시킨다. As described above, the vertical channel transistor according to the present embodiment is formed of a metal having a lower resistance than polysilicon, and thus a gate electrode is formed. Therefore, the characteristics of the transistor are improved.

또한, 일자형 막대 형상으로 필라가 형성되므로 게이트 형성을 위한 공정이 안정적인 바, 이는 상세히 후술 된다. In addition, since the pillar is formed in the shape of a straight bar, the process for forming the gate is stable, which will be described later in detail.

도 3a 내지 도 3j는 도 2에 도시된 개선된 수직 채널 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.3A to 3J are cross-sectional views illustrating a method of manufacturing the improved vertical channel transistor shown in FIG. 2.

도 3a에 도시된 바와 같이, 하드마스크(302, 303)를 식각장벽으로 하여 기판(300)을 일정 깊이 비등방성 식각하므로서, 액티브 필라(301)를 형성한다. 필라(301)은 비등방성 식각에 의해 일자형 막대 형상을 갖는다.As shown in FIG. 3A, the active pillar 301 is formed by anisotropically etching the substrate 300 by using the hard masks 302 and 303 as etch barriers. The pillar 301 has a straight rod shape by anisotropic etching.

본 실시예에서 하드마스크는 산화막(302) 및 질화막(303)이 적층된 멀티층 구조이다. 하드마스크는 폴리머와 같은 다른 물질이 사용될 수 있다.In this embodiment, the hard mask has a multi-layer structure in which the oxide film 302 and the nitride film 303 are stacked. The hard mask may be other materials such as polymers.

멀티 층의 하드마스크를 사용하는 이유는, 후속 공정에서 실리콘, SOD(sillicon on Insulator), 질화막, 메탈 등을 피식각층으로 하는 식각 공정이 다수에 걸쳐 이루어지므로 하드마스크가 식각베리어 기능을 충실히 하도록 하기 위함이다.The reason for using a multi-layered hard mask is that the etching process using silicon, sillicon on insulator (SOD), nitride film, metal, etc. as the etching layer is performed in a large number of times so that the hard mask can faithfully perform the etching barrier function. For sake.

이어서, 도 3b와 같이 산화 공정을 통해 액티브 필라(301)가 형성된 구조물의 전면에 산화막(304)을 형성한다. 산화막(304)은 게이트절연막과 캡핑층의 기능을 동시에 수행한다. 널리 알려진 열 산화 또는 플라즈마 산화 공정 등에 의해 산 화막(304)이 형성될 수 있다.Next, an oxide film 304 is formed on the entire surface of the structure in which the active pillars 301 are formed through the oxidation process as shown in FIG. 3B. The oxide film 304 simultaneously performs the functions of the gate insulating film and the capping layer. The oxide film 304 may be formed by a well-known thermal oxidation or plasma oxidation process.

이어서, 도 3c와 같이 베리어메탈로서 TaN(305)를 증착한다. 베리어메탈 TaN(305)은 실리콘과 후속 전극용 메탈 간의 상호 원자 확산을 방지하고 상호 접착력을 향상시키는 기능을 한다.Subsequently, TaN 305 is deposited as a barrier metal as shown in FIG. 3C. Barrier metal TaN 305 functions to prevent mutual atomic diffusion between silicon and the metal for subsequent electrodes and to improve mutual adhesion.

이어서, 도 3d와 같이 전극용 메탈인 TiN(306)을 증착한다. Subsequently, TiN 306, which is an electrode metal, is deposited as shown in FIG. 3D.

이어서, 도 3e와 같이 전체구조 상에 스핀-온-절연체(이하 'SOD'라 함, 307)을 증착한다. SOD(307)는 게이트 메탈의 식각 타겟을 낮추기 위한 희생막 기능을 한다. SOD는 갭필 특성이 우수하여 필라 패턴들 사이의 공간을 충분히 매립할 수 있다. 캡필 특성이 우수한 다른 희생막을 사용하는 것이 가능하다. 이어서, 하부전극의 타겟 만큼 SOD(307)을 에치백한다. 즉, 필라의 전체 높이중 드레인 액티브 필라(301A)의 측면부에서는 SOD(307)가 제거되고 채널 액티브 필라(301B)의 측면부에는 SOD(307)를 잔류시킨다. Next, a spin-on-insulator (hereinafter referred to as 'SOD', 307) is deposited on the entire structure as shown in FIG. 3E. The SOD 307 functions as a sacrificial layer for lowering the etching target of the gate metal. SOD is excellent in gapfill characteristics and can sufficiently fill the space between the pillar patterns. It is possible to use other sacrificial films with excellent capfill properties. Next, the SOD 307 is etched back as much as the target of the lower electrode. That is, the SOD 307 is removed from the side surface portion of the drain active pillar 301A and the SOD 307 remains on the side surface portion of the channel active pillar 301B.

이어서, 도 3f에 도시된 바와 같이, 에치백된 SOD(307)에 의해 드러난 TiN(306) 및 TaN(305)을 식각 한다.Then, as shown in FIG. 3F, the TiN 306 and TaN 305 exposed by the etched back SOD 307 are etched.

이어서, 도 3g 와 같이 질화막을 증착하고, 질화막을 마스크없이 비등방성 전면식각하여 질화막 스페이서(308)를 형성한다. 이에 의해 에치백된 SOD(307)이 노출된다. 스페이서(308)는 필라 상측 부분을 보호하는 기능을 한다. 스페이서(308)은 질화막 대신에 다른 절연성 박막이 사용될 수 있다. Next, a nitride film is deposited as shown in FIG. 3G, and the nitride film is anisotropically etched without a mask to form the nitride film spacer 308. This exposes the etched back SOD 307. The spacer 308 functions to protect the pillar upper portion. Instead of the nitride film, the spacer 308 may use another insulating thin film.

이어서, 도 3h와 같이 노출된 SOD(307)을 제거한다. SOD의 제거는 습식 식각으로 수행될 수 있다.Subsequently, the exposed SOD 307 is removed as shown in FIG. 3H. Removal of the SOD can be performed by wet etching.

이어서, 도 3i와 같이 SOD(307) 제거에 의해 드러난 TiN(306) 및 TaN(305)을 식각하여이웃하는 셀 간의 게이트 분리를 수행한다.Subsequently, as shown in FIG. 3I, the TiN 306 and the TaN 305 exposed by the removal of the SOD 307 are etched to perform gate separation between neighboring cells.

상술한 바와 같이, 본 실시예에 따른 수직 채널 트랜지스터 제조 방법은, 일자형 막대 형상으로 필라를 형성한 다음 그 측벽에 메탈 게이트를 형성하고 있다. 아울러 메탈의 증착 후 에치백 기술에 의해 메탈을 부분 식각한 다음, 이후에 메탈 게이트 분리를 수행한다. As described above, in the method of manufacturing the vertical channel transistor according to the present embodiment, a pillar is formed in a straight bar shape and then a metal gate is formed on the sidewall thereof. In addition, the metal is partially etched by the etch back technique after deposition of the metal, and then metal gate separation is performed.

결국, 메탈 게이트 분리를 위한 식각 시, 그 이전 단계에서 메탈이 부분 식각되어 있으므로, 분리를 위한 메탈의 식각 타겟은 부분 식각된 만큼 적다. 때문에, 분리를 위한 식각시 게이트산화막 및 기판의 어택을 방지할 수 있고, 이에 의해 잔류물, 브릿지, 펀치와 같은 공정상의 결함을 방지할 수 있다. 즉 공정의 안정성이 뛰어나다. As a result, during the etching for the metal gate separation, since the metal is partially etched in the previous step, the etching target of the metal for separation is as small as the partial etching. Therefore, it is possible to prevent attack of the gate oxide film and the substrate during the etching for separation, thereby preventing process defects such as residues, bridges, and punches. That is, the stability of the process is excellent.

도 4는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터의 단면도이다.4 is a cross-sectional view of a vertical channel transistor according to another embodiment of the present invention.

본 실시예에 따른 수직 채널 트랜지스터는, 트랜지스터의 액티브를 제공하는 액티브 필라(401)를 갖는다. 액티브 필라(401)의 상측 부분은 트랜지스터의 드레인 액티브 필라(401A)가 되고, 하측 부분은 채널 액티브 필라(401B)가 된다. 여기서, 채널 액티브 필라(401B)는 드레인 액티브 필라(401B)에 대비해서 그 선폭이 적다. 채널 액티브 필라(401B)의 하부쪽 기판이 소스 영역(401C)이다.The vertical channel transistor according to the present embodiment has an active pillar 401 that provides the active of the transistor. The upper portion of the active pillar 401 becomes the drain active pillar 401A of the transistor, and the lower portion of the active pillar 401 becomes the channel active pillar 401B. Here, the channel active pillar 401B has a smaller line width than the drain active pillar 401B. The lower substrate of the channel active pillar 401B is the source region 401C.

액티브 필라(401)는 하드마스크(402, 403)를 이용하거나 다른 마스크패턴을 이용하여 실리콘기판(400)을 식각하므로써 형성된다. 이때, 등방성 및 비등방성 식각을 조합하여 사용하게 된다. 하드마스크는 산화막(402) 및 질화막(403)이 적층되 된 것으로, 이외에 폴리머와 같은 다른 물질이 하드마스크로서 사용가능하다.The active pillar 401 is formed by etching the silicon substrate 400 using the hard masks 402 and 403 or another mask pattern. In this case, an isotropic and anisotropic etching is used in combination. The hard mask is formed by stacking the oxide film 402 and the nitride film 403, and other materials such as polymers can be used as the hard mask.

채널 액티브 필라(401B)의 측벽에는 게이트산화막(404)을 개재하여 메탈 게이트(406)가 형성된다. 앞서 설명한 일실시예와 동일하게 메탈 게이트는 베리어 메탈을 포함할 수 있다.The metal gate 406 is formed on the sidewall of the channel active pillar 401B via the gate oxide film 404. As in the above-described embodiment, the metal gate may include a barrier metal.

드레인 액티브 필라(401A)의 측벽과 하드마스크(402, 403)의 측벽에는 스페이서(408)가 형성된다. 스페이서(408) 물질로는 예컨대 질화막과 같은 절연막이 사용된다. 게이트 산화막(404)이 연장되어 드레인 액티브 필라(401A) 및 하드마스크의 측벽에 형성되어 있는바, 이 부분에서는 산화막(404)이 캡핑층 역할을 하게 된다. Spacers 408 are formed on sidewalls of the drain active pillar 401A and sidewalls of the hard masks 402 and 403. As the spacer 408 material, an insulating film such as a nitride film is used, for example. The gate oxide film 404 extends and is formed on the sidewalls of the drain active pillar 401A and the hard mask. In this part, the oxide film 404 serves as a capping layer.

이와 같이 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터는, 액티브 필라(401)가 일실시예의 액티브 필라(도 2의 201)와 다르게 일자형 막대 형상이 아닐뿐, 다른 구성들을 실질적으로 동일하다. 아울러, 그 제조 공정은 필라의 형상을 만드는 방법만 상이할 뿐 기타 타 공정은 동일하다.As described above, in the vertical channel transistor according to another exemplary embodiment of the present invention, the active pillar 401 is not a straight bar shape unlike the active pillar 201 of FIG. 2, and the other components are substantially the same. In addition, the manufacturing process is different only in the method of making the shape of the pillar, and other processes are the same.

따라서, 본 발명의 다른 실시예 역시, 일실시예서 설명된 효과, 즉 트랜지스터의 특성 향상, 게이트 분리 공정시의 펀치 및 브릿지 방지 등의 효과를 그대로 갖는다. Accordingly, other embodiments of the present invention also have the effects described in one embodiment, that is, the characteristics of the transistors are improved, and punches and bridges are prevented during the gate separation process.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래기술에 따른 수직채널 트랜지스터의 게이트 구조를 도시한 단면도.1 is a cross-sectional view showing a gate structure of a vertical channel transistor according to the prior art.

도 2는 본 발명의 일실시예에 따른 수직채널 트랜지스터의 게이트 구조를 도시한 단면도.2 is a cross-sectional view illustrating a gate structure of a vertical channel transistor according to an embodiment of the present invention.

도 3a 내지 도 3i는 본 발명의 일실시예에 따른 수직 채널 트랜지스터의 게이트 형성 과정을 보여주는 단면도.3A to 3I are cross-sectional views illustrating a gate forming process of a vertical channel transistor according to an exemplary embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 수직채널 트랜지스터의 게이트 구조를 도시한 단면도.4 is a cross-sectional view illustrating a gate structure of a vertical channel transistor according to another exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

200 : 기판 201 : 액티브 필라200: substrate 201: active pillar

201A : 드레인 액티브 필라 201B : 채널액티브 필라201A: Drain active pillar 201B: Channel active pillar

201C : 소오스 영역201C: Source Region

202 : 하드마스크 산화막 203 : 하드마스크 질화막202: hard mask oxide film 203: hard mask nitride film

204 : 절연막 205 : 베리어메탈 TaN204 Insulation layer 205 Barrier metal TaN

206 : 게이트 전극 TiN 208 : 질화막 스페이서206: gate electrode TiN 208: nitride film spacer

Claims (14)

기판으로부터 상부 방향으로 연장된 복수개의 액티브 필라; 및A plurality of active pillars extending upwardly from the substrate; And 상기 액티브 필라의 측벽에 게이트절연막을 개재하여 형성된 메탈 게이트전극을 포함하는A metal gate electrode formed on a sidewall of the active pillar via a gate insulating layer; 수직 채널 트랜지스터.Vertical channel transistors. 제1항에 있어서,The method of claim 1, 상기 액티브 필라는 하측의 채널 액티브 필라부와 상측의 드레인 액티브 필라부를 구비하고,The active pillar includes a lower channel active pillar portion and an upper drain active pillar portion, 상기 메탈 게이트전극은 상기 채널 액티브 필라부의 측벽에 형성되는The metal gate electrode is formed on sidewalls of the channel active pillar portion. 수직 채널 트랜지스터Vertical channel transistor 제2항에 있어서,The method of claim 2, 상기 채널 액티브 필라부와 상기 드레인 액티브 필라부는 그 선폭이 동일하여, 상기 액티브 필라가 일자형의 막대 형상을 갖는The channel active pillar portion and the drain active pillar portion have the same line width, so that the active pillar has a linear bar shape. 수직 채널 트랜지스터.Vertical channel transistors. 제2항에 있어서,The method of claim 2, 상기 드레인 액티브 필라부에 대비하여 상기 채널 액티브 필라부는 그 선폭이 작게 형성되는 In contrast to the drain active pillar portion, the channel active pillar portion has a smaller line width. 수직 채널 트랜지스터.Vertical channel transistors. 제3항에 있어서,The method of claim 3, 상기 드레인 액티브 필라부 상부에 형성된 하드마스크를 더 포함하는Further comprising a hard mask formed on the drain active pillar portion 수직 채널 트랜지스터.Vertical channel transistors. 제5항에 있어서,The method of claim 5, 상기 하드마스크와 상기 드레인 액티브 필라부의 측벽에 형성된 스페이서를 더 포함하는 And a spacer formed on sidewalls of the hard mask and the drain active pillar portion. 수직 채널 트랜지스터.Vertical channel transistors. 제1항에 있어서,The method of claim 1, 상기 메탈 게이트전극은 상기 게이트절연막에 접하여 형성된 베리어메탈을 포함하는 The metal gate electrode includes a barrier metal formed in contact with the gate insulating layer. 수직 채널 트랜지스터.Vertical channel transistors. 제1항에 있어서,The method of claim 1, 상기 메탈 게이트전극은 Ta, Ti, TiN, TiB2, TaN 및 TaSiN로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합인 The metal gate electrode is any one selected from the group consisting of Ta, Ti, TiN, TiB 2 , TaN and TaSiN, or a combination thereof. 수직 채널 트랜지스터.Vertical channel transistors. 기판을 식각하여 복수의 액티브 필라를 형성하는 단계;Etching the substrate to form a plurality of active pillars; 상기 액티브 필라를 포함하는 전체 구조 상부에 게이트용 메탈을 형성하는 단계;Forming a gate metal on the entire structure including the active pillars; 상기 액티브 필라들 사이의 공간 일부를 채우는 희생막을 형성하는 단계;Forming a sacrificial layer filling a portion of the space between the active pillars; 상기 희생막의 높이까지 상기 메탈을 부분 식각하는 단계;Partially etching the metal to a height of the sacrificial layer; 상기 메탈의 부분 식각에 의해 드러난 상기 액티브 필라의 상부 측면부에 스페이서를 형성하는 단계;Forming a spacer in an upper side portion of the active pillar exposed by partial etching of the metal; 상기 희생막을 제거하는 단계; 및Removing the sacrificial layer; And 상기 희생막 제거에 의해 드러난 상기 메탈을 식각하여 게이트 분리를 수행 하는 단계를 포함하는 Etching the metal revealed by removing the sacrificial layer to perform gate separation. 수직 채널 트랜지스터 제조 방법.Method for manufacturing vertical channel transistors. 제9항에 있어서,The method of claim 9, 상기 액티브 필라는 일자형의 막대 형상으로 형성되는 The active pillar is formed in the shape of a straight rod 수직 채널 트랜지스터 제조 방법.Method for manufacturing vertical channel transistors. 제9항에 있어서,The method of claim 9, 상기 액티브 필라는 상측 부분이 하측 부분 대비해서 폭이 넓은 형상으로 형성되는The active pillar is formed in a shape where the upper portion is wider than the lower portion 수직 채널 트랜지스터 제조 방법. Method for manufacturing vertical channel transistors. 제9항에 있어서,The method of claim 9, 상기 희생막으로 스핀-온-절연체(SOD)를 사용하는Using a spin-on insulator (SOD) as the sacrificial layer 수직 채널 트랜지스터 제조 방법. Method for manufacturing vertical channel transistors. 제9항에 있어서,The method of claim 9, 상기 메탈은 베리어메탈 및 전극용 메탈을 포함하는The metal includes a barrier metal and an electrode metal 수직 채널 트랜지스터 제조 방법.Method for manufacturing vertical channel transistors. 제9항에 있어서,The method of claim 9, 상기 메탈은 Ta, Ti, TiN, TiB2, TaN 및 TaSiN으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합인 The metal is any one selected from the group consisting of Ta, Ti, TiN, TiB 2 , TaN and TaSiN or a combination thereof. 수직 채널 트랜지스터 제조 방법.Method for manufacturing vertical channel transistors.
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