KR20090069135A - 수직 채널 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
게이트를 폴리실리콘이 아닌 메탈로 형성한 수직 채널 트랜지스터가 개시된다. 게이트로서 메탈을 사용하여 게이트 저항을 낮추고 게이트 공핍 효과 등을 해결하여, 수직 채널 트랜지스터의 특성을 향상시킬 수 있다. 수직 채널 트랜지스터의 액티브 필라는 일자형 막대 형상으로 형성된 다음 그 측벽에 메탈 게이트가 형성된다. 이에 의해 메탈 게이트의 디파인을 용이하게 할수 있다. 또한 메탈 증착 후, 희생막을 사용한 에치백 기술에 의해 메탈을 부분 식각한 다음, 이후에 메탈 게이트 분리 공정(이웃한 트랜지스터간의 게이트 분리)을 수행한다. 이에 의해 게이트 산화막의 오픈 및 기판 펀치를 방지하면서 잔류물, 브릿지와 같은 공정상의 결함을 방지할 수 있다.
수직채널트랜지스터, 필라, 게이트, 메탈
Description
본 발명은 반도체소자 제조 기술에 관한 것으로, 특히 수직 채널 트랜지스터 및 그 제조 방법에 관한 것이다.
최근에 반도체 메모리 소자, 특히, DRAM(dynamic random access memory)의 집적 밀도가 기가 비트(giga bit)에 육박하고 있다.
기가 비트대의 DRAM 소자는 4F2 (F: minimum feature size)의 단위 셀 피치를 요구하고 있다. 이에 셀을 구성하는 트랜지스터 역시 그 사이즈는 작아져야만 한다.
통상적인 플래너(planar) 타입의 모스 트랜지스터는 게이트 전극이 반도체 기판 상부 형성되고, 게이트 전극 양측의 기판 내에 접합이 형성되는 구조를 갖는다. 이러한 플래너 타입의 모스 트랜지스터는 채널 길이를 스케일링한다고 하여도 단위 셀은 4F2를 갖기 어렵다.
따라서, 플래너 타입의 모스 트랜지스터의 집적 한계를 극복하기 위해 수직 채널 트랜지스터 구조가 제안되고 있다.
도 1은 종래기술에 따른 수직채널 트랜지스터의 게이트전극 부분을 상세하게 도시한 것이다.
도 1에 도시된 바와 같이, 종래의 수직 채널 트랜지스터는, 탑 필라(Top Pillar)(106A)와 넥(neck) 필라(106B)를 갖는 액티브 필라(106)를 갖는다. 넥 필라(106B)는 트랜지스터의 채널 부분이며, 탑 필라(106A)는 트랜지스터의 드레인 부분이다. 넥 필라(106B)의 측벽에는 게이트 산화막(110)을 개재하여 폴리실리콘 게이트 전극(112)이 형성된다. 탑 필라(106A)와 하드마스크(104) 측벽에는 캡핑층(108)이 형성된다.
액티브 필라(106)는 하드마스크(104)를 이용한 실리콘기판(102)의 비등방성 및 등방성 식각에 의해 형성된다. 폴리실리콘 게이트 전극(112)은 필라(106)를 포함하는 구조 상에 폴리실리콘을 증착한 다음, 다시 에치백하는 방법으로 형성된다.
도 1과 같은 종래의 수직 채널 트랜지스터는 여러 가지 문제점을 갖고 있다.
그 중 하나는 게이트 패터닝을 위한 폴리실리콘 식각시, 그 식각이 제대로 이루어지지 않아서, 폴리실리콘의 잔유물에 의해 필라들 간에 브릿지가 발생되는 것이다. 집적도 증가에 의해 필라의 밀도가 클수록 브릿지 문제는 더 커진다.
또한, 브릿지 발생을 방지하기 위해 과도 식각을 수행하는 경우, 하부 게이트산화막이 오픈되면서 기판에 어택을 주어 펀치 현상을 유발하게 된다.
아울러, 게이트 물질이 폴리실리콘이므로 고밀도 구조에서 높은 게이트 저항이 문제된다. 즉 수직 채널 트랜지스터의 특성 열화가 발생 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트에 메탈을 적용하여 게이트 저항을 낮춘 수직 채널 트랜지스터를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 필라를 일자형 막대 타입으로 형성하여 후속 공정의 안정화를 이룰 수 있는 수직 채널 트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.
본 발명의 또 다른 목적은 안정화된 공정으로 메탈 게이트를 형성할 수 있는 수직 채널 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일면에 따른 수직 채널 트랜지스터는, 기판으로부터 상부 방향으로 연장된 복수개의 액티브 필라; 및 상기 액티브 필라의 측벽에 게이트절연막을 개재하여 형성된 메탈 게이트전극을 포함한다.
바람직하게, 액티브 필라는 하측의 채널 액티브 필라부와 상측의 드레인 액티브 필라부를 구비하고, 메탈 게이트전극은 채널 액티브 필라부의 측벽에 형성된다. 채널 액티브 필라부와 드레인 액티브 필라부는 그 선폭이 동일하여, 액티브 필라가 일자형의 막대 형상을 갖을 수 있다. 또는 드레인 액티브 필라부에 대비하여 채널 액티브 필라부는 그 선폭이 작게 형성될 수 있다.
바람직하게, 드레인 액티브 필라부 상부에 형성된 하드마스크를 더 포함할 수 있다. 그리고, 하드마스크와 드레인 액티브 필라부의 측벽에 형성된 스페이서를 더 포함할 수 있다. 메탈 게이트전극은 게이트절연막에 접하여 형성된 베리어메탈을 포함할 수 있다. 메탈 게이트전극은 Ta, Ti, TiN, TiB2, TaN 및 TaSiN로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합이 사용될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일면에 따른 수직 채널 트랜지스터 제조 방법은, 기판을 식각하여 복수의 액티브 필라를 형성하는 단계; 상기 액티브 필라를 포함하는 전체 구조 상부에 게이트용 메탈을 형성하는 단계; 상기 액티브 필라들 사이의 공간 일부를 채우는 희생막을 형성하는 단계; 상기 희생막의 높이까지 상기 메탈을 부분 식각하는 단계; 상기 메탈의 부분 식각에 의해 드러난 상기 액티브 필라의 상부 측면부에 스페이서를 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 희생막 제거에 의해 드러난 상기 메탈을 식각하여 게이트 분리를 수행하는 단계를 포함한다.
바람직하게, 액티브 필라는 일자형의 막대 형상으로 형성될 수 있고, 상측 부분이 하측 부분 대비해서 폭이 넓은 형상으로 형성될 수 있다.
바람직하게, 희생막으로 스핀-온-절연체(SOD)를 사용할 수 있다. 메탈은 베리어메탈 및 전극용 메탈을 포함할 수 있다.
본 발명은 수직 채널 트랜지스터 형성 공정에서 게이트를 폴리실리콘이 아닌 메탈로 형성하므로써, 게이트 저항을 낮추고 게이트 공핍 효과(폴리실리콘의 도핑 공핍 현상) 등을 해결하여, 수직 채널 트랜지스터의 특성을 향상시킬 수 있다.
또한, 본 발명은 일자형 막대 형상으로 액티브 필라를 형성한 다음 그 측벽에 메탈 게이트를 형성하므로, 메탈 게이트의 디파인이 용이하다.
또한, 본 발명은 메탈 증착 후, 희생막을 사용한 에치백 기술에 의해 메탈을 부분 식각한 다음, 이후에 메탈 게이트 분리 공정(이웃한 트랜지스터간의 게이트 분리)을 수행하기 때문에, 게이트 산화막의 오픈 및 기판 펀치를 방지하면서 잔류물, 브릿지와 같은 공정상의 결함을 방지할 수 있다. 즉 본 발명은 공정의 안정성이 뛰어나다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 수직 채널 트랜지스터의 게이트 구조를 보여주는 단면도이다.
본 실시예에 따른 수직 채널 트랜지스터는, 트랜지스터의 액티브를 제공하는 액티브 필라(201)를 갖는다. 필라(201)의 상측 부분은 트랜지스터의 드레인 액티브 필라(201A)가 되고, 하측 부분은 채널 액티브 필라(201B)가 된다. 액티브 필라(201)는 채널 액티브 필라(201B)와 드레인 액티브 필라(201B)가 동일한 선폭을 갖는 일자형 막대 형상(rod type)을 갖는다. 채널 액티브 필라(201B)의 하부쪽 기판이 소스 영역(201C)이다.
액티브 필라(201)는 하드마스크(202, 203)를 이용한 실리콘기판(200)의 비등방성 식각에 의해 형성된다. 하드마스크는 산화막(202) 및 질화막(203)이 적층되어 형성된다. 본 실시예와 다르게 하드마스크는 산화물 및 질화물 이외에 폴리머와 같은 다른 박막이 사용될 수 있고, 단일 층 또는 이종의 물질이 적층된 멀티 층이 될 수 있다. 본 실시예에서 산화막(202) 및 질화막(203)이 적층된 멀티층 하드마스크가 사용된 이유는 공정상의 문제를 해결하기 위한 것으로서, 상세히 후술된다.
채널 액티브 필라(201B)의 측벽에는 게이트산화막(204)을 개재하여 메탈 게이트(205, 206)가 형성된다. 메탈 게이트는 베리어 메탈인 TaN(205)과, 전극용 TiN(206)이 적층되어 형성된다. 베리어 메탈은 생략이 가능하다. 본 실시예에서 전극용 메탈로서 도전성 TiN을 예시하고 있으나, 이 이외에 다른 계열의 메탈이 단일층 또는 복수층으로 사용될 수 있다. 예컨대 메탈은 Ta, Ti, TiN, TiB2, TaN 및 TaSiN로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합일 수 있다.
드레인 액티브 필라(201A)의 측벽과 하드마스크(202, 203)의 측벽에는 스페이서(208)가 형성된다. 스페이서(208) 물질로는 예컨대 질화막과 같은 절연막이 사용된다.
도 2에서, 게이트 산화막(204)이 연장되어 드레인 액티브 필라(201A) 및 하드마스크의 측벽에 형성되어 있는바, 이 부분에서는 산화막(204)이 캡핑층 역할을 하게 된다.
이와 같이 본 실시예에 따른 수직 채널 트랜지스터는 폴리실리콘보다 저항이 낮은 메탈로서 게이트전극이 형성된다. 따라서 트랜지스터의 특성을 향상시킨다.
또한, 일자형 막대 형상으로 필라가 형성되므로 게이트 형성을 위한 공정이 안정적인 바, 이는 상세히 후술 된다.
도 3a 내지 도 3j는 도 2에 도시된 개선된 수직 채널 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 하드마스크(302, 303)를 식각장벽으로 하여 기판(300)을 일정 깊이 비등방성 식각하므로서, 액티브 필라(301)를 형성한다. 필라(301)은 비등방성 식각에 의해 일자형 막대 형상을 갖는다.
본 실시예에서 하드마스크는 산화막(302) 및 질화막(303)이 적층된 멀티층 구조이다. 하드마스크는 폴리머와 같은 다른 물질이 사용될 수 있다.
멀티 층의 하드마스크를 사용하는 이유는, 후속 공정에서 실리콘, SOD(sillicon on Insulator), 질화막, 메탈 등을 피식각층으로 하는 식각 공정이 다수에 걸쳐 이루어지므로 하드마스크가 식각베리어 기능을 충실히 하도록 하기 위함이다.
이어서, 도 3b와 같이 산화 공정을 통해 액티브 필라(301)가 형성된 구조물의 전면에 산화막(304)을 형성한다. 산화막(304)은 게이트절연막과 캡핑층의 기능을 동시에 수행한다. 널리 알려진 열 산화 또는 플라즈마 산화 공정 등에 의해 산 화막(304)이 형성될 수 있다.
이어서, 도 3c와 같이 베리어메탈로서 TaN(305)를 증착한다. 베리어메탈 TaN(305)은 실리콘과 후속 전극용 메탈 간의 상호 원자 확산을 방지하고 상호 접착력을 향상시키는 기능을 한다.
이어서, 도 3d와 같이 전극용 메탈인 TiN(306)을 증착한다.
이어서, 도 3e와 같이 전체구조 상에 스핀-온-절연체(이하 'SOD'라 함, 307)을 증착한다. SOD(307)는 게이트 메탈의 식각 타겟을 낮추기 위한 희생막 기능을 한다. SOD는 갭필 특성이 우수하여 필라 패턴들 사이의 공간을 충분히 매립할 수 있다. 캡필 특성이 우수한 다른 희생막을 사용하는 것이 가능하다. 이어서, 하부전극의 타겟 만큼 SOD(307)을 에치백한다. 즉, 필라의 전체 높이중 드레인 액티브 필라(301A)의 측면부에서는 SOD(307)가 제거되고 채널 액티브 필라(301B)의 측면부에는 SOD(307)를 잔류시킨다.
이어서, 도 3f에 도시된 바와 같이, 에치백된 SOD(307)에 의해 드러난 TiN(306) 및 TaN(305)을 식각 한다.
이어서, 도 3g 와 같이 질화막을 증착하고, 질화막을 마스크없이 비등방성 전면식각하여 질화막 스페이서(308)를 형성한다. 이에 의해 에치백된 SOD(307)이 노출된다. 스페이서(308)는 필라 상측 부분을 보호하는 기능을 한다. 스페이서(308)은 질화막 대신에 다른 절연성 박막이 사용될 수 있다.
이어서, 도 3h와 같이 노출된 SOD(307)을 제거한다. SOD의 제거는 습식 식각으로 수행될 수 있다.
이어서, 도 3i와 같이 SOD(307) 제거에 의해 드러난 TiN(306) 및 TaN(305)을 식각하여이웃하는 셀 간의 게이트 분리를 수행한다.
상술한 바와 같이, 본 실시예에 따른 수직 채널 트랜지스터 제조 방법은, 일자형 막대 형상으로 필라를 형성한 다음 그 측벽에 메탈 게이트를 형성하고 있다. 아울러 메탈의 증착 후 에치백 기술에 의해 메탈을 부분 식각한 다음, 이후에 메탈 게이트 분리를 수행한다.
결국, 메탈 게이트 분리를 위한 식각 시, 그 이전 단계에서 메탈이 부분 식각되어 있으므로, 분리를 위한 메탈의 식각 타겟은 부분 식각된 만큼 적다. 때문에, 분리를 위한 식각시 게이트산화막 및 기판의 어택을 방지할 수 있고, 이에 의해 잔류물, 브릿지, 펀치와 같은 공정상의 결함을 방지할 수 있다. 즉 공정의 안정성이 뛰어나다.
도 4는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터의 단면도이다.
본 실시예에 따른 수직 채널 트랜지스터는, 트랜지스터의 액티브를 제공하는 액티브 필라(401)를 갖는다. 액티브 필라(401)의 상측 부분은 트랜지스터의 드레인 액티브 필라(401A)가 되고, 하측 부분은 채널 액티브 필라(401B)가 된다. 여기서, 채널 액티브 필라(401B)는 드레인 액티브 필라(401B)에 대비해서 그 선폭이 적다. 채널 액티브 필라(401B)의 하부쪽 기판이 소스 영역(401C)이다.
액티브 필라(401)는 하드마스크(402, 403)를 이용하거나 다른 마스크패턴을 이용하여 실리콘기판(400)을 식각하므로써 형성된다. 이때, 등방성 및 비등방성 식각을 조합하여 사용하게 된다. 하드마스크는 산화막(402) 및 질화막(403)이 적층되 된 것으로, 이외에 폴리머와 같은 다른 물질이 하드마스크로서 사용가능하다.
채널 액티브 필라(401B)의 측벽에는 게이트산화막(404)을 개재하여 메탈 게이트(406)가 형성된다. 앞서 설명한 일실시예와 동일하게 메탈 게이트는 베리어 메탈을 포함할 수 있다.
드레인 액티브 필라(401A)의 측벽과 하드마스크(402, 403)의 측벽에는 스페이서(408)가 형성된다. 스페이서(408) 물질로는 예컨대 질화막과 같은 절연막이 사용된다. 게이트 산화막(404)이 연장되어 드레인 액티브 필라(401A) 및 하드마스크의 측벽에 형성되어 있는바, 이 부분에서는 산화막(404)이 캡핑층 역할을 하게 된다.
이와 같이 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터는, 액티브 필라(401)가 일실시예의 액티브 필라(도 2의 201)와 다르게 일자형 막대 형상이 아닐뿐, 다른 구성들을 실질적으로 동일하다. 아울러, 그 제조 공정은 필라의 형상을 만드는 방법만 상이할 뿐 기타 타 공정은 동일하다.
따라서, 본 발명의 다른 실시예 역시, 일실시예서 설명된 효과, 즉 트랜지스터의 특성 향상, 게이트 분리 공정시의 펀치 및 브릿지 방지 등의 효과를 그대로 갖는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 수직채널 트랜지스터의 게이트 구조를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 수직채널 트랜지스터의 게이트 구조를 도시한 단면도.
도 3a 내지 도 3i는 본 발명의 일실시예에 따른 수직 채널 트랜지스터의 게이트 형성 과정을 보여주는 단면도.
도 4는 본 발명의 다른 실시예에 따른 수직채널 트랜지스터의 게이트 구조를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 기판 201 : 액티브 필라
201A : 드레인 액티브 필라 201B : 채널액티브 필라
201C : 소오스 영역
202 : 하드마스크 산화막 203 : 하드마스크 질화막
204 : 절연막 205 : 베리어메탈 TaN
206 : 게이트 전극 TiN 208 : 질화막 스페이서
Claims (14)
- 기판으로부터 상부 방향으로 연장된 복수개의 액티브 필라; 및상기 액티브 필라의 측벽에 게이트절연막을 개재하여 형성된 메탈 게이트전극을 포함하는수직 채널 트랜지스터.
- 제1항에 있어서,상기 액티브 필라는 하측의 채널 액티브 필라부와 상측의 드레인 액티브 필라부를 구비하고,상기 메탈 게이트전극은 상기 채널 액티브 필라부의 측벽에 형성되는수직 채널 트랜지스터
- 제2항에 있어서,상기 채널 액티브 필라부와 상기 드레인 액티브 필라부는 그 선폭이 동일하여, 상기 액티브 필라가 일자형의 막대 형상을 갖는수직 채널 트랜지스터.
- 제2항에 있어서,상기 드레인 액티브 필라부에 대비하여 상기 채널 액티브 필라부는 그 선폭이 작게 형성되는수직 채널 트랜지스터.
- 제3항에 있어서,상기 드레인 액티브 필라부 상부에 형성된 하드마스크를 더 포함하는수직 채널 트랜지스터.
- 제5항에 있어서,상기 하드마스크와 상기 드레인 액티브 필라부의 측벽에 형성된 스페이서를 더 포함하는수직 채널 트랜지스터.
- 제1항에 있어서,상기 메탈 게이트전극은 상기 게이트절연막에 접하여 형성된 베리어메탈을 포함하는수직 채널 트랜지스터.
- 제1항에 있어서,상기 메탈 게이트전극은 Ta, Ti, TiN, TiB2, TaN 및 TaSiN로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합인수직 채널 트랜지스터.
- 기판을 식각하여 복수의 액티브 필라를 형성하는 단계;상기 액티브 필라를 포함하는 전체 구조 상부에 게이트용 메탈을 형성하는 단계;상기 액티브 필라들 사이의 공간 일부를 채우는 희생막을 형성하는 단계;상기 희생막의 높이까지 상기 메탈을 부분 식각하는 단계;상기 메탈의 부분 식각에 의해 드러난 상기 액티브 필라의 상부 측면부에 스페이서를 형성하는 단계;상기 희생막을 제거하는 단계; 및상기 희생막 제거에 의해 드러난 상기 메탈을 식각하여 게이트 분리를 수행 하는 단계를 포함하는수직 채널 트랜지스터 제조 방법.
- 제9항에 있어서,상기 액티브 필라는 일자형의 막대 형상으로 형성되는수직 채널 트랜지스터 제조 방법.
- 제9항에 있어서,상기 액티브 필라는 상측 부분이 하측 부분 대비해서 폭이 넓은 형상으로 형성되는수직 채널 트랜지스터 제조 방법.
- 제9항에 있어서,상기 희생막으로 스핀-온-절연체(SOD)를 사용하는수직 채널 트랜지스터 제조 방법.
- 제9항에 있어서,상기 메탈은 베리어메탈 및 전극용 메탈을 포함하는수직 채널 트랜지스터 제조 방법.
- 제9항에 있어서,상기 메탈은 Ta, Ti, TiN, TiB2, TaN 및 TaSiN으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합인수직 채널 트랜지스터 제조 방법.
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Cited By (5)
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|---|---|---|---|---|
| KR20120021398A (ko) * | 2010-07-29 | 2012-03-09 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법 |
| KR20150146368A (ko) * | 2014-06-20 | 2015-12-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 게이트 구조 및 그 제조 방법 |
| US9614091B2 (en) | 2014-06-20 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate structure and method for fabricating the same |
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