JP2005223228A - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To prevent the reduction of the withstanding voltage of a semiconductor device formed with an electrode, etc., by etching its polysilicon film by isotropic dry etching. <P>SOLUTION: A resist mask 3 is formed selectively on a polysilicon film 2 deposited on the surface of a semiconductor layer 1. While keeping the semiconductor layer 1 at a temperature not lower than 50°C and not higher than 100°C, such isotropic dry etching as chemical dry etching is so performed as to remove the exposed portion of the polysilicon film 2, and as to make the terminal of the polysilicon film 2 or its edge 7 being a step form an angle not smaller than 41° and not larger than 65° with respect to the surface of the semiconductor layer 1. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置の製造方法に関し、特に半導体基板表面上に絶縁膜を介して堆積したポリシリコン膜を等方性ドライエッチングにより電極形状に加工する技術に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique for processing a polysilicon film deposited on a surface of a semiconductor substrate via an insulating film into an electrode shape by isotropic dry etching.

従来より、半導体基板上にポリシリコンよりなる電極を形成する際に、ケミカルドライエッチングと呼ばれる等方性ドライエッチングが公知である（特許文献１および特許文献２参照。）。図１８は、従来のケミカルドライエッチングによるポリシリコン膜の加工工程を模式的に示す図である。
図１８に示すように、ケミカルドライエッチング工程では、半導体層１の表面上に絶縁膜８を介して堆積されたポリシリコン膜２の表面上に、選択的にレジストマスク３を形成する（図１８（ａ））。そして、フッ素ガスと酸素ガスを用いて、エッチングをおこなう。その際、ポリシリコン膜２の露出面がエッチングされるとともに、レジストマスク３の終端の下に窪みができ、そこに反応生成物４が析出する（図１８（ｂ））。
このように、窪みに反応生成物４を溜めながら、エッチングが進行する（図１８（ｃ））。そして、レジストマスク３で被覆されていない領域のポリシリコン膜が除去されて、半導体層１が露出した状態となり、エッチングが終了する（図１８（ｄ））。このとき、ポリシリコン膜２の終端部は、半導体層１の表面に対してほぼ垂直に切り立った形状のエッジ部５となる。 Conventionally, isotropic dry etching called chemical dry etching is known when an electrode made of polysilicon is formed on a semiconductor substrate (see Patent Document 1 and Patent Document 2). FIG. 18 is a diagram schematically showing a process of processing a polysilicon film by conventional chemical dry etching.
As shown in FIG. 18, in the chemical dry etching process, a resist mask 3 is selectively formed on the surface of the polysilicon film 2 deposited via the insulating film 8 on the surface of the semiconductor layer 1 (FIG. 18). (A)). Then, etching is performed using fluorine gas and oxygen gas. At that time, the exposed surface of the polysilicon film 2 is etched, and a recess is formed under the end of the resist mask 3, and the reaction product 4 is deposited there (FIG. 18B).
In this way, etching proceeds while the reaction product 4 is accumulated in the depression (FIG. 18C). Then, the polysilicon film in the region not covered with the resist mask 3 is removed, the semiconductor layer 1 is exposed, and the etching is finished (FIG. 18D). At this time, the terminal portion of the polysilicon film 2 becomes an edge portion 5 having a shape that stands substantially perpendicular to the surface of the semiconductor layer 1.

上述したように、ケミカルドライエッチングでは、反応生成物を析出しながらエッチングがおこなわれるため、通常、窪みに析出した反応生成物が雰囲気中へ離脱しないように、低温でおこなわれる。たとえば、特許文献２では、半導体基板は２５℃以下の温度に保持される。
特許第２６３５６０７号公報 特許第２８０４０３７号公報 図１９および図２０は、それぞれ、上述した従来のケミカルドライエッチングによりポリシリコン膜をエッチバックしてゲートポリシリコンを形成したトレンチＭＯＳＦＥＴのゲート領域、および活性領域のトレンチ外側領域における断面構成を示す図である。ここで、トレンチＭＯＳＦＥＴとは、半導体基板に形成されたトレンチ内に、ゲート絶縁膜を介してゲートポリシリコンが埋め込まれた構造を有する絶縁ゲート型電界効果トランジスタのことである。 As described above, in the chemical dry etching, the etching is performed while depositing the reaction product. Therefore, the chemical dry etching is usually performed at a low temperature so that the reaction product deposited in the depression does not leave the atmosphere. For example, in Patent Document 2, the semiconductor substrate is held at a temperature of 25 ° C. or lower.
Japanese Patent No. 2635607 FIG. 19 and FIG. 20 show a gate region of a trench MOSFET in which a polysilicon film is etched back by the above-described conventional chemical dry etching to form a gate polysilicon, and an active region outside the trench. It is a figure which shows a cross-sectional structure. Here, the trench MOSFET is an insulated gate field effect transistor having a structure in which gate polysilicon is buried in a trench formed in a semiconductor substrate via a gate insulating film.

また、トレンチＭＯＳＦＥＴのゲート領域とは、基板表面にゲートポリシリコンを引き出す領域のことであり、活性領域とは、ＭＯＳＦＥＴとして電流を駆動する領域のことである。なお、トレンチＭＯＳＦＥＴの活性領域のトレンチを横切る箇所における断面構成については、図５に示す構成と同様である。
図１９に示すように、ゲートポリシリコン１６は、ゲート領域のトレンチ１１の終端部分で立ち上がり、基板表面に引き出される。ソース電極１７は、ゲートポリシリコン１６が立ち上がる箇所よりも活性領域側（図１９において左側）に設けられており、層間絶縁膜１８によりゲートポリシリコン１６から絶縁されている。一方、活性領域のトレンチ外側領域では、図２０に示すように、ソース電極１７は、層間絶縁膜１８を介してゲートポリシリコン１６上に形成されている。 In addition, the gate region of the trench MOSFET is a region that draws gate polysilicon to the substrate surface, and the active region is a region that drives a current as a MOSFET. Note that the cross-sectional configuration at the location crossing the trench in the active region of the trench MOSFET is the same as the configuration shown in FIG.
As shown in FIG. 19, the gate polysilicon 16 rises at the end portion of the trench 11 in the gate region and is drawn out to the substrate surface. The source electrode 17 is provided on the active region side (left side in FIG. 19) from the portion where the gate polysilicon 16 rises, and is insulated from the gate polysilicon 16 by the interlayer insulating film 18. On the other hand, in the trench outer region of the active region, the source electrode 17 is formed on the gate polysilicon 16 via the interlayer insulating film 18 as shown in FIG.

ゲートポリシリコン１６を、上述した従来のケミカルドライエッチングで形成すると、ゲートポリシリコン１６の、基板表面に引き出される箇所にできる段差のエッジ部２３は、ほぼ垂直に切り立った形状（θ≧おおよそ８０°）となる。また、ゲートポリシリコン１６の終端となるエッジ部２４も、ほぼ垂直に切り立った形状（φ≧おおよそ８０°）となる。
図１９および図２０において、符号１３はｐ型チャネル領域であり、符号１４はｎ型ドリフト層１４である。符号１５はゲート絶縁膜であり、符号２１はゲート電極である。符号２２はフィールド酸化膜である。 When the gate polysilicon 16 is formed by the above-described conventional chemical dry etching, the stepped edge portion 23 of the gate polysilicon 16 that can be drawn to the substrate surface has a substantially vertical shape (θ ≧ approximately 80 °). ) In addition, the edge portion 24 that is the end of the gate polysilicon 16 also has a substantially vertical shape (φ ≧ approximately 80 °).
19 and 20, reference numeral 13 denotes a p-type channel region, and reference numeral 14 denotes an n-type drift layer 14. Reference numeral 15 denotes a gate insulating film, and reference numeral 21 denotes a gate electrode. Reference numeral 22 denotes a field oxide film.

しかしながら、従来のケミカルドライエッチングでポリシリコン膜を加工すると、図１９および図２０に示すように、ゲートポリシリコン１６の段差や終端となるエッジ部２３，２４がほぼ垂直に切り立った形状になるため、そのエッジ部２３，２４においてソース電極１７との間の層間絶縁膜１８が局所的に薄くなり、きれつが生じるなどして、デバイスの耐圧が低下するという問題点がある。
本発明は、上記問題点に鑑みてなされたものであって、等方性ドライエッチングによりポリシリコン膜をエッチングしてできた半導体装置の耐圧が低下するのを防ぐことができる半導体装置の製造方法を提供することを目的とする。 However, when the polysilicon film is processed by the conventional chemical dry etching, the steps 23 and 24 that become the steps and the ends of the gate polysilicon 16 become substantially vertical as shown in FIGS. 19 and 20. However, there is a problem that the breakdown voltage of the device is lowered because the interlayer insulating film 18 between the source electrode 17 at the edge portions 23 and 24 is locally thinned and cracked.
The present invention has been made in view of the above problems, and a method of manufacturing a semiconductor device capable of preventing the breakdown voltage of a semiconductor device formed by etching a polysilicon film by isotropic dry etching from being lowered. The purpose is to provide.

上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体層にトレンチを形成し、前記半導体層および前記トレンチの表面上に絶縁膜を介してポリシリコン膜を堆積し、堆積したポリシリコン膜の上に選択的にマスクを形成し、等方性ドライエッチングにより、ポリシリコン膜の露出部分を除去するとともに、ポリシリコン膜の終端または段差となるエッジ部を、半導体層の表面に対して４１°以上６５°以下の角度で傾斜させることを特徴とする。
また、本発明にかかる半導体装置の製造方法は、半導体層の表面上に堆積したポリシリコン膜の上に選択的にマスクを形成し、半導体層を５０℃以上１００℃以下の温度に保持しながら、等方性ドライエッチングにより、ポリシリコン膜の露出部分を除去することを特徴とする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes forming a trench in a semiconductor layer, and depositing a polysilicon film on the surface of the semiconductor layer and the trench via an insulating film. A mask is selectively formed on the polysilicon film, and the exposed portion of the polysilicon film is removed by isotropic dry etching, and the end portion or the step portion of the polysilicon film is formed on the surface of the semiconductor layer. In contrast, it is inclined at an angle of 41 ° to 65 °.
In the method for manufacturing a semiconductor device according to the present invention, a mask is selectively formed on the polysilicon film deposited on the surface of the semiconductor layer, and the semiconductor layer is maintained at a temperature of 50 ° C. or higher and 100 ° C. or lower. The exposed portion of the polysilicon film is removed by isotropic dry etching.

また、本発明にかかる半導体装置の製造方法は、半導体層の表面上に堆積したポリシリコン膜の上に選択的にマスクを形成し、半導体層を５０℃以上１００℃以下の温度に保持しながら、等方性ドライエッチングにより、ポリシリコン膜の露出部分を除去するとともに、ポリシリコン膜の終端または段差となるエッジ部を、半導体層の表面に対して４１°以上６５°以下の角度で傾斜させることを特徴とする。
これらの発明によれば、等方性ドライエッチングにより、ポリシリコン膜の終端または段差となるエッジ部が、半導体層の表面に対して４１°以上６５°以下の角度で傾斜するので、たとえばトレンチＭＯＳＦＥＴのゲートポリシリコンを所望形状に形成する際に本発明を適用すれば、ゲートポリシリコンの終端または段差となるエッジ部が、半導体層の表面に対して４１°以上６５°以下の角度で傾斜する。 In the method for manufacturing a semiconductor device according to the present invention, a mask is selectively formed on the polysilicon film deposited on the surface of the semiconductor layer, and the semiconductor layer is maintained at a temperature of 50 ° C. or higher and 100 ° C. or lower. The exposed portion of the polysilicon film is removed by isotropic dry etching, and the edge of the polysilicon film is inclined at an angle of 41 ° to 65 ° with respect to the surface of the semiconductor layer. It is characterized by that.
According to these inventions, the isotropic dry etching causes the edge of the polysilicon film or the edge portion that becomes the step to be inclined at an angle of 41 ° to 65 ° with respect to the surface of the semiconductor layer. If the present invention is applied when forming the gate polysilicon into a desired shape, the edge of the gate polysilicon, which is the terminal or step, is inclined at an angle of 41 ° to 65 ° with respect to the surface of the semiconductor layer. .

これらの発明において、ポリシリコン膜を、ノンドープドポリシリコンとしてもよいし、イオン注入をおこなってドープドポリシリコンとしてもよい。また、等方性ドライエッチングをおこなう際には、ＣＦ4等の等方性エッチング用のガスと、Ｏ2等の保護膜形成用のガスを用いることができる。 In these inventions, the polysilicon film may be non-doped polysilicon or may be ion-implanted to form doped polysilicon. Further, when performing isotropic dry etching, a gas for isotropic etching such as CF 4 and a gas for forming a protective film such as O 2 can be used.

本発明によれば、等方性ドライエッチングにより、ポリシリコン膜の終端または段差となるエッジ部の傾斜角を４１°以上６５°以下とするので、トレンチＭＯＳＦＥＴやトレンチＩＧＢＴなどのゲートポリシリコンの終端または段差となるエッジ部の傾斜角が４１°以上６５°以下の角度となる。したがって、ゲートポリシリコン上に積層される層間絶縁膜が、ゲートポリシリコンのエッジ部において局所的に薄くなるのを回避することができるので、デバイスの耐圧低下を防ぐことができる。   According to the present invention, the inclination angle of the edge portion which becomes the end of the polysilicon film or the step is made 41 ° to 65 ° by isotropic dry etching, so that the end of the gate polysilicon such as trench MOSFET or trench IGBT Alternatively, the inclination angle of the edge portion that becomes the step is an angle of 41 ° to 65 °. Therefore, it is possible to prevent the interlayer insulating film laminated on the gate polysilicon from being locally thinned at the edge portion of the gate polysilicon, and thus it is possible to prevent the breakdown voltage of the device from being lowered.

以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明方法を適用したポリシリコン膜の加工工程を模式的に示す図である。図１に示すように、半導体層１の表面上に絶縁膜８を介して堆積されたポリシリコン膜２の表面上に、選択的にレジストマスク３を形成し、これをケミカルドライエッチング等の等方性ドライエッチングをおこなうための図示しない装置のチャンバー内のステージ上に載置する（図１（ａ））。
そして、ステージ温度を５０℃以上１００℃以下の所定の温度に保持するとともに、チャンバー内圧力をたとえば３０Ｐａとし、チャンバー内に、エッチングガスおよび保護膜形成用ガスとしてそれぞれＣＦ4ガスおよびＯ2ガスを導入し、７００Ｗのパワーでエッチングを開始する。たとえば、ＣＦ4ガスおよびＯ2ガスの流量は、ともに１００ｓｃｃｍとする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a diagram schematically showing a process of processing a polysilicon film to which the method of the present invention is applied. As shown in FIG. 1, a resist mask 3 is selectively formed on the surface of the polysilicon film 2 deposited via the insulating film 8 on the surface of the semiconductor layer 1, and this is formed by chemical dry etching or the like. It mounts on the stage in the chamber of the apparatus which is not illustrated for performing isotropic dry etching (FIG. 1 (a)).
The stage temperature is maintained at a predetermined temperature of 50 ° C. or higher and 100 ° C. or lower, the pressure in the chamber is set to, for example, 30 Pa, and CF 4 gas and O 2 gas are respectively supplied as etching gas and protective film forming gas in the chamber. Then, etching is started with a power of 700 W. For example, the flow rates of CF 4 gas and O 2 gas are both 100 sccm.

なお、ステージ温度は、半導体層１の表面に対するポリシリコン膜２のエッジ部７の角度φに応じて、適宜選択される。このエッジ部７の角度φは、４１〜６５°の範囲内の角度である。また、ステージ温度以外の条件、すなわちチャンバー内圧力、ＣＦ4ガスやＯ2ガスの流量、およびパワー等も、適宜変化させることができるが、これらの条件の変化がポリシリコン膜２のエッジ部７の角度φの変化に及ぼす影響は、ステージ温度の変化による影響ほどではない。
エッチングが開始されると、ポリシリコン膜２の露出面がエッチングされるとともに、レジストマスク３の終端の下に窪み６ができる（図１（ｂ））。本実施の形態では、ステージ温度（５０〜１００℃）が高温であるため、窪み６に溜まるはずの反応生成物が雰囲気中へ離脱する。それによって、窪み６に反応生成物が析出せずに、ポリシリコン膜２の露出面と同様に、窪み６においてもエッチングが進む（図１（ｃ））。 Note that the stage temperature is appropriately selected according to the angle φ of the edge portion 7 of the polysilicon film 2 with respect to the surface of the semiconductor layer 1. The angle φ of the edge portion 7 is an angle within a range of 41 to 65 °. Further, conditions other than the stage temperature, that is, the pressure in the chamber, the flow rate of CF 4 gas or O 2 gas, the power, and the like can be changed as appropriate, but the change in these conditions causes the edge 7 of the polysilicon film 2 to change. The effect on the change in the angle φ is not as great as the effect on the stage temperature.
When the etching is started, the exposed surface of the polysilicon film 2 is etched and a recess 6 is formed under the end of the resist mask 3 (FIG. 1B). In the present embodiment, since the stage temperature (50 to 100 ° C.) is high, the reaction product that should have accumulated in the recess 6 is released into the atmosphere. As a result, no reaction product is deposited in the recess 6 and etching proceeds in the recess 6 as in the exposed surface of the polysilicon film 2 (FIG. 1C).

そして、レジストマスク３で被覆されていない領域のポリシリコン膜２が除去されて、半導体層１が露出した状態となる。ポリシリコン膜２の終端部は、半導体層１の表面に対して４１〜６５°の角度で傾斜した形状のエッジ部７となり、エッチングが終了する（図１（ｄ））。
ここで、ステージ温度が上述した範囲である理由、およびポリシリコン膜２のエッジ部７の角度が上述した範囲である理由について説明する。図２は、本発明者らがおこなった実験結果を示す図表であり、ステージ温度およびエッジ部の角度と、破壊された素子の数との関係を示している。
実験の内容はつぎのとおりである。２５℃、４０℃、５０℃、７０℃および１００℃の各ステージ温度についてそれぞれ１０００個のトレンチＭＯＳＦＥＴを作製し、ゲート耐圧試験をおこなう。ＭＯＳＦＥＴの定格耐圧は８０Ｖである。そして、６０Ｖ以下で破壊した素子について、ＯＢＩＣ（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｕｒｒｅｎｔ）法により、ゲートポリシリコンの段差または終端のエッジ部のうち、破壊したエッジ部の箇所数（個数）を調べる。 Then, the polysilicon film 2 in the region not covered with the resist mask 3 is removed, and the semiconductor layer 1 is exposed. The terminal portion of the polysilicon film 2 becomes an edge portion 7 having a shape inclined at an angle of 41 to 65 ° with respect to the surface of the semiconductor layer 1, and the etching is finished (FIG. 1D).
Here, the reason why the stage temperature is in the above-described range and the reason why the angle of the edge portion 7 of the polysilicon film 2 is in the above-described range will be described. FIG. 2 is a chart showing the results of experiments conducted by the present inventors, and shows the relationship between the stage temperature and the angle of the edge portion, and the number of destroyed elements.
The contents of the experiment are as follows. 1000 trench MOSFETs are prepared for each stage temperature of 25 ° C., 40 ° C., 50 ° C., 70 ° C. and 100 ° C., and a gate breakdown voltage test is performed. The rated breakdown voltage of the MOSFET is 80V. And about the element destroyed at 60V or less, the number (number) of the broken edge portions of the stepped portion or the end edge portion of the gate polysilicon is examined by an OBIC (Optical Beam Induced Current) method.

実験の結果、図２から明らかなように、ステージ温度が４０℃以下では、ゲートポリシリコンのエッジ部７の角度φが７５°以上となり、エッジ部７で破壊されやすくなることがわかる。また、ゲートポリシリコンのエッジ部７の角度を４１°よりも小さくするには、ステージ温度を１００℃よりも高くする必要があるが、その場合には、ポリシリコンの表面ラフネスが大きくなってしまうという欠点がある。これらの事情により、ステージ温度は、５０℃以上１００℃以下であるのが適当であり、また、ポリシリコンのエッジ部７の角度φは、４１°以上６５°以下であるのが適当である。
ところで、図２に示す結果は、等方性ドライエッチングにより加工されるポリシリコン膜２がノンドープドポリシリコンである場合のものである。ポリシリコン膜２がドープドポリシリコンである場合には、つぎのようになる。図３は、本発明者らが調べた結果を示す特性図であり、等方性ドライエッチングによる加工前のポリシリコン膜２のドーピング濃度に対するエッチングレートの関係を示している。図３より、ドーピング濃度が高いほどエッチングレートが大きいことがわかる。 As is apparent from FIG. 2, when the stage temperature is 40 ° C. or less, the angle φ of the edge portion 7 of the gate polysilicon becomes 75 ° or more, and the edge portion 7 is easily broken. In order to make the angle of the edge portion 7 of the gate polysilicon smaller than 41 °, the stage temperature needs to be higher than 100 ° C. In this case, the surface roughness of the polysilicon becomes large. There is a drawback. Due to these circumstances, the stage temperature is suitably 50 ° C. or more and 100 ° C. or less, and the angle φ of the polysilicon edge portion 7 is suitably 41 ° or more and 65 ° or less.
Incidentally, the result shown in FIG. 2 is obtained when the polysilicon film 2 processed by isotropic dry etching is non-doped polysilicon. When the polysilicon film 2 is doped polysilicon, the following occurs. FIG. 3 is a characteristic diagram showing the results of investigations by the present inventors, and shows the relationship between the etching rate and the doping concentration of the polysilicon film 2 before processing by isotropic dry etching. FIG. 3 shows that the higher the doping concentration, the higher the etching rate.

したがって、等方性ドライエッチングによりポリシリコン膜２を加工する前に、ポリシリコン膜２にリン（Ｐ）やヒ素（Ａｓ）等をイオン注入しておくことにより、ポリシリコン膜２の膜厚方向に濃度勾配が生じ、この濃度勾配によるエッチングレート差が加算されることになる。ポリシリコン膜２の表面層は、膜下部層よりも高濃度にドープされるので、ポリシリコン膜２の表面層はより速くエッチングされ、膜下部層は遅くエッチングされる。それによって、ポリシリコン膜２の段差や終端のエッジ部７の角度は、ノンドープドポリシリコンの場合よりも、小さい角度になる。
図４に、ノンドープドポリシリコンとドープドポリシリコンのそれぞれについて、ステージ温度に対するエッジ部の角度の関係を示す。ドープドポリシリコンのドーズ量は、１×１０20ｃｍ-2とした。図４から明らかなように、あらかじめポリシリコン膜２にイオン注入をおこなっておくことにより、たとえば１００℃のステージ温度で、ポリシリコン膜２のエッジ部７の角度を３０°まで小さくすることができる。ここで、イオン注入のドーズ量は、１×１０15〜１×１０20ｃｍ-2程度であるのが適当である。 Therefore, before the polysilicon film 2 is processed by isotropic dry etching, phosphorus (P), arsenic (As), or the like is ion-implanted into the polysilicon film 2 so that the film thickness direction of the polysilicon film 2 is increased. A concentration gradient occurs, and an etching rate difference due to the concentration gradient is added. Since the surface layer of the polysilicon film 2 is doped at a higher concentration than the film lower layer, the surface layer of the polysilicon film 2 is etched faster and the film lower layer is etched later. Thereby, the step of the polysilicon film 2 and the angle of the edge portion 7 at the end are smaller than those in the case of non-doped polysilicon.
FIG. 4 shows the relationship of the angle of the edge portion with respect to the stage temperature for each of undoped polysilicon and doped polysilicon. The dose of doped polysilicon was 1 × 10 20 cm −2 . As is apparent from FIG. 4, by performing ion implantation into the polysilicon film 2 in advance, the angle of the edge portion 7 of the polysilicon film 2 can be reduced to 30 ° at a stage temperature of 100 ° C., for example. . Here, the dose amount of ion implantation is suitably about 1 × 10 15 to 1 × 10 20 cm −2 .

つぎに、本発明方法を実際のデバイスの作製に適用した例について説明する。図５は、本発明方法を適用して作製したトレンチＭＯＳＦＥＴのユニットセルの活性領域における断面構成を示す図である。図６は、図５に示す構成のトレンチＭＯＳＦＥＴのゲート領域における断面構成を示す図である。図７は、図５に示す構成のトレンチＭＯＳＦＥＴの活性領域のトレンチ外側領域における断面構成を示す図である。
図５〜図７に示すように、トレンチ１１は、基板表面層に設けられたｎ型ソース領域１２およびその下のｐ型チャネル領域１３を貫通して、ｎ型ドリフト層１４に達する。ゲート絶縁膜１５は、トレンチ１１の側壁および底部に沿って形成されている。ゲートポリシリコン１６は、ゲート絶縁膜１５の内側を埋めている。ゲートポリシリコン１６上には、ＢＰＳＧ等の層間絶縁膜１８が積層されている。 Next, an example in which the method of the present invention is applied to actual device fabrication will be described. FIG. 5 is a diagram showing a cross-sectional configuration in the active region of a unit cell of a trench MOSFET manufactured by applying the method of the present invention. FIG. 6 is a diagram showing a cross-sectional configuration in the gate region of the trench MOSFET configured as shown in FIG. FIG. 7 is a diagram showing a cross-sectional configuration in the trench outer region of the active region of the trench MOSFET configured as shown in FIG.
As shown in FIGS. 5 to 7, the trench 11 reaches the n-type drift layer 14 through the n-type source region 12 provided in the substrate surface layer and the p-type channel region 13 therebelow. The gate insulating film 15 is formed along the side wall and the bottom of the trench 11. The gate polysilicon 16 fills the inside of the gate insulating film 15. On the gate polysilicon 16, an interlayer insulating film 18 such as BPSG is laminated.

ソース電極１７は、層間絶縁膜１８上に形成されており、ｎ型ソース領域１２およびｐ型チャネル領域１３に接触している。ソース電極１７とゲートポリシリコン１６とは、層間絶縁膜１８により絶縁されている。基板裏面側には、ドレイン電極１９が形成されており、ドレイン電極１９とｎ型ドリフト層１４との間はｎ+型ドレイン層２０となっている。
図６に示すゲート領域において、ゲートポリシリコン１６は、トレンチ１１の終端部分で立ち上がり、基板表面に引き出され、フィールド酸化膜２２上においてゲート電極２１に接続する。ゲートポリシリコン１６が立ち上がる段差部分でのゲートポリシリコン１６のエッジ部２５は、ゲートポリシリコン１６となるポリシリコン膜がノンドープドポリシリコンの場合には４１〜６５°、ポリシリコン膜がドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。 The source electrode 17 is formed on the interlayer insulating film 18 and is in contact with the n-type source region 12 and the p-type channel region 13. Source electrode 17 and gate polysilicon 16 are insulated by interlayer insulating film 18. A drain electrode 19 is formed on the back side of the substrate, and an n + -type drain layer 20 is formed between the drain electrode 19 and the n-type drift layer 14.
In the gate region shown in FIG. 6, the gate polysilicon 16 rises at the end portion of the trench 11, is drawn to the substrate surface, and is connected to the gate electrode 21 on the field oxide film 22. The edge portion 25 of the gate polysilicon 16 at the step portion where the gate polysilicon 16 rises is 41 to 65 ° when the polysilicon film to be the gate polysilicon 16 is non-doped polysilicon, and the polysilicon film is doped poly-silicon. In the case of silicon, the lower limit is inclined at an angle of 30 ° or more.

また、図７に示す活性領域のトレンチ外側領域においては、ゲートポリシリコン１６は、ｐ型チャネル領域１３上で終端となる。このゲートポリシリコン１６の終端となるエッジ部２６も、４１〜６５°（ノンドープドポリシリコンの場合）または下限が３０°以上（ドープドポリシリコンの場合）の角度で傾斜した形状となる。
図５〜図７に示す構成のトレンチＭＯＳＦＥＴを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ１１を形成した後、ゲート絶縁膜１５を形成する。ついで、ポリシリコン膜を積層し、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、ゲートポリシリコン１６を形成する。そして、層間絶縁膜１８を積層し、これにコンタクトホールを開口した後、層間絶縁膜１８上にソース電極１７を形成する。ソース電極１７上には図示しない表面保護膜を形成する。 Further, the gate polysilicon 16 terminates on the p-type channel region 13 in the trench outer region of the active region shown in FIG. The edge portion 26 which is the end of the gate polysilicon 16 also has a shape inclined at an angle of 41 to 65 ° (in the case of non-doped polysilicon) or a lower limit of 30 ° or more (in the case of doped polysilicon).
5 to 7, the trench 11 is formed in the semiconductor substrate by anisotropic etching, and then the gate insulating film 15 is formed. Next, a polysilicon film is stacked, and isotropic dry etching is performed under the above-described etching conditions to form the gate polysilicon 16. Then, an interlayer insulating film 18 is stacked, a contact hole is opened in the interlayer insulating film 18, and then a source electrode 17 is formed on the interlayer insulating film 18. A surface protective film (not shown) is formed on the source electrode 17.

図８は、本発明方法を適用して作製したトレンチＩＧＢＴのユニットセルの活性領域における断面構成を示す図である。図９は、図８に示す構成のトレンチＩＧＢＴのゲート領域における断面構成を示す図である。図１０は、図８に示す構成のトレンチＩＧＢＴの活性領域のトレンチ外側領域における断面構成を示す図である。
ここで、トレンチＩＧＢＴとは、半導体基板に形成されたトレンチ内に、ゲート絶縁膜を介してゲートポリシリコンが埋め込まれた構造を有する絶縁ゲート型バイポーラトランジスタのことである。また、トレンチＩＧＢＴのゲート領域とは、基板表面にゲートポリシリコンを引き出す領域のことであり、活性領域とは、ＩＧＢＴとして電流を駆動する領域のことである。
図８〜図１０に示すように、トレンチ１１は、基板表面層に設けられたｎ型エミッタ領域３２およびその下のｐ型ベース領域３３を貫通して、ｎ型ドリフト層１４に達する。ゲート絶縁膜１５、ゲートポリシリコン１６および層間絶縁膜１８については、図５〜図７に示すトレンチＭＯＳＦＥＴと同様である。 FIG. 8 is a diagram showing a cross-sectional configuration in the active region of a unit cell of a trench IGBT manufactured by applying the method of the present invention. FIG. 9 is a diagram showing a cross-sectional configuration in the gate region of trench IGBT having the configuration shown in FIG. FIG. 10 is a diagram showing a cross-sectional configuration in the trench outer region of the active region of the trench IGBT configured as shown in FIG.
Here, the trench IGBT is an insulated gate bipolar transistor having a structure in which gate polysilicon is buried in a trench formed in a semiconductor substrate via a gate insulating film. In addition, the gate region of the trench IGBT is a region where gate polysilicon is drawn out to the surface of the substrate, and the active region is a region for driving current as the IGBT.
As shown in FIGS. 8 to 10, the trench 11 reaches the n-type drift layer 14 through the n-type emitter region 32 provided in the substrate surface layer and the p-type base region 33 therebelow. The gate insulating film 15, the gate polysilicon 16, and the interlayer insulating film 18 are the same as those of the trench MOSFET shown in FIGS.

エミッタ電極３７は、層間絶縁膜１８上に形成されており、ｎ型エミッタ領域３２およびｐ型ベース領域３３に接触している。エミッタ電極３７とゲートポリシリコン１６とは、層間絶縁膜１８により絶縁されている。基板裏面側には、コレクタ電極３９が形成されており、コレクタ電極３９とｎ型ドリフト層１４との間はｐ+型コレクタ層４０となっている。
図９に示すゲート領域において、ゲートポリシリコン１６は、トレンチ１１の終端部分で基板表面に引き出され、フィールド酸化膜２２上においてゲート電極２１に接続する。ゲートポリシリコン１６の段差部分でのエッジ部２５は、ゲートポリシリコン１６がノンドープドポリシリコンの場合には４１〜６５°、ドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。 The emitter electrode 37 is formed on the interlayer insulating film 18 and is in contact with the n-type emitter region 32 and the p-type base region 33. The emitter electrode 37 and the gate polysilicon 16 are insulated by the interlayer insulating film 18. A collector electrode 39 is formed on the back side of the substrate, and a p + -type collector layer 40 is formed between the collector electrode 39 and the n-type drift layer 14.
In the gate region shown in FIG. 9, the gate polysilicon 16 is drawn to the substrate surface at the end portion of the trench 11 and is connected to the gate electrode 21 on the field oxide film 22. The edge 25 at the step portion of the gate polysilicon 16 is inclined at an angle of 41 to 65 ° when the gate polysilicon 16 is non-doped polysilicon, and the lower limit is 30 ° or more when the gate polysilicon 16 is doped polysilicon. It becomes a shape.

また、図１０に示す活性領域のトレンチ外側領域においては、ゲートポリシリコン１６は、ｐ型ベース領域３３上で終端となる。このゲートポリシリコン１６の終端となるエッジ部２６も、４１〜６５°（ノンドープドポリシリコンの場合）または下限が３０°以上（ドープドポリシリコンの場合）の角度で傾斜した形状となる。
図８〜図１０に示す構成のトレンチＩＧＢＴを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ１１を形成した後、ゲート絶縁膜１５を形成する。ついで、ポリシリコン膜を積層し、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、ゲートポリシリコン１６を形成する。そして、層間絶縁膜１８を積層し、これにコンタクトホールを開口した後、層間絶縁膜１８上にエミッタ電極３７を形成する。エミッタ電極３７上には図示しない表面保護膜を形成する。 Further, the gate polysilicon 16 terminates on the p-type base region 33 in the trench outer region of the active region shown in FIG. The edge portion 26 which is the end of the gate polysilicon 16 also has a shape inclined at an angle of 41 to 65 ° (in the case of non-doped polysilicon) or a lower limit of 30 ° or more (in the case of doped polysilicon).
In manufacturing the trench IGBT having the configuration shown in FIGS. 8 to 10, after forming the trench 11 in the semiconductor substrate by anisotropic etching, the gate insulating film 15 is formed. Next, a polysilicon film is stacked, and isotropic dry etching is performed under the above-described etching conditions to form the gate polysilicon 16. Then, an interlayer insulating film 18 is laminated, contact holes are opened therein, and then an emitter electrode 37 is formed on the interlayer insulating film 18. A surface protective film (not shown) is formed on the emitter electrode 37.

つぎに、上述した構成のトレンチＭＯＳＦＥＴまたはトレンチＩＧＢＴにおけるトレンチ１１とゲートポリシリコン１６のエッチ部２５，２６の先端２７との平面的な位置関係を、図１１、図１２または図１３に示す。図１１に示す例では、複数の同じ開口幅のトレンチ１１が、ストライプ状に設けられている。図１２に示す例では、トレンチ１１の終端が隣のトレンチ１１の終端につながっている。図１３に示す例では、トレンチ１１の終端が両隣のトレンチ１１の終端とつながっている。
図１４は、本発明方法を適用して作成されたトレンチＭＯＳＦＥＴまたはトレンチＩＧＢＴのチップ平面図を示す図である。なお、ゲートポリシリコン１６より上方に形成される膜については図示していない。チップ６１内にはトレンチ１１が並んでおり、それらのトレンチ１１上にトレンチ１１内に形成されたゲートポリシリコン１６が延在して形成されるゲートランナー６２が配置されている。ゲートランナー６２はポリシリコンからなるゲートパッド部６３につながっている。ゲートパッド部６３の上には、図示しない金属電極パッドが形成される。ゲートランナー６２の配置は、チップ形状やチップサイズによって引き回し方や本数を適宜選択して形成するものであり、この実施例に限られるものではない。ゲートランナー６２は、ゲート抵抗が上昇することを防ぐために配置されるものであり、特にチップサイズが大きい場合に多く用いられる。 Next, the planar positional relationship between the trench 11 and the tips 27 of the etched portions 25 and 26 of the gate polysilicon 16 in the trench MOSFET or trench IGBT having the above-described configuration is shown in FIG. 11, FIG. 12, or FIG. In the example shown in FIG. 11, a plurality of trenches 11 having the same opening width are provided in a stripe shape. In the example shown in FIG. 12, the end of the trench 11 is connected to the end of the adjacent trench 11. In the example shown in FIG. 13, the end of the trench 11 is connected to the end of the adjacent trench 11.
FIG. 14 is a diagram showing a chip plan view of a trench MOSFET or a trench IGBT produced by applying the method of the present invention. A film formed above gate polysilicon 16 is not shown. The trenches 11 are arranged in the chip 61, and a gate runner 62 formed by extending the gate polysilicon 16 formed in the trench 11 is disposed on the trenches 11. The gate runner 62 is connected to a gate pad portion 63 made of polysilicon. A metal electrode pad (not shown) is formed on the gate pad portion 63. The arrangement of the gate runners 62 is not limited to this embodiment, and is formed by appropriately selecting the routing method and the number depending on the chip shape and chip size. The gate runner 62 is arranged to prevent the gate resistance from increasing, and is often used particularly when the chip size is large.

図１４のＡ−Ａ´における断面図が上述した図５または図８となる。同様にＢ−Ｂ´における断面図が上述した図６または図９となり、Ｃ−Ｃ´における断面図が図７または図１０となる。
図１４のＤ−Ｄ´における断面図を図１５に示す。ゲートポリシリコン１６は、トレンチ終端部分で基板表面に引き出される。また、図１１のトレンチ１１とゲートランナー６１とが交差する部分Ｅ−Ｅ´の断面図を図１６に示す。ゲートポリシリコン１６は、ゲートランナー６２との交差部分で基板表面に引き出される。図１５および図１６に示すゲートポリシリコン１６は、ゲート絶縁膜１５上に堆積されたポリシリコン膜を上述したエッチング条件で等方性ドライエッチングをおこなうことにより形成される。したがって、ゲートポリシリコン１６のエッジ部２５、２６は、ゲートポリシリコン１６がノンドープポリシリコンの場合には、４１から６５°、ドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。 14 is the above-described FIG. 5 or 8. Similarly, the cross-sectional view at BB ′ is the above-described FIG. 6 or FIG. 9, and the cross-sectional view at CC ′ is FIG. 7 or FIG.
FIG. 15 is a cross-sectional view taken along the line DD ′ of FIG. The gate polysilicon 16 is drawn to the substrate surface at the trench termination portion. FIG. 16 shows a cross-sectional view of a portion EE ′ where the trench 11 and the gate runner 61 in FIG. 11 intersect. The gate polysilicon 16 is drawn to the substrate surface at the intersection with the gate runner 62. The gate polysilicon 16 shown in FIGS. 15 and 16 is formed by subjecting a polysilicon film deposited on the gate insulating film 15 to isotropic dry etching under the above-described etching conditions. Therefore, the edge portions 25 and 26 of the gate polysilicon 16 are inclined at an angle of 41 to 65 ° when the gate polysilicon 16 is non-doped polysilicon, and the lower limit is 30 ° or more when the gate polysilicon 16 is doped polysilicon. It becomes a shape.

図１７は、本発明方法を適用して作製した横型絶縁ゲート型サイリスタの断面構成を示す図である。図１７に示すように、ｎ-型ドリフト層４４の表面層にｐ型ウエル領域４３が選択的に形成されている。ｎ+型エミッタ領域４２は、ｐ型ウエル領域４３の表面層に選択的に形成されている。離間して設けられたｎ+型エミッタ領域４２の間の基板表面上には、ゲート絶縁膜１５を介してゲートポリシリコン１６が形成されている。
このゲートポリシリコン１６は、ゲート絶縁膜１５上に積層されたポリシリコン膜を、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、形成される。したがって、ゲートポリシリコン１６の両側のエッジ部５６は、ゲートポリシリコン１６がノンドープドポリシリコンの場合には４１〜６５°、ドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。 FIG. 17 is a diagram showing a cross-sectional structure of a horizontal insulated gate thyristor manufactured by applying the method of the present invention. As shown in FIG. 17, a p-type well region 43 is selectively formed in the surface layer of the n − -type drift layer 44. The n + -type emitter region 42 is selectively formed in the surface layer of the p-type well region 43. A gate polysilicon 16 is formed on the surface of the substrate between the n + -type emitter regions 42 provided apart from each other via a gate insulating film 15.
The gate polysilicon 16 is formed by subjecting the polysilicon film stacked on the gate insulating film 15 to isotropic dry etching under the above-described etching conditions. Therefore, the edge portions 56 on both sides of the gate polysilicon 16 are inclined at an angle of 41 to 65 ° when the gate polysilicon 16 is non-doped polysilicon, and the lower limit is 30 ° or more when the gate polysilicon 16 is doped polysilicon. It becomes a shape.

エミッタ電極３７は、ゲートポリシリコン１６上に形成された層間絶縁膜１８上に形成されており、ｎ+型エミッタ領域４２およびｐ型ウエル領域４３に接触している。エミッタ電極３７とゲートポリシリコン１６とは、層間絶縁膜１８により絶縁されている。基板裏面側には、コレクタ電極３９が形成されており、コレクタ電極３９とｎ-型ドリフト層４４との間は、ｎ-型ドリフト層４４側から順にｎ+型バッファー層５１およびｐ+型コレクタ層４０となっている。
上述した実施の形態によれば、等方性ドライエッチングにより、ポリシリコン膜２の終端または段差となるエッジ部７の傾斜角を４１°以上６５°以下の角度とするので、トレンチＭＯＳＦＥＴやトレンチＩＧＢＴや横型絶縁ゲート型サイリスタなどを製造すると、ゲートポリシリコン１６の終端または段差となるエッジ部２５，２６，５６が、４１°以上６５°以下の角度で傾斜した形状となる。したがって、これらのデバイスにおいて、ゲートポリシリコン１６上に積層された層間絶縁膜１８が、ゲートポリシリコン１６のエッジ部２５，２６，５６において局所的に薄くなるのを回避することができるので、デバイスの耐圧低下を防ぐことができる。 Emitter electrode 37 is formed on interlayer insulating film 18 formed on gate polysilicon 16 and is in contact with n + -type emitter region 42 and p-type well region 43. The emitter electrode 37 and the gate polysilicon 16 are insulated by the interlayer insulating film 18. A collector electrode 39 is formed on the back side of the substrate, and an n + type buffer layer 51 and a p + type collector are arranged between the collector electrode 39 and the n − type drift layer 44 in order from the n − type drift layer 44 side. Layer 40 is formed.
According to the above-described embodiment, the angle of inclination of the edge portion 7 that becomes the end or step of the polysilicon film 2 is made 41 ° or more and 65 ° or less by isotropic dry etching. When a horizontal insulated gate thyristor or the like is manufactured, the edge portions 25, 26, and 56 serving as terminations or steps of the gate polysilicon 16 are inclined at an angle of 41 ° to 65 °. Therefore, in these devices, the interlayer insulating film 18 stacked on the gate polysilicon 16 can be prevented from being locally thinned at the edge portions 25, 26, and 56 of the gate polysilicon 16. It is possible to prevent a decrease in pressure resistance.

また、実施の形態によれば、ゲートポリシリコン１６のエッジ部２５，２６，５６の角度θ，φを、等方性ドライエッチング時のステージ温度により制御することができる。したがって、制御性よくデバイスを製造することができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、等方性ドライエッチングに使用するガスは、ＣＦ4およびＯ2に限らない。また、本発明は、トレンチＭＯＳＦＥＴやトレンチＩＧＢＴや横型絶縁ゲート型サイリスタの製造以外にも、ポリシリコン膜を等方性ドライエッチングによりエッチバックする工程を有する半導体装置の製造方法に適用可能である。また、本発明は、トレンチが格子状や梯子状やメッシュ状などの場合や、開口幅の異なるトレンチが設けられている場合にも適用可能である。 Further, according to the embodiment, the angles θ and φ of the edge portions 25, 26, and 56 of the gate polysilicon 16 can be controlled by the stage temperature during isotropic dry etching. Therefore, a device can be manufactured with good controllability.
As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, the gas used for isotropic dry etching is not limited to CF 4 and O 2 . Further, the present invention can be applied to a method for manufacturing a semiconductor device having a step of etching back a polysilicon film by isotropic dry etching, in addition to manufacturing a trench MOSFET, a trench IGBT, or a lateral insulated gate thyristor. The present invention can also be applied to a case where the trench has a lattice shape, a ladder shape, a mesh shape, or the like, or a case where trenches having different opening widths are provided.

本発明方法におけるポリシリコン膜の加工工程を模式的に示す図である。It is a figure which shows typically the process of the polysilicon film in the method of this invention. ポリシリコン膜を加工する際のステージ温度および加工後のエッジ部の角度と、破壊された素子の数との関係を示す図表である。It is a graph which shows the relationship between the stage temperature at the time of processing a polysilicon film, the angle of the edge part after a process, and the number of the elements destroyed. ポリシリコン膜を加工する前のポリシリコン膜のドーピング濃度に対するエッチングレートの関係を示す特性図である。It is a characteristic view showing the relationship of the etching rate with respect to the doping concentration of the polysilicon film before processing the polysilicon film. ステージ温度に対するエッジ部の角度の関係を示す特性図である。It is a characteristic view which shows the relationship of the angle of the edge part with respect to stage temperature. 本発明方法を適用して作製されたトレンチＭＯＳＦＥＴの活性領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the active region of the trench MOSFET produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチＭＯＳＦＥＴのゲート領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the gate region of trench MOSFET produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチＭＯＳＦＥＴの活性領域のトレンチ外側領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the trench outer side area | region of the active region of trench MOSFET produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチＩＧＢＴの活性領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the active region of trench IGBT produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチＩＧＢＴのゲート領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the gate area | region of trench IGBT produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチＩＧＢＴの活性領域のトレンチ外側領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the trench outer side area | region of the active region of trench IGBT produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチ型デバイスの要部の平面レイアウトの一例を示す図である。It is a figure which shows an example of the plane layout of the principal part of the trench type device produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチ型デバイスの要部の平面レイアウトの他の例を示す図である。It is a figure which shows the other example of the plane layout of the principal part of the trench type device produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチ型デバイスの要部の平面レイアウトの他の例を示す図である。It is a figure which shows the other example of the plane layout of the principal part of the trench type device produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチ型デバイスのチップの要部平面図である。It is a principal part top view of the chip | tip of the trench type device produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチ型デバイスの要部断面図を示す図である。It is a figure which shows the principal part sectional drawing of the trench type device produced by applying the method of this invention. 本発明方法を適用して作製されたトレンチ型デバイスの要部断面図を示す図である。It is a figure which shows the principal part sectional drawing of the trench type device produced by applying the method of this invention. 本発明方法を適用して作製可能な絶縁ゲート型サイリスタの活性領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the active region of the insulated gate thyristor which can be produced by applying the method of this invention. 従来のケミカルドライエッチングによるポリシリコン膜の加工工程を模式的に示す図である。It is a figure which shows typically the processing process of the polysilicon film by the conventional chemical dry etching. 従来のケミカルドライエッチングによりゲートポリシリコンを形成したトレンチＭＯＳＦＥＴのゲート領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the gate area | region of trench MOSFET which formed the gate polysilicon by the conventional chemical dry etching. 従来のケミカルドライエッチングによりゲートポリシリコンを形成したトレンチＭＯＳＦＥＴの活性領域のトレンチ外側領域における断面構成を示す図である。It is a figure which shows the cross-sectional structure in the trench outer side area | region of the active region of trench MOSFET which formed the gate polysilicon by the conventional chemical dry etching.

符号の説明Explanation of symbols

１ 半導体層
２ ポリシリコン膜
３ レジストマスク
７，２５，２６，５６ エッジ部 DESCRIPTION OF SYMBOLS 1 Semiconductor layer 2 Polysilicon film 3 Resist mask 7, 25, 26, 56 Edge part

Claims (10)

半導体層にトレンチを形成する工程と、
前記半導体層および前記トレンチの表面上に絶縁膜を介してポリシリコン膜を堆積する工程と、
前記ポリシリコン膜の表面上に選択的にマスクを形成する工程と、
等方性ドライエッチングにより、前記ポリシリコン膜の露出部分を除去するとともに、前記ポリシリコン膜の終端または段差となるエッジ部の傾斜角を６５°以下とさせる工程と、
エッチング終了後に前記マスクを除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a trench in the semiconductor layer;
Depositing a polysilicon film on the surface of the semiconductor layer and the trench via an insulating film;
Selectively forming a mask on the surface of the polysilicon film;
Removing the exposed portion of the polysilicon film by isotropic dry etching, and setting the inclination angle of the edge portion that becomes the end or step of the polysilicon film to 65 ° or less;
Removing the mask after completion of etching;
A method for manufacturing a semiconductor device, comprising: 半導体層にトレンチを形成する工程と、
前記半導体層および前記トレンチの表面上に絶縁膜を介してポリシリコン膜を堆積する工程と、
前記半導体層を５０℃以上の温度に保持しながら、等方性ドライエッチングにより、前記ポリシリコン膜の露出部分を除去する工程と、
エッチング終了後に前記マスクを除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a trench in the semiconductor layer;
Depositing a polysilicon film on the surface of the semiconductor layer and the trench via an insulating film;
Removing the exposed portion of the polysilicon film by isotropic dry etching while maintaining the semiconductor layer at a temperature of 50 ° C. or higher;
Removing the mask after completion of etching;
A method for manufacturing a semiconductor device, comprising: 半導体層にトレンチを形成する工程と、
前記半導体層および前記トレンチの表面上に絶縁膜を介してポリシリコン膜を堆積する工程と、
前記ポリシリコン膜の表面上に選択的にマスクを形成する工程と、
前記半導体層を５０℃以上の温度に保持しながら、等方性ドライエッチングにより、前記ポリシリコン膜の露出部分を除去するとともに、前記ポリシリコン膜の終端または段差となるエッジ部の傾斜角を６５°以下とさせる工程と、
エッチング終了後に前記マスクを除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a trench in the semiconductor layer;
Depositing a polysilicon film on the surface of the semiconductor layer and the trench via an insulating film;
Selectively forming a mask on the surface of the polysilicon film;
While the semiconductor layer is maintained at a temperature of 50 ° C. or higher, the exposed portion of the polysilicon film is removed by isotropic dry etching, and the inclination angle of the edge portion serving as the end or step of the polysilicon film is set to 65. A step of less than or equal to
Removing the mask after completion of etching;
A method for manufacturing a semiconductor device, comprising: 等方性ドライエッチングにより、前記ポリシリコン膜の終端または段差となるエッジ部の傾斜角を４１°以上とさせることを特徴とする請求項１または３に記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 1, wherein an inclination angle of an edge portion serving as an end or step of the polysilicon film is set to 41 [deg.] Or more by isotropic dry etching. 前記半導体層を１００℃以下の温度に保持しながら、等方性ドライエッチングにより、前記ポリシリコン膜の露出部分を除去することを特徴とする請求項２または３に記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 2, wherein an exposed portion of the polysilicon film is removed by isotropic dry etching while maintaining the semiconductor layer at a temperature of 100 ° C. or less. 5. 前記ポリシリコン膜は、ノンドープドポリシリコンであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 1, wherein the polysilicon film is non-doped polysilicon. 前記ポリシリコン膜は、ドープドポリシリコンであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the polysilicon film is doped polysilicon. 等方性エッチング用のガス、および半導体層と反応して半導体層の露出面に保護膜を形成するガスを用いて、等方性ドライエッチングをおこなうことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。 The isotropic dry etching is performed using an isotropic etching gas and a gas that reacts with the semiconductor layer to form a protective film on the exposed surface of the semiconductor layer. A method for manufacturing a semiconductor device according to claim 1. 前記等方性エッチング用のガスは、ＣＦ4ガスであることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the isotropic etching gas is CF 4 gas. 前記保護膜形成用のガスは、Ｏ2であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the gas for forming the protective film is O 2 .
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