KR20090068761A - 반도체 소자의 수직 채널 트랜지스터 형성 방법 - Google Patents

반도체 소자의 수직 채널 트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 수직 채널 트랜지스터 형성 방법에 관한 것으로, 본 발명의 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 반도체 기판 상에 자신의 상부에 하드마스크 패턴을 구비하면서 제1 방향 및 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계; 상기 필라 사이의 상기 반도체 기판 내에 비트라인 불순물 영역을 형성하는 단계; 상기 필라의 측벽에 제1 측벽 절연막을 형성하는 단계; 상기 필라 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막이 형성된 결과물 상에 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 상기 반도체 기판을 노출시키기 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 절연막 및 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 비트라인을 한정하는 트렌치를 형성하는 단계; 및 상기 트렌치가 형성된 결과물의 전면에 제2 측벽 절연막을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 매몰 비트라인 형성을 위한 소자분리 트렌치 형성 후 필라 측벽의 질화막 손실을 보상하는 공정을 추가적으로 수행함으로써 마스크 패턴의 오정렬이 발생하더라도 후속 공정에서 필라의 어택을 방지할 수 있다.
수직 채널 트랜지스터, 필라, 매몰 비트라인, 오정렬, 트렌치

Description

반도체 소자의 수직 채널 트랜지스터 형성 방법{METHOD FOR FORMING VERTICAL CHANNEL TRANSISTOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 수직 채널 트랜지스터 형성 방법에 관한 것이다.
최근 반도체 소자의 집적도가 크게 증가하면서 더 작은 사이즈의 트랜지스터 제조가 요구되고 있다. 예를 들어, 디램(DRAM) 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 그러나, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 요구되는 소자 면적을 만족시키기 어렵다. 그에 따라 제안된 것이 수직 채널 트랜지스터 구조이다.
도1은 종래 기술에 따른 수직 채널 트랜지스터 구조를 설명하기 위한 사시도 이다.
도1을 참조하면, 반도체 기판(10) 상에는 기판 물질로 이루어지고 제1 방향(x-x′) 및 상기 제1 방향과 교차하는 제2 방향(y-y′)으로 배열되는 복수개의 필라(pillar, P)가 배치된다.
상기 제1 방향으로 배열되는 필라(P)들 사이의 반도체 기판(10) 내에는 필라(P)를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(buried bitline, 11)이 형성된다. 이 매몰 비트라인(11)은 소자분리용 트렌치(T)에 의해 상호 분리된다.
상기 필라(P)의 외주면에는 필라(P)를 둘러싸는 서라운딩(surrounding) 게이트 전극(미도시됨)이 형성되고, 이 서라운딩 게이트 전극과 전기적으로 연결되면서 상기 제2 방향으로 연장되는 워드라인(12)이 형성된다.
그러나, 상기의 매몰 비트라인(11)을 형성하는 과정에서 공정상의 문제점이 발생하여 소자의 불량을 초래한다. 이하, 도2a 및 도2b를 참조하여 상세히 설명하기로 한다.
도2a 및 도2b는 종래 기술에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 그 문제점을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 도1의 제2 방향을 따라 절단한 단면도 즉, y-y′ 단면도를 기준으로 하여 도시하였다. 또한, 본 도면은 매몰 비트라인 형성 과정의 문제점을 설명하기 위한 것으로서, 관련되지 않은 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도2a에 도시된 바와 같이, 제1 방향 및 상기 제1 방향에 교차하는 제2 방향 으로 배열되는 복수개의 필라(P)를 갖는 반도체 기판(20)과, 필라(P) 형성에 이용되는 필라(P) 상의 하드마스크 패턴(21)과, 필라(P) 하부를 둘러싸는 서라운딩 게이트 전극(22)이 형성된 기판 구조물을 제공한다. 여기서, 본 명세서에서는 도시되지 않았으나 필라(P)의 측벽에는 후속 워드라인 형성을 위한 SAC(Self Aligned Contact) 식각시 식각 베리어로 작용하여 필라(P)의 어택(attack)을 방지할 수 있는 질화막이 구비되어야 한다.
이어서, 필라(P) 사이의 반도체 기판(20) 내에 불순물을 도핑(doping)하여 비트라인 불순물 영역(23)을 형성한다.
이어서, 결과물의 전체 구조 상에 절연막(24)을 형성한 후, 하드마스크 패턴(21)이 드러날 때까지 절연막(24)을 평탄화한다.
이어서, 평탄화된 결과물 상에 비트라인 불순물 영역(23)을 상호 분리하여 비트라인을 형성하는 소자분리 트렌치(T) 형성용 마스크 패턴(25)을 형성한다. 따라서, 마스크 패턴(25)은 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 반도체 기판(20)을 노출시키도록 라인/스페이스(line/space) 형으로 형성된다. 이때, 마스크 패턴(25)의 스페이스 폭(Ws)은 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 간격(Wp)보다 소정 정도 작게 형성되는 것이 바람직하다.
도2b에 도시된 바와 같이, 마스크 패턴(25)을 식각 베리어로 노출되는 절연막(24) 및 그 하부의 반도체 기판(20)을 소정 깊이 식각하여 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 반도체 기판(20) 내에 상기 제1 방향과 평행한 방향으로 연장되는 소자분리 트렌치(T)를 형성한다. 이때, 소자분리 트렌치(T)는 비트 라인 불순물 영역(23)을 관통하는 정도의 깊이로 형성되고, 그에 따라 필라(P)를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(23a)이 형성된다.
그러나, 최근 반도체 소자의 집적화 및 패턴의 미세화가 진행됨에 따라 매몰 비트라인(23a) 형성에 이용되는 마스크 패턴(25)의 오정렬(misalign)이 빈번하게 발생하면서, 소자분리 트렌치(T) 형성을 위한 식각 과정에서 필라(P) 측벽의 질화막을 손실시키게 된다(도3 참조). 이와 같은 필라(P) 측벽의 질화막 손실은 후속 공정(예를 들어, 워드라인 형성 공정)에서 필라(P)의 어택을 초래하는 문제점이 있다.
따라서, 마스크 패턴(25)의 오정렬이 발생하더라도 후속 공정에서 필라(P)의 어택을 방지할 수 있는 기술의 개발이 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매몰 비트라인 형성을 위한 소자분리 트렌치 형성 후 필라 측벽의 질화막 손실을 보상하는 공정을 추가적으로 수행함으로써 마스크 패턴의 오정렬이 발생하더라도 후속 공정에서 필라의 어택을 방지할 수 있는 반도체 소자의 수직 채널 트랜지스터 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 반도체 기판 상에 자신의 상부에 하드마스크 패턴을 구비하면서 제1 방향 및 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계; 상기 필라 사이의 상기 반도체 기판 내에 비트라인 불순물 영역을 형성하는 단계; 상기 필라의 측벽에 제1 측벽 절연막을 형성하는 단계; 상기 필라 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막이 형성된 결과물 상에 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 상기 반도체 기판을 노출시키기 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 절연막 및 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 비트라인을 한정하는 트렌치를 형성하는 단계; 및 상기 트렌치가 형성된 결과물의 전면에 제2 측벽 절연막을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 매몰 비트라인 형성을 위한 소자분리 트렌치 형성 후 필라 측벽의 질화막 손실을 보상하는 공정을 추가적으로 수행함으로써 마스크 패턴의 오정렬이 발생하더라도 후속 공정에서 필라의 어택을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4a 내지 도4e는 본 발명의 일실시예에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 도1의 제2 방향을 따라 절단한 단면도 즉, y-y′ 단면도를 기준으로 하여 도시하였다.
도4a에 도시된 바와 같이, 반도체 기판(40) 상에 필라 형성을 위한 하드마스크 패턴(41)을 형성한 후, 하드마스크 패턴(41)을 식각 베리어로 반도체 기판(40)을 소정 깊이 식각하여 기판 물질로 이루어지는 필라(P)를 형성한다. 이때, 하드마스크 패턴(41)은 질화막으로 이루어지는 것이 바람직하며, 그 하부에는 패드 산화막(미도시됨)이 개재될 수도 있다.
이어서, 필라(P) 하부를 소정 폭 리세스(recess)시킨 후, 리세스된 필라(P) 하부를 둘러싸는 서라운딩 게이트 전극(42)을 형성한다.
이와 같이, 필라(P), 필라(P) 상부의 하드마스크 패턴(41) 및 필라(P) 하부를 둘러싸는 서라운딩 게이트 전극(42)을 수직 게이트 구조체(400)라 한다.
이어서, 후속 공정에서의 필라(P) 어택을 방지하기 위하여 수직 게이트 구조체(400)의 전면에 제1 측벽 질화막(44)을 형성한다. 이때, 수직 게이트 구조체(400)의 측벽과 제1 측벽 질화막(44) 사이에는 측벽 산화막(43)이 더 개재될 수도 있다.
이어서, 필라(P) 사이의 반도체 기판(40) 내에 불순물을 도핑(doping)하여 비트라인 불순물 영역(45)을 형성한다.
도4b에 도시된 바와 같이, 결과물의 전체 구조 상에 산화막(46)을 형성한 후, 제1 측벽 질화막(44)이 드러날 때까지 산화막(46)을 평탄화시킨다. 이와 같은 평탄화 공정은 예를 들어 CMP(Chemical Mechanical Polishing) 방식으로 수행될 수 있다.
이어서, 평탄화된 결과물 상에 소자분리 트렌치 및 비트라인 형성을 위한 마스크 패턴(47)을 형성한다. 따라서, 마스크 패턴(47)은 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 반도체 기판(40)을 노출시키도록 라인/스페이스 형으로 형성된다. 이때, 본 도면의 점선 부분에 도시된 바와 같이 마스크 패턴(47)이 오정렬되어 제1 측벽 질화막(44)이 드러나게 될 수도 있다.
도4c에 도시된 바와 같이, 마스크 패턴(47)을 식각 베리어로 노출되는 산화막(46) 및 그 하부의 반도체 기판(40)을 소정 깊이 건식 식각하여 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 반도체 기판(40) 내에 상기 제1 방향과 평행한 방향으로 연장되는 소자분리 트렌치(T)를 형성한다. 이때, 소자분리 트렌치(T)는 비트라인 불순물 영역(45)을 관통하는 정도의 깊이로 형성되고, 그에 따라 필라(P)를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(45a)이 형성된다. 이와 같은 과정에서 마스크 패턴(47)의 오정렬로 드러난 제1 측벽 질화막(44)이 손실될 수 있다(도4c의 "A" 참조). 따라서, 제1 측벽 질화막(44)의 손실을 보상할 수 있는 후속 공정이 요구된다.
한편, 후속 공정에서 제1 측벽 질화막(44)의 손실을 보상하더라도, 상기 소자분리 트렌치(T) 형성을 위한 식각시 제1 측벽 질화막(44) 손실이 최소화되는 것이 더욱 바람직하므로 이러한 소자분리 트렌치(T) 형성을 위한 건식 식각 공정은 산화막과 질화막 사이의 식각 선택비 차이를 이용하는 SAC 식각 방식으로 수행되는 것이 바람직하다. 또한, 식각 가스로 폴리머를 다량 유발하는 CF계 가스(예를 들어, C4F6, C5F8, C4F8, C3F8 등)를 이용하는 것이 바람직하다.
도4d에 도시된 바와 같이, 제1 측벽 질화막(44)의 손실 부분을 보상하기 전에 잔류하는 산화막 즉, 산화막(46) 및/또는 드러나는 측벽 산화막(43)을 제거한다. 이와 같은 공정을 수행하는 것은, 후속 공정에서 결국 제거되어야 하는 측벽막들의 제거를 용이하게 하기 위함이다. 즉, 본 도면에서와 같은 산화막 제거 공정을 수행하지 않는다면, 후속 제1 측벽 질화막(44)의 손실을 보상하는 공정에 있어서 정상적으로 식각이 수행되어 제1 측벽 질화막(44)의 손실이 없는 부분(도4c의 "B" 참조)의 수직 게이트 구조체(400) 측벽에 산화막/질화막/산화막/질화막의 4중막이 형성되고, 그에 따라 후속 공정에서 제거가 용이하지 않게 된다. 따라서, 이와 같이 잔류 산화막의 제거 공정을 수행함으로써 수직 게이트 구조체(400)의 측벽에 산화막/질화막의 이중막 또는 질화막의 단일막이 형성되게 하여 후속 공정에서 용이하게 제거될 수 있게 한다. 이러한 산화막의 제거 공정은 필라(P) 또는 질화막에 대한 어택이 없도록 HF 또는 BOE 용액을 이용하는 습식 식각으로 수행되거나 또는 등방성 건식 식각으로 수행되는 것이 바람직하다.
도4e에 도시된 바와 같이, 결과물의 전면에 제2 측벽 질화막(48)을 형성함으로써 마스크 패턴(47)의 오정렬로 인한 제1 측벽 질화막(44)의 손실을 보상한다. 그에 따라 후속 공정(예를 들어, 워드라인 형성을 위한 SAC 식각 공정)에서 필라(P)의 어택을 방지할 수 있다. 제1 측벽 질화막(44)은 두께 조절이 용이하고 스텝 커버리지(step coverage) 특성이 우수한 열 질화막(thermal nitride)으로 형성되는 것이 바람직하다.
이어서, 본 명세서에서는 도시되지 않았으나, 후속 공정으로 서라운딩 게이트 전극(42)을 연결시키면서 제2 방향으로 연장되는 워드라인(미도시됨)을 형성하고, 습식 세정으로 잔류하는 측벽막들(측벽 산화막(43), 제1 측벽 질화막(44), 제2 측벽 질화막(48) 등)을 제거한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 수직 채널 트랜지스터 구조를 설명하기 위한 사시도.
도2a 및 도2b는 종래 기술에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 그 문제점을 설명하기 위한 공정 단면도.
도3은 종래 기술에 따른 반도체 소자의 수직 채널 트랜지스터 형성 과정의 문제점을 나타내는 사진.
도4a 내지 도4e는 본 발명의 일실시예에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
40 : 반도체 기판 41 : 하드마스크 패턴
42 : 서라운딩 게이트 전극 43 : 측벽 산화막
44 : 제1 측벽 질화막 45 : 비트라인 불순물 영역
46 : 산화막 47 : 마스크 패턴
48 : 제2 측벽 질화막

Claims (14)

  1. 반도체 기판 상에 자신의 상부에 하드마스크 패턴을 구비하면서 제1 방향 및 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계;
    상기 필라 사이의 상기 반도체 기판 내에 비트라인 불순물 영역을 형성하는 단계;
    상기 필라의 측벽에 제1 측벽 절연막을 형성하는 단계;
    상기 필라 사이를 매립하는 절연막을 형성하는 단계;
    상기 절연막이 형성된 결과물 상에 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 상기 반도체 기판을 노출시키기 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 절연막 및 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 비트라인을 한정하는 트렌치를 형성하는 단계; 및
    상기 트렌치가 형성된 결과물의 전면에 제2 측벽 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 트렌치 형성 단계 후에,
    상기 절연막을 제거하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  3. 제1항에 있어서,
    상기 제1 측벽 절연막 및 상기 제2 측벽 절연막은 질화막으로 형성되고,
    상기 절연막은 산화막으로 형성되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  4. 제3항에 있어서,
    상기 필라와 상기 제1 측벽 절연막 사이에는 측벽 산화막이 개재되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  5. 제2항에 있어서,
    상기 제1 측벽 절연막 및 상기 제2 측벽 절연막은 질화막으로 형성되고,
    상기 절연막은 산화막으로 형성되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  6. 제5항에 있어서,
    상기 필라와 상기 제1 측벽 절연막 사이에는 측벽 산화막이 개재되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  7. 제1항, 제2항, 제3항 또는 제5항 중 어느 한 항에 있어서,
    상기 트렌치 형성 단계는,
    SAC 식각 방식으로 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  8. 제1항, 제2항, 제3항 또는 제5항 중 어느 한 항에 있어서,
    상기 트렌치 형성 단계는,
    CF계 가스를 이용하여 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  9. 제2항 또는 제5항에 있어서,
    상기 절연막 제거 단계는,
    습식 식각 또는 등방성 건식 식각으로 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  10. 제9항에 있어서,
    상기 습식 식각은 HF 또는 BOE 용액을 이용하여 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  11. 제6항에 있어서,
    상기 절연막 제거 단계는,
    상기 트렌치 형성 과정에서 드러나는 상기 측벽 산화막의 제거를 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  12. 제1항, 제2항, 제3항 또는 제5항 중 어느 한 항에 있어서,
    상기 제2 측벽 절연막은, 열 질화막으로 형성되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  13. 제1항에 있어서,
    상기 절연막 형성 단계는,
    상기 필라를 포함하는 결과물의 전체 구조 상에 상기 절연막을 형성하는 단 계; 및
    상기 하드마스크 패턴이 드러날 때까지 상기 절연막을 평탄화하는 단계를 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  14. 제1항에 있어서,
    상기 필라 형성 단계 후에,
    상기 필라의 하부를 소정 폭 리세스하는 단계; 및
    상기 리세스된 부분에 매립되어 상기 필라 하부를 둘러싸는 서라운딩 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129244B2 (en) 2009-11-30 2012-03-06 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR101140051B1 (ko) * 2010-07-01 2012-05-02 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
CN108878293A (zh) * 2017-05-15 2018-11-23 Imec 非营利协会 用于形成垂直晶体管器件中的柱的方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849192B1 (ko) * 2007-08-13 2008-07-30 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101073073B1 (ko) * 2008-10-17 2011-10-12 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
KR20120004842A (ko) * 2010-07-07 2012-01-13 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101355196B1 (ko) * 2011-12-16 2014-01-29 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541122A (en) * 1995-04-03 1996-07-30 Motorola Inc. Method of fabricating an insulated-gate bipolar transistor
JPH11238882A (ja) * 1998-02-23 1999-08-31 Sony Corp 半導体装置の製造方法
JP2006210368A (ja) * 1999-07-02 2006-08-10 Toyota Central Res & Dev Lab Inc 縦型半導体装置及びその製造方法
KR100378190B1 (ko) * 2000-12-28 2003-03-29 삼성전자주식회사 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법
KR20050002424A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
US7371627B1 (en) * 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
KR20070003019A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 리세스게이트 공정을 이용한 반도체소자의 제조 방법
KR100744658B1 (ko) * 2005-11-29 2007-08-01 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129244B2 (en) 2009-11-30 2012-03-06 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR101140051B1 (ko) * 2010-07-01 2012-05-02 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
CN108878293A (zh) * 2017-05-15 2018-11-23 Imec 非营利协会 用于形成垂直晶体管器件中的柱的方法
CN108878293B (zh) * 2017-05-15 2023-05-12 Imec 非营利协会 用于形成垂直晶体管器件中的柱的方法

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