KR20090059678A - 벌크 전압 디텍터 - Google Patents

벌크 전압 디텍터 Download PDF

Info

Publication number
KR20090059678A
KR20090059678A KR1020070126671A KR20070126671A KR20090059678A KR 20090059678 A KR20090059678 A KR 20090059678A KR 1020070126671 A KR1020070126671 A KR 1020070126671A KR 20070126671 A KR20070126671 A KR 20070126671A KR 20090059678 A KR20090059678 A KR 20090059678A
Authority
KR
South Korea
Prior art keywords
voltage
detection signal
bulk
divider
nmos transistor
Prior art date
Application number
KR1020070126671A
Other languages
English (en)
Other versions
KR100974210B1 (ko
Inventor
노광명
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070126671A priority Critical patent/KR100974210B1/ko
Priority to US12/172,878 priority patent/US7864616B2/en
Priority to TW097129736A priority patent/TWI384487B/zh
Priority to JP2008301821A priority patent/JP2009142147A/ja
Publication of KR20090059678A publication Critical patent/KR20090059678A/ko
Application granted granted Critical
Publication of KR100974210B1 publication Critical patent/KR100974210B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Dc-Dc Converters (AREA)

Abstract

벌크 전압 디텍터를 개시한다. 개시된 본 발명의 벌크 전압 디텍터는, 벌크 전압을 피드백 수신하여 목표치 벌크 전압과 비교하되, 목표치 벌크 전압 근처에서는 전압 이득이 커지는 제 1 검출 신호를 제공하는 전압 감지부 및 상기 제 1 검출 신호를 수신하여 반전 증폭시킨 제 2 검출 신호에 응답하여 제 3 검출 신호를 제공하는 증폭부를 포함한다.
Figure P1020070126671
벌크 전압, 디텍터, 감도

Description

벌크 전압 디텍터{Bulk Voltage Detector}
본 발명은 전압 감지 회로에 관한 것으로서, 보다 구체적으로는 벌크 전압 디텍터에 관한 것이다.
일반적으로 반도체 메모리 장치는 다양한 전위 레벨의 내부전압을 사용한다. 예를 들어, 비트라인 프리차지 전압(VBLP), 승압 전압(VPP), 벌크 전압(Bulk Voltage, 이하 ‘VBB’라 함)등이다.
특히, 벌크 전압(VBB)은 반도체 기판의 벌크(bulk)에 인가되는 전압으로서, 접지 전압(VSS)보다 낮은 음의 전압 레벨을 가진다. 이로 인하여, 기판의 벌크 전압(셀 트랜지스터의 웰 전압)과 셀 트랜지터의 소오스(source) 전압 차이가 발생한다. 이러한 차이, 즉 바디 이펙트(body effect)현상으로 셀 트랜지스터의 문턱 전압은 상승된다. 따라서, 셀 트랜지스터의 문턱 전압이 상승됨으로써 누설 전류가 감소되고, 데이터 보유 시간(data retention time)이 증가되어 리프레쉬(refresh) 특성이 개선될 수 있다.
이러한 벌크 전압(VBB)을 생성하기 위해서는 소정의 목표치(target level) 벌크 전압(VBB) 대비 높은지 낮은지 비교하는 디텍터, 디텍터의 출력 신호에 따라 오실레이션 주기 신호를 발생시키는 오실레이터, 오실레이션 주기 신호에 따라 펌핑하며 벌크 전압(VBB)을 생성하는 펌핑 회로등이 필요하다. 특히, 디텍터는 벌크 전압(VBB)의 미세한 변화를 잘 감지하도록 감도가 높게 설계되어야 한다. 즉, 감지된 신호에 대해 출력된 신호의 값이 커야 하는데 이러한 전압 이득이 실질적으로 크지 못하다. 또한, 이로 인하여 PVT(Process, Voltage, Temperature) 변동에 따라 목표치의 벌크 전압(VBB)의 변동 또는 스큐(skew)가 크다면 좋은 디텍터라고 할 수 없다. 즉, 디텍터의 감도와 이에 따라 감지된 전압 레벨 스큐는 트레이드 오프(trade off)관계로서, 디텍터의 감도는 높고 감지된 벌크 전압 레벨 스큐는 줄이는 것이 중요하게 대두된다.
본 발명의 기술적 과제는 감도가 향상되고 감지된 벌크 전압 레벨의 스큐를 개선하는 벌크 전압 디텍터를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 벌크 전압 디텍터는 벌크 전압을 피드백 수신하여 목표치 벌크 전압과 비교하되, 목표치 벌크 전압 근처에서는 전압 이득이 커지는 제 1 검출 신호를 제공하는 전압 감지부 및 상기 제 1 검출 신호를 수신하여 반전 증폭시킨 제 2 검출 신호에 응답하여 제 3 검출 신호를 제공하는 증폭부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 벌크 전압 디텍터는 벌크 전압을 피드백 수신하여 목표치 벌크 전압과 비교하여 제 1 검출 신호를 제공하는 전압 감지부 및 상기 제 1 검출 신호를 수신하여 반전 증폭시킨 제 2 검출 신호에 응답하여 제 3 검출 신호를 제공하는 증폭부를 포함하되, 상기 전압 감지부는 상기 목표치 벌크 전압 부근에서는 포화 영역에서 동작하는 전압 이득 조정부를 포함한다.
본 발명에 따르면 벌크 전압을 감지하는 감지부에 전압 이득 조정부를 구비한다. 이러한 전압 이득 조정부는 디텍터의 감도를 향상시킨다. 또한, PVT 변동에 따라 소자의 특성을 보상하도록 함으로써, 감지된 벌크 전압(VBB)의 스큐는 작도록 할 수 있다. 따라서, 감도가 좋은 벌크 전압 디텍터(VBB)이나 이로 인해 감지되는 전압의 레벨 스큐는 작게 함으로써 좋지 않은 공정 및 동작 조건에도 목표치의 벌크 전압(VBB)을 제공할 수 있다.
이하에서는 벌크 전압을 감지하는 벌크 전압 디텍터에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 벌크 전압 디텍터를 나타낸 블록도이다.
도 1을 참조하면, 벌크 전압 디텍터는 전압 감지부(100) 및 증폭부(200)를 포함한다.
전압 감지부(100)는 벌크 전압(VBB)을 피드백 수신하여 목표치 벌크 전압(VBB) 대비 높은지 낮은지 감지하여 제 1 검출 신호(DET0)를 제공한다. 특히, 본 발명의 일 실시예에 따르면, 전압 감지부(100)는 전압 이득 조정부(150)를 구비한다. 이로써, 벌크 전압(VBB) 변화에 따른 제 1 검출 신호(DET0)의 전압 이득(Voltage Gain)이 목표치 벌크 전압(VBB) 범위의 국소 범위 내에서는 즉, 벌크 전압(VBB) 근사 범위내에서는 크도록 제어된다.
증폭부(200)는 제 1 검출 신호(DET0)에 응답하여 증폭된 최종의 제 3 검출 신호(DET2)를 제공한다. 여기서, 제 1 검출 신호(DET0)는 미약한 신호이므로 이를 CMOS 레벨로 증폭시켜 최종 출력 신호인 제 3 검출 신호(DET2)로 생성한다.
이러한 증폭부(200)는 제 1 반전부(210) 및 제 2 반전부(220)를 포함한다. 그리하여, 제 1 반전부(210)는 제 1 검출 신호(DET0)를 반전시켜 제 2 검출 신 호(DET1)를 생성한다. 또한, 제 2 반전부(220)는 제 2 검출 신호(DET1)를 반전시켜 제 3 검출 신호(DET2)를 생성한다. 이러한 제 3 검출 신호(DET2)는 미약하게 감지된 벌크 전압(VBB)에 응답하는 최종 출력 로직 레벨의 신호이다. 따라서, 제 3 검출 신호(DET2)가 제 1 레벨인 하이 레벨이면 이후의 펌핑부를 구동시켜 벌크 전압(VBB)을 목표치에 근사치를 갖도록 제어할 수 있다. 이와 반대로, 제 3 검출 신호(DET2)가 제 2 레벨인 로우 레벨이면 이후의 펌핑부를 구동시키지 않는다.
도 2는 도 1에 따른 상세한 회로도이다.
도 2를 참조하면, 전압 감지부(100)는 제어부(110), 전압 분배부(140) 및 전압 이득 조정부(150)를 포함한다.
우선, 제어부(110)는 활성화 신호(EN)에 응답하여 전압 감지부(100)의 활성화 여부를 제어한다. 즉, 활성화된 하이 레벨의 활성화 신호(EN)가 수신되면 전압 감지부(100)의 동작이 활성화된다.
이러한 제어부(110)는 제 1 NMOS 트랜지스터(N1)를 포함한다. 제 1 NMOS 트랜지스터(N1)는 활성화 신호(EN)를 수신하는 게이트, 접지 전원(VSS)을 인가받는 소오스, 전압 분배부(140)에 연결된 드레인을 포함한다. 전압 분배부(140)는 제어부(110) 및 전압 이득 조정부(150)의 제어를 받고, 피드백 수신된 벌크 전압(VBB)을 감지하여 제 1 검출 신호(DET0)를 제공한다.
전압 분배부(140)는 제 1 분배부(120) 및 제 2 분배부(130)를 포함한다.
제 1 분배부(120)는 벌크 전압(VBB)과는 무관한 저항부라고 할 수 있다. 즉, 제 1 분배부(120)는 접지 전원(VSS)에 응답하여 MOSFET 트랜지스터의 저항비로 분 배된 내부 전압(VCORE)을 노드 b에 제공한다. 보다 구체적으로, 제 1 분배부(120)는 직렬로 연결된 제 1 및 제 2 PMOS 트랜지스터(P1, P2)를 포함한다. 제 1 PMOS 트랜지스터(P1)는 접지 전원(VSS)을 인가받는 게이트, 내부 전압(VCORE)을 인가받는 소스, 노드 a에 연결된 드레인을 포함한다. 또한, 제 2 PMOS 트랜지스터(P2)는 접지 전원(VSS)을 인가받는 게이트, 노드 a와 연결된 소스, 노드 b와 연결된 드레인을 포함한다. 이러한 제 1 및 제 2 PMOS 트랜지스터(P1, P2)는 다이오드 접속되어 게이트와 문턱 전압의 차이를 일정하게 유지하며 동작한다. 여기서, 내부 전압(VCORE)은 외부 공급 전압(VDD)으로부터 감압되고 조정된 전압이다. 이로써, 전압 분배부(140)가 외부 공급 전압(VDD)의 변동에 덜 영향받도록 할 수 있다.
제 2 분배부(130)는 벌크 전압(VBB)을 피드백 수신하여 MOSFET 트랜지스터의 저항비로 전압을 감지한다. 이러한 제 2 분배부(130)는 제 3 및 제 4 PMOS 트랜지스터(P3, P4)를 포함한다. 또한, 제 3 및 제 4 PMOS 트랜지스터(P3, P4)는 전압 분배시 소정의 목표치 벌크 전압(VBB)이 노드 b에 제공되도록 사이징된 트랜지스터로 예시한다. 따라서, 피드백 수신된 벌크 전압(VBB)이 목표치 벌크 전압(VBB)보다 크거나 작으면 노드 b의 전위가 변함으로써 제 1 검출 신호(DET0)가 변할 수 있다. 다시 말하면, 피드백 수신된 벌크 전압(VBB)의 레벨에 따라 턴온 저항을 변화시킴으로써 노드 b의 전위 레벨이 변할 수 있다. 이러한 제 3 및 제 4 PMOS 트랜지스터(P3, P4)도 역시 직렬로 연결되어, 제 3 및 제 4 PMOS 트랜지스터(P3, P4)의 MOSFET 저항비로 수신된 벌크 전압(VBB)을 감지한다. 제 3 및 제 4 PMOS 트랜지스터(P3, P4)는 직렬로 연결되며, 공통으로 벌크 전압(VBB)을 수신한다. 그리하여, 제 3 PMOS 트랜지스터(P3)는 벌크 전압(VBB)을 수신하는 게이트, 노드 s와 연결된 소스, 제 4 PMOS 트랜지스터(P4)와 연결된 드레인을 포함한다. 제 4 PMOS 트랜지스터(P4)는 벌크 전압(VBB)을 수신하는 게이트, 제 3 PMOS 트랜지스터(P3)와 연결된 소스, 제어부(110)와 연결된 드레인을 포함한다.
한편, 본 발명의 일 실시예에 따른 전압 이득 조정부(150)는 게이트와 소스간의 전압 변화에 따라 동작 영역이 변하도록 하는 트랜지스터를 포함함으로써 감지된 벌크 전압(VBB)에 대한 제 1 검출 신호(DET0)의 전압 이득을 제어한다.
전압 이득 조정부(150)는 제 2 NMOS 트랜지스터(N2)를 포함한다. 제 2 NMOS 트랜지스터(N2)는 노드 a와 연결된 게이트, 노드 s와 연결된 소스 및 노드 b와 연결된 드레인을 포함한다. 이러한 제 2 NMOS 트랜지스터(N2)는 제 1 분배부(120)와 제 2 분배부(130) 사이에 개재되어 직렬로 연결된다. 한편, 제 2 NMOS 트랜지스터(N2)가 노드 a의 전압을 수신하는 것으로 예시하였으나 이에 제한되지 않는다. 제 2 NMOS 트랜지스터(N2)는 내부 전압(VCORE)을 인가받을 수도 있다. 다만, 제 2 NMOS 트랜지스터(N2)의 게이트 전압으로는 제 1 검출 신호(DET0)의 전압보다 높은 전위 레벨이 인가되면 가능하다.
제 1 반전부(210)는 미약한 레벨의 제 1 검출 신호(DET0)를 반전 증폭한다. 제 1 반전부(210)는 풀업 소자인 제 5 PMOS 트랜지스터(P5) 및 풀다운 소자인 제 3 NMOS 트랜지스터(N3)를 포함한다. 따라서, 제 1 검출 신호(DET0)의 레벨을 반전시키되 증폭된 CMOS 레벨의 제 2 검출 신호(DET1)를 제공한다. 제 5 PMOS 트랜지스터(P5) 및 풀다운 소자인 제 3 NMOS 트랜지스터(N3)는 인버터 타입으로 연결된다. 그리하여, 제 5 PMOS 트랜지스터(P5) 및 풀다운 소자인 제 3 NMOS 트랜지스터(N3)의 게이트는 공통으로 제 1 검출 신호(DET0)를 수신하며, 소스는 각각 내부 전압(VCORE) 및 접지 전원(VSS)을 인가받는다.
제 2 반전부(220)는 제 2 검출 신호(DET1)를 반전시켜 제 3 검출 신호(DET2)를 제공한다. 제 2 반전부(220)는 풀업 소자인 제 6 PMOS 트랜지스터(P6) 및 풀다운 소자인 제 4 NMOS 트랜지스터(N4)를 포함한다. 역시, 제 6 PMOS 트랜지스터(P6) 및 제 4 NMOS 트랜지스터(N4)도 인버터 타입으로 연결되어, 게이트는 공통으로 제 2 검출 신호(DET1)를 수신한다. 제 6 PMOS 트랜지스터(P6)의 소스는 내부 전압(VCORE)을 인가받고, 드레인은 제 4 NMOS 트랜지스터(N4)와 연결된다.
계속해서 도 2를 참조하여, 본 발명의 일 실시예에 따른 벌크 전압 디텍터의 동작을 설명하기로 한다.
우선, 벌크 전압(VBB)이 목표치 벌크 전압(VBB)보다 낮은 경우를 설명하기로 한다. 즉, 수신된 벌크 전압(VBB)의 절대치가 목표치 벌크 전압(VBB)보다 큰 경우이다. 이때, 제 2 분배부(130)의 제 3 및 제 4 PMOS 트랜지스터(P3, P4)의 구동력이 커지므로 노드 s의 전압 및 제 1 검출 신호(DET0)의 전위 레벨이 낮아진다.
제 2 NMOS 트랜지스터(N2)의 게이트 전압 (노드a의 전압)이 일정한 상태에서 소스 전압 (노드 s의 전압)과 드레인 전압인 제 1 검출 신호(DET0)가 낮아짐에 따라 제 2 NMOS 트랜지스터(N2)는 선형 영역에서 동작하므로 일종의 저항처럼 동작된다. 이때, 제 2 NMOS 트랜지스터(N2)를 적절히 사이징하면 이때의 유효저항이 제3 및 제 4 PMOS 트랜지스터(P3, P4)의 유효 저항보다 작게 설계할 수 있다. 따라서, 벌크 전압(VBB)이 목표치 벌크 전압(VBB)보다 낮은 경우에서의 제 1 검출 신호(DET0)는 종래와 유사한 전압 이득을 나타낸다.
이후, 벌크 전압(VBB)이 목표치 벌크 전압(VBB)과 근사한 값을 가지면, 제 2 NMOS 트랜지스터(N2)의 소스 전압(노드s의 전압)은 상승한다. 그리하여, 제 2 NMOS 트랜지스터(N2)의 게이트-소스간 전압과 문턱 전압의 차이가 감소한다. 이로써, 제 2 NMOS 트랜지스터(N2)의 전류 구동 능력이 급속히 감소하게 되고 드레인 전압(노드 b의 전압)이 증가하여, 제 2 NMOS 트랜지스터(N2)는 포화 영역(saturation)에서 동작한다. 포화 영역에서 MOSFET 트랜지스터의 특성 중 하나는 전류가 VGS(게이트-소스간 전압)의 변화에 따라 크게 변한다는 것이다. 따라서, 제 2 NMOS 트랜지스터(N2)의 소스 전압(노드 s의 전압)의 적은 변화에도 큰 전류 변화가 발생하고 이에 따라 제 1 검출 신호(DET0)의 전압 변동이 크게 된다. 다시 말하면, 본 발명의 일 실시 예에 따른 제 2 NMOS 트랜지스터(N2)를 구비함으로써, 소정의 벌크 전압(VBB) 범위 내에서는 전압 이득을 크게 증대시킬 수 있다.
한편, 벌크 전압(VBB)이 목표치 벌크 전압(VBB)보다 큰 경우, 즉 벌크 전압(VBB)의 절대치가 목표치 벌크 전압(VBB)의 절대치보다 작은 경우를 설명하기로 한다. 이 경우에는 VBB 증가에 따라 노드 b의 전압이 더욱 상승되더라도, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)가 선형 영역에서 동작하게 되므로 노드 b의 전위 레벨 변화, 즉 제 1 검출 신호(DET0)의 전압 이득은 종래와 유사한 수준이 된다.
이로써, 소정의 벌크 전압(VBB) 감지 구간에서 전압 이득을 크게 함으로써, 전압 감지부(100)의 감도를 높게 할 수 있다. 즉, 목표치 벌크 전압(VBB) 레벨과 근사한 전압 구간에서 종래보다 훨씬 전압 이득이 개선된 제 1 검출 신호(DET0)를 제공할 수 있다. 이는 벌크 전압 디텍터의 감도가 향상됨을 의미한다.
한편, 제 1 검출 신호(DET0)는 제 1 반전부(210) 및 제 2 반전부(220)를 경유하여 제 3 검출 신호(DET2)로서 제공될 수 있다.
이러한 국소적인 전압 이득 증가를 갖게 된 제 1 검출 신호(DET0)는 제 1 반전부(210) 및 제 2 반전부(220)의 논리 문턱 전압의 변동 상황을 상쇄시킬 수 있다.
공정의 변동에 따라 제 1 반전부(210)의 풀업 소자는 설계된 값보다 더 낮은 문턱 전압을, 풀다운 소자는 설계된 값보다 더 높은 문턱 전압을 갖는다고 예시하기로 한다.
만약, 제 1 반전부(210)의 제 3 NMOS 트랜지스터(N3)가 공정의 변동에 따라 설계된 값보다 더 높은 문턱 전압을 가지고 제 5의 PMOS 트랜지스터(P5)가 설계된 값보다 더 낮은 문턱 전압을 갖는다고 하면, 제1 반전부(210)의 로직 문턱 전압은 설계된 값보다 증가할 것이다. 만약 공정 변동에 따른 전압 감지부(100)의 특성 변동이 없다고 하면, 제1 반전부(210)의 로직 문턱 전압의 증가는 벌크 전압(VBB) 감지 레벨의 증가라는 문제를 야기한다. 하지만 위와 같은 공정 변동의 영향으로 전압 감지부(100)에 있는 제2 NMOS 트랜지스터(N2)의 문턱 전압도 설계된 값보다 더 높게 될 것이다. 이와 같이, 공정 변화에 따라 제 2 NMOS 트랜지스터(N2)의 문턱 전압이 높아지면, 제 2 NMOS 트랜지스터(N2)는 더 낮은 소스 전압 (s노드의 전압) 에서 포화 영역으로 진입하게 된다. 이는 전형적인 공정(typical process) 조건보다 더 낮은 벌크 전압(VBB)조건에서 포화 영역으로 진입하게 되는 것이다.
즉, 공정 변동으로 인해 제 1 반전부(210)의 입력 전압에 대한 출력 전압의 스위칭 포인트가 바뀐다 하여도, 동일한 공정으로 진행된 제 2 NMOS 트랜지스터(N2)에서도 이를 반영하여 포화 영역으로 진입하는 시점이 이동되었으므로 이 두 효과가 서로 상쇄되어 벌크 전압(VBB) 감지 레벨의 변동이 최소화된다.
상기 기술한 내용을 다음의 그래프를 참조하여 자세히 설명하기로 한다.
도 3은 도 1에 따른 제 1 검출 신호의 그래프이다.
도 3을 참조하면, 벌크 전압(VBB)의 변화에 따른 제 1 검출 신호(DET0)의 전압 특성을 나타낸다. A 구간은 목표치 벌크 전압(VBB)의 범위를 나타낸다. 점선 부분은 목표치 벌크 전압(VBB)의 범위에서 가파른(steep) 기울기를 갖는 것을 나타낸다. 바로 이러한 점선 구간이 전압 이득이 높아지는 구간이 된다.
도 4는 도 2에 따른 제 1 검출 신호(DET0)의 전압 특성을 나타낸 그래프이다.
도 4에 도시된 바와 같이, 공정 조건에 따른 제 1 검출 신호(DET0)의 전압 특성 그래프이다.
각각의 경우는, NMOS 트랜지스터의 문턱 전압이 통상의 문턱 전압보다 높으나, PMOS 트랜지스터의 문턱 전압이 통상의 문턱 전압보다 낮은 경우(①), NMOS 트랜지스터의 문턱 전압과 PMOS 트랜지스터의 문턱 전압이 동시에 높거나 낮은 경우(②), NMOS 트랜지스터의 문턱 전압이 낮으나, PMOS 트랜지스터의 문턱 전압이 높 은 경우(③)를 나타낸다.
도 4에서 알 수 있듯이, ②번의 경우 전형적인 공정 조건에 의해 목표치 벌크 전압(VBB)을 갖는 경우에서, ①번의 경우처럼 공정 조건이 변경될 시, 제1 반전부(210)의 로직 문턱 전압은 전형적인 공정 조건보다 증가하나, 이미 제 1 검출 신호(DET0)의 포화 영역 진입 시점이 빨라졌으므로 제1검출 신호(DET0)가 제1 반전부(210)의 로직 문턱 전압을 통과하는 벌크 전압 (VBB)의 값은 ②번의 경우 와 거의 유사하다. 따라서, ①번의 경우에도 목표치 벌크 전압(VBB) 포인트가 변경되지 않는다. ③번의 경우도 마찬가지의 이유로 설명할 수 있을 것이다.
도 5 및 도 6은 종래 대비 본 발명의 일 실시예에 따른 시뮬레이션 그래프이다.
우선 도 5를 참조하면, 종래(a)는 제 1 검출 신호(DET0)가 일정한 기울기를 가지나, 본 발명(b)은 특정 구간에서는 급격히 기울기가 상승하는 구간을 갖는 것을 알 수 있다. 이로써, 감도가 향상된 벌크 전압 디텍터를 제공함을 알 수 있다.
도 6은 종래의 제 2 검출 신호(DET1)와 본 발명의 제 2 검출 신호(DET1)를 비교한 시뮬레이션 그래프이다. 도 6에서 알 수 있듯이, 종래(c)에는 공정 변동의 영향으로 제 2 검출 신호(DET1)가 천이하는 벌크 전압(VBB)이 넓은 범위의 레벨 스큐를 갖는 것을 알 수 있다. 즉, 감지되는 목표치 벌크 전압(VBB) 포인트가 넓은 범위의 레벨 스큐를 갖는다. 예를 들어, 레벨 스큐의 범위는108mV였다. 하지만, 본 발명(d)의 경우 제 2 검출 신호(DET1)에 의해 감지되는 목표치 벌크 전압(VBB) 포인트가 좁은 범위의 레벨 스큐를 갖는다. 예를 들어, 레벨 스큐의 범위는 12mV이 다.
이와 같이, 본 발명의 일 실시 예에 따르면 전압 이득 조정부를 구비하여 특정 구간에서는 감지된 벌크 전압에 대해 큰 전압 이득을 갖는 검출 신호를 생성할 수 있다. 그리하여, 감도가 개선된 벌크 전압 디텍터를 제공할 수 있다. 또한, 공정의 변동에 따라 전압 이득 조정부의 동작 모드의 진입 시점이 변경되도록 함으로써 다른 소자들의 공정 변동에 대해 내구성(endurance)이 있는 디텍터를 제공할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 벌크 전압 디텍터의 블록도,
도 2는 도 1에 따른 벌크 전압 디텍터의 상세 회로도,
도 3 내지 도 4는 도 1에 따른 제 1 검출 신호의 전압 특성을 나타낸 그래프,
도 5는 종래 기술과 본 발명의 일 실시예에 따른 제 1 검출 신호의 전압 특성을 나타낸 시뮬레이션 그래프, 및
도 6은 종래 기술과 본 발명의 일 실시예에 따른 제 2 검출 신호의 감지 벌크 전압(VBB) 레벨 스큐를 나타낸 시뮬레이션 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 전압 감지부 140 : 전압 분배부
150 : 전압 이득 조정부 200 : 증폭부
210 : 제 1 반전부 220 : 제 2 반전부

Claims (16)

  1. 벌크 전압을 피드백 수신하여 목표치 벌크 전압과 비교하되, 소정 전압 범위에서는 전압 이득이 커지는 제 1 검출 신호를 제공하는 전압 감지부; 및
    상기 제 1 검출 신호를 수신하여 반전 증폭시킨 제 2 검출 신호에 응답하여 제 3 검출 신호를 제공하는 증폭부를 포함하는 벌크 전압 디텍터.
  2. 제 1항에 있어서,
    상기 전압 감지부는,
    상기 전압 감지부의 동작 여부를 결정하는 제어부;
    상기 제어부의 제어를 받으며, 상기 벌크 전압을 감지하여 상기 제 1 검출 신호를 제공하는 전압 분배부; 및
    상기 전압 분배부와 연결되어 상기 제 1 검출 신호의 전압 이득을 제어하는 전압 이득 조정부를 포함하는 벌크 전압 디텍터.
  3. 제 2항에 있어서,
    상기 전압 분배부는,
    외부 공급 전압으로부터 감압되고 조정된 내부 전압을 인가받아 접지 전원에 응답하여 저항비로 상기 내부 전압을 전압 분배하여 출력 노드의 신호인 상기 제 1 검출 신호의 전위 레벨을 제어하는 제 1 분배부; 및
    상기 벌크 전압에 응답하여 저항비로 상기 출력 노드의 신호인 상기 제 1 검출 신호의 전위 레벨을 제어하는 제 2 분배부를 포함하는 벌크 전압 디텍터.
  4. 제 3항에 있어서,
    상기 제 1 분배부 및 제 2 분배부는 직렬로 연결된 복수의 PMOS 트랜지스터 소자를 포함하는 벌크 전압 디텍터.
  5. 제 4항에 있어서,
    상기 전압 이득 조정부는 상기 제 1 분배부와 상기 제 2 분배부 사이에 개재되어 직렬로 연결되는 NMOS 트랜지스터를 포함하는 벌크 전압 디텍터.
  6. 제 5항에 있어서,
    상기 전압 이득 조정부는 상기 NMOS 트랜지스터의 게이트와 소스간의 전압 변화에 따라 동작 영역이 변하도록 제어됨으로써 상기 출력 노드의 전압 이득을 제어하는 벌크 전압 디텍터.
  7. 제 6항에 있어서,
    상기 NMOS 트랜지스터의 소스는 상기 제 2 분배부와 연결되고, 상기 NMOS 트랜지스터의 게이트는 상기 제 1 분배부와 연결되고, 상기 NMOS 트랜지스터의 드레인은 상기 출력 노드에 연결되는 벌크 전압 디텍터.
  8. 제 1항에 있어서,
    상기 증폭부는,
    상기 제 1 검출 신호를 반전 증폭시켜 제 2 검출 신호를 제공하는 제 1 반전부; 및
    상기 제 2 검출 신호에 응답하여 반전 증폭시키는 제 2 반전부를 포함하는 벌크 전압 디텍터.
  9. 벌크 전압을 피드백 수신하여 목표치 벌크 전압과 비교하여 제 1 검출 신호를 제공하는 전압 감지부; 및
    상기 제 1 검출 신호를 수신하여 반전 증폭시킨 제 2 검출 신호에 응답하여 제 3 검출 신호를 제공하는 증폭부를 포함하되,
    상기 전압 감지부는 소정 전압 범위에서는 포화 영역에서 동작하는 전압 이득 조정부를 포함하는 벌크 전압 디텍터.
  10. 제 9항에 있어서,
    상기 전압 감지부는,
    상기 전압 감지부의 동작 여부를 결정하는 제어부;
    상기 제어부의 제어를 받으며, 상기 벌크 전압을 감지하여 상기 제 1 검출 신호를 제공하는 전압 분배부; 및
    상기 전압 분배부와 연결되어 상기 제 1 검출 신호의 전압 이득을 제어하는 상기 전압 이득 조정부를 포함하는 벌크 전압 디텍터.
  11. 제 10항에 있어서,
    상기 전압 분배부는,
    외부 공급 전압으로부터 감압되고 조정된 내부 전압을 인가받아 접지 전원에 응답하여 저항비로 상기 내부 전압을 전압 분배하여 출력 노드인 상기 제 1 검출 신호의 전위 레벨을 제어하는 제 1 분배부; 및
    상기 벌크 전압에 응답하여 저항비로 상기 출력 노드인 상기 제 1 검출 신호의 전위 레벨을 제어하는 제 2 분배부를 포함하는 벌크 전압 디텍터.
  12. 제 11항에 있어서,
    상기 제 1 분배부 및 제 2 분배부는 직렬로 연결된 복수의 PMOS 트랜지스터 소자를 포함하는 벌크 전압 디텍터.
  13. 제 12항에 있어서,
    상기 전압 이득 조정부는 상기 제 1 분배부와 상기 제 2 분배부 사이에 개재되어 직렬로 연결되는 NMOS 트랜지스터를 포함하는 벌크 전압 디텍터.
  14. 제 13항에 있어서,
    상기 전압 이득 조정부는 상기 NMOS 트랜지스터의 게이트와 소스간의 전압 변화에 따라 동작 영역이 변하도록 제어됨으로써 상기 출력 노드의 전압 이득을 제어하는 벌크 전압 디텍터.
  15. 제 14항에 있어서,
    상기 NMOS 트랜지스터의 소스는 상기 제 2 분배부와 연결되고, 상기 NMOS 트랜지스터의 게이트는 상기 제 1 분배부와 연결되고, 상기 NMOS 트랜지스터의 드레인은 상기 출력 노드에 연결되는 벌크 전압 디텍터.
  16. 제 9항에 있어서,
    상기 증폭부는,
    상기 제 1 검출 신호를 반전 증폭시켜 제 2 검출 신호를 제공하는 제 1 반전부; 및
    상기 제 2 검출 신호에 응답하여 반전 증폭시키는 제 2 반전부를 포함하는 벌크 전압 디텍터.
KR1020070126671A 2007-12-07 2007-12-07 벌크 전압 디텍터 KR100974210B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070126671A KR100974210B1 (ko) 2007-12-07 2007-12-07 벌크 전압 디텍터
US12/172,878 US7864616B2 (en) 2007-12-07 2008-07-14 Bulk voltage detector
TW097129736A TWI384487B (zh) 2007-12-07 2008-08-05 本體電壓偵測器
JP2008301821A JP2009142147A (ja) 2007-12-07 2008-11-27 バルク電圧ディテクター

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070126671A KR100974210B1 (ko) 2007-12-07 2007-12-07 벌크 전압 디텍터

Publications (2)

Publication Number Publication Date
KR20090059678A true KR20090059678A (ko) 2009-06-11
KR100974210B1 KR100974210B1 (ko) 2010-08-06

Family

ID=40721528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070126671A KR100974210B1 (ko) 2007-12-07 2007-12-07 벌크 전압 디텍터

Country Status (4)

Country Link
US (1) US7864616B2 (ko)
JP (1) JP2009142147A (ko)
KR (1) KR100974210B1 (ko)
TW (1) TWI384487B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101001145B1 (ko) * 2008-12-26 2010-12-17 주식회사 하이닉스반도체 상변환 메모리 장치의 내부전압 생성회로 및 생성방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6231375A (ja) * 1985-07-30 1987-02-10 Yaskawa Electric Mfg Co Ltd Ｐｗｍインバ−タ
JP2937592B2 (ja) * 1991-12-09 1999-08-23 沖電気工業株式会社 基板バイアス発生回路
JP2661531B2 (ja) * 1993-12-22 1997-10-08 日本電気株式会社 電圧電流変換回路
KR0123849B1 (ko) 1994-04-08 1997-11-25 문정환 반도체 디바이스의 내부 전압발생기
KR0142967B1 (ko) * 1995-04-26 1998-08-17 김광호 반도체 메모리장치의 기판 전압 제어회로
KR100231602B1 (ko) * 1996-11-08 1999-11-15 김영환 복합 모드형 기판전압 발생회로
US6300819B1 (en) * 1997-06-20 2001-10-09 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
KR100307525B1 (ko) * 1998-11-26 2001-11-15 김영환 기판전압감지제어회로
KR100574477B1 (ko) * 1999-03-22 2006-04-27 주식회사 하이닉스반도체 메모리장치의 ｖｂｂ디텍터
JP4651766B2 (ja) * 1999-12-21 2011-03-16 富士通セミコンダクター株式会社 半導体記憶装置
JP2001339045A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体集積回路装置
JP2002056678A (ja) * 2000-08-14 2002-02-22 Mitsubishi Electric Corp 基板バイアス電圧発生回路
DE102004030007A1 (de) * 2004-06-22 2006-03-02 Zf Friedrichshafen Ag Aktuatorvorrichtung zum Betätigen eines Verriegelungsmechanismus
US7203097B2 (en) * 2004-07-27 2007-04-10 Samsung Electronics Co., Ltd. Method of operating a semiconductor device and the semiconductor device
KR100733407B1 (ko) 2005-06-30 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
KR100728553B1 (ko) * 2005-09-12 2007-06-15 주식회사 하이닉스반도체 반도체 집적회로 및 그 내부전압 제어방법
US7477097B2 (en) * 2005-09-29 2009-01-13 Hynix Semiconductor Inc. Internal voltage generating circuit
KR100794992B1 (ko) * 2005-12-29 2008-01-16 주식회사 하이닉스반도체 기판 바이어스 전압 발생 장치 및 방법
KR100748459B1 (ko) 2006-02-27 2007-08-13 주식회사 하이닉스반도체 반도체 메모리의 벌크 전압 레벨 감지 장치
KR100857876B1 (ko) * 2006-06-01 2008-09-10 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생기
KR100791070B1 (ko) * 2006-06-01 2008-01-02 삼성전자주식회사 반도체 메모리 장치
US7564317B2 (en) * 2007-07-06 2009-07-21 Amazing Microelectronic Corporation High/low voltage tolerant interface circuit and crystal oscillator circuit

Also Published As

Publication number Publication date
TWI384487B (zh) 2013-02-01
KR100974210B1 (ko) 2010-08-06
JP2009142147A (ja) 2009-06-25
US7864616B2 (en) 2011-01-04
TW200926197A (en) 2009-06-16
US20090147611A1 (en) 2009-06-11

Similar Documents

Publication Publication Date Title
US7548117B2 (en) Differential amplifier having an improved slew rate
US20060145739A1 (en) Power-up detection circuit that operates stably regardless of variations in process, voltage, and temperature, and semiconductor device thereof
US6452854B1 (en) Circuit and method for supplying internal power to semiconductor memory device
US6346834B1 (en) Power on reset circuit
US7642815B2 (en) Sense amplifier
US7661879B2 (en) Apparatus for detecting temperature using transistors
US7834680B2 (en) Internal voltage generation circuit for generating stable internal voltages withstanding varying external conditions
US7453311B1 (en) Method and apparatus for compensating for process variations
US5369614A (en) Detecting amplifier with current mirror structure
US7317338B2 (en) Data input buffer in semiconductor device
KR100500928B1 (ko) 스위칭포인트 감지회로 및 그를 이용한 반도체 장치
KR100974210B1 (ko) 벌크 전압 디텍터
KR100728557B1 (ko) 반도체 메모리 장치의 입력 버퍼
KR100650371B1 (ko) 전압 발생 장치
KR20090025789A (ko) 코어전압 발생회로
US11120862B2 (en) Non-volatile memory read method for improving read margin
KR100748459B1 (ko) 반도체 메모리의 벌크 전압 레벨 감지 장치
US7576575B2 (en) Reset signal generator in semiconductor device
KR100762899B1 (ko) 반도체 메모리 장치
KR100295064B1 (ko) 반도체메모리장치의데이타입력버퍼
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR20060053427A (ko) 반도체 장치용 내부전압 발생기
US7015731B2 (en) CMOS output buffer circuit
US7427898B2 (en) Detecting amplifier out-of-range conditions
KR100231430B1 (ko) 반도체 메모리소자의 데이터출력 버퍼회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee