KR20090042850A - 적층 세라믹 콘덴서 - Google Patents

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KR20090042850A
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Abstract

저항소자로서의 기능도 부여하는 외부전극을 구비하는 적층 세라믹 콘덴서에 있어서, 외부전극이, Ni 또는 Ni 합금을 포함하는 내부전극에 대하여 강고한 접합 상태를 실현할 수 있도록 한다. 외부전극(6, 7)은 세라믹 적층체(3) 및 내부전극(4, 5)과 접하는 저항 전극층(8)을 구비한다. 저항 전극층(8)은, 내부전극(4, 5)에 포함되는 Ni 또는 Ni 합금과 반응하는 복합산화물을 26∼79중량%의 비율로, 유리 성분을 20∼56중량%의 비율로, 및 Ni 또는 Ni 합금과 반응하는 금속을 1∼18중량%의 비율로 각각 함유한다.
적층 세라믹 콘덴서, 외부전극, 내부전극, 적층체, 저항 전극층

Description

적층 세라믹 콘덴서{LAMINATED CERAMIC CAPACITOR}
이 발명은 적층 세라믹 콘덴서에 관한 것으로, 특히, 저항소자로서의 기능도 부여된 외부전극을 구비함으로써, CR 복합전자부품이 되는 적층 세라믹 콘덴서에 관한 것이다.
CPU 주변에 있어서 디커플링(decoupling) 용도로 적층 세라믹 콘덴서를 이용할 경우, 적층 세라믹 콘덴서의 등가직렬저항(ESR)이 지나치게 낮기 때문에, 회로상에서 병렬 공진에 의한 발진이 생겨, 임피던스의 증대가 발생한다는 문제가 있다. 그로 인해, 이들 용도로 이용되는 적층 세라믹 콘덴서에서는 수 10∼수 1000mΩ으로 ESR을 제어하고자 하는 요망이 있다. 이 요망에 부응할 수 있는 것으로서, 적층 세라믹 콘덴서에 구비되는 외부전극에, 저항소자로서의 기능도 부여한 것이 제안되어 있다.
예를 들면, 일본국 공개특허공보 평11-54368호(특허문헌 1)에서는, 외부전극에 있어서 도전재의 주요 조성에 Cu 및/또는 Ni를 함유시키면서도, 외부전극의 비(比)저항을 6.9×10-6Ω·cm 이상으로 한, CR 복합전자부품으로서의 적층 세라믹 콘덴서가 기재되어 있다.
다음으로, 일본국 공개특허공보 2001-223132호(특허문헌 2)에서는, 외부전극을, 난(難)산화성 금속으로 이루어지는 제1 도전층과, 그 위에 형성되며 또한 도전성 산화물과 절연성 산화물을 혼합한 것으로 이루어지는 제2 도전층과, 그 위에 형성되며 또한 난산화성 금속으로 이루어지는 제3 도전층의 3층 구조로 형성하고, 그로 인해 ESR을 높이는 것이 기재되어 있다.
다음으로, 국제공개 제2006/022258호 팜플렛(특허문헌 3)에서는, Ni 또는 Ni 합금을 포함하는 내부전극을 구비하는 적층 세라믹 콘덴서에 있어서, 외부전극이, Ni 또는 Ni 합금과 반응하는 복합산화물과 유리 성분을 포함하는 도전층을 구비하는 것이 기재되어 있다. 또한, 상기 복합산화물로서, 바람직하게는 In-Sn 복합산화물이 사용되는 것이 기재되어 있다.
그러나 상술한 특허문헌 1 내지 3의 각각에 기재된 기술에는, 다음과 같은 해결되어야 할 과제가 있다.
특허문헌 1에 기재된 기술에서는, 외부전극이 Cu 및/또는 Ni와 같은 도전성 금속을 주성분으로 하고 있으므로, Cu 및/또는 Ni가 소결하여, 금속전도가 주가 되기 때문에, 충분한 저항(ESR)을 얻는 것이 곤란하다. 또한, 이종(異種) 금속을 첨가하고 합금화함으로써, 저항값을 증대시키는 것도 기재되어 있지만, 이러한 합금화에 따른 저항값의 증대는 10-6Ω·cm에서 10-4~10-5Ω·cm 정도의 것이다. 이는, 예를 들면 평면 치수가 2.0mm×1.2mm인 적층 세라믹 콘덴서의 단면(端面)에 막 두께 100㎛로 외부전극을 형성하였다고 하더라도, 외부전극의 저항 성분은 10-6~10-7Ω· cm 정도로, 충분한 저항을 발현시키는 것은 곤란하다.
이에 반해, 특허문헌 2에 기재된 기술에서는, 외부전극에 있어서의 제2 도전층이 예를 들면 산화 루테늄, 산화 루테늄 화합물 또는 흑연을 주성분으로 하는 것이므로, 충분한 저항을 얻을 수 있다. 그러나 특허문헌 2에 기재된 기술에서는, 외부전극에 있어서의 제1 및 제3 도전층을 구성하는 난산화성 금속으로서, 예를 들면 Pd, Ag, Pt, Au, Rh, Ir 및 Ru에서 선택되는 적어도 1종과 같은 고가의 금속이 사용되기 때문에, 제1 및 제3 도전층을 위한 재료 비용이 높아져 버린다는 문제가 있다. 또한, 특허문헌 2에 기재된 기술에서는, 외부전극이 3층 구조일 뿐만 아니라, 제1 내지 제3 도전층의 각각이 프린팅(printing)에 의해 형성되는 두꺼운 막으로 이루어지기 때문에, 외부전극 전체로서의 두께가 증대하여 부품의 소형화를 저해한다는 문제도 있다.
상술한 특허문헌 1 및 2의 각각에 기재된 기술에 있어서 직면한 문제는 특허문헌 3에 기재된 기술로 해결할 수 있다. 간단히 말하면, 특허문헌 3에 기재된 기술에 따르면, 충분한 저항을 얻을 수 있고, 3층 구조를 필요로 하지 않으며, 나아가 고가의 금속을 사용할 필요가 없다.
그러나 특허문헌 3에 기재된 기술에서는, 외부전극에 구비되는, 예를 들면 In-Sn 복합산화물과 같은 Ni 또는 Ni 합금과 반응하는 복합산화물과 유리 성분을 포함하는 도전층에 대하여, 그 내후성(耐候性)이나 내부전극과의 접합 강도가 충분하다고는 할 수 없으며, 열충격이나 휨 등에 대하여, 양호한 접합 상태를 충분히 유지하는 것이 곤란하다. 또한, 특허문헌 3에서는, 외부전극이 부여하는 저항을 제 어하기 위해, Ag를 첨가하는 것이 개시되어 있지만, Ag는 내부전극에 포함되는 Ni와 고용역(固溶域)을 거의 가지고 있지 않으며, 그로 인해 Ag의 증대에 따라, 내부전극과의 접합성이 저하한다는 문제도 있다. 이들 내부전극과의 양호한 접합이 저해된다라고 하는 문제는, 적층 세라믹 콘덴서가 부여하는 정전용량의 저하를 초래하게 된다.
[특허문헌 1] 일본국 공개특허공보 평11-54368호
[특허문헌 2] 일본국 공개특허공보 2001-223132호
[특허문헌 3] 국제공개 제2006/022258호 팜플렛
따라서, 이 발명의 목적은 상술한 것과 같은 문제를 해결할 수 있는 외부전극을 구비하는 적층 세라믹 콘덴서를 제공하고자 하는 것이다.
이 발명은, 복수의 세라믹층이 적층되어 이루어지는 세라믹 적층체와, 세라믹 적층체의 내부에 있어서, 세라믹층간의 특정한 계면을 따라 형성된 내부전극과, 세라믹 적층체의 외표면상에 형성되며 또한 특정한 내부전극과 전기적으로 접속된 외부전극을 구비하고, 내부전극이 Ni 또는 Ni 합금을 포함하고 있는 적층 세라믹 콘덴서에 관한 것으로서, 상술한 기술적 과제를 해결하기 위해 다음과 같은 구성을 구비하는 것을 특징으로 하고 있다.
즉, 이 발명의 제1 국면에서는, 외부전극은 세라믹 적층체 및 특정한 내부전극과 접하는 저항 전극층을 구비한다. 저항 전극층은 Ni 또는 Ni 합금과 반응하는 복합산화물과, 유리 성분과, Ni 또는 Ni 합금과 반응하는 금속을 함유한다. 그리고, 이 저항 전극층에 있어서, 상기 복합산화물은 26∼79중량%의 비율로, 상기 유리 성분은 20∼56중량%의 비율, 및 상기 금속은 1∼18중량%의 비율로 함유된다.
상기 Ni 또는 Ni 합금과 반응하는 금속은 Ni 및/또는 Cu인 것이 바람직하다.
상기 Ni 또는 Ni 합금과 반응하는 복합산화물은 In-Sn 복합산화물인 것이 바람직하다.
이 발명의 제2 국면에서는, 외부전극은 세라믹 적층체 및 특정한 내부전극과 접하는 도통층과, 도통층의 외면에 접하는 저항 전극층을 구비한다. 도통층은 Ni 또는 Ni 합금과 반응하는 금속을 주성분으로 하고, 저항 전극층은 상술한 제1 국면의 경우와 마찬가지로, Ni 또는 Ni 합금과 반응하는 복합산화물을 26∼79중량%의 비율로, 유리 성분을 20∼56중량%의 비율로, 및 Ni 또는 Ni 합금과 반응하는 금속을 1∼18중량%의 비율로 각각 함유한다.
이 제2 국면에 있어서, 도통층의 주성분이 되는 금속은 Ni 및/또는 Cu인 것이 바람직하다.
또한, 제1 국면의 경우와 마찬가지로 제2 국면에 있어서도, 저항 전극층에 있어서의 Ni 또는 Ni 합금과 반응하는 금속은 Ni 및/또는 Cu인 것이 바람직하고, Ni 또는 Ni 합금과 반응하는 복합산화물은 In-Sn 복합산화물인 것이 바람직하다.
이 발명에 있어서, 외부전극에는, 저항 전극층의 외면에 접하도록, 외측 전극층이 프린팅에 의해 형성되어도 된다. 이 경우, 외측 전극층은 저항 전극층에 포함되는 유리 성분의 유리 연화점(軟化點)보다 30℃ 낮은 온도 이상의 유리 연화점을 가지는 유리 성분을 포함하는 것이 바람직하다. 특히, 외측 전극층에 포함되는 유리 성분이, 저항 전극층에 포함되는 유리 성분과 동일 조성계인 것이 보다 바람직하다. 한편, 유리 성분에 관하여, '동일 조성계'란, 주된 유리 구성 재료가 동일한 것을 말한다.
<발명의 효과>
이 발명에 의하면, 제1 국면에서는, 내부전극과 접하는 저항 전극층에 포함되는, Ni 또는 Ni 합금과 반응하는 복합산화물의 일부가, Ni 또는 Ni 합금과 반응(고용 또는 화합물을 형성)하는 금속에 의해 치환되어 있게 되므로, Ni 또는 Ni 합금을 포함하는 내부전극과의 사이에서 충분한 접합성을 얻을 수 있고, 또한 내후성을 높일 수 있다.
또한, 제2 국면에서는, 내부전극과 접하도록, Ni 또는 Ni 합금과 반응하는 금속을 주성분으로 하는 도통층을 형성한 후에, 이 도통층의 외면에 접하도록, Ni 또는 Ni 합금과 반응하는 금속을 함유하는 저항 전극층이 형성되어 있으므로, 도통층은, 내부전극에 대해서도, 저항 전극층에 대해서도, 양호한 접합성을 부여할 수 있으며, 그로 인해, 보다 강고한 접합 상태를 얻을 수 있고, 또한 보다 높은 내후성을 얻을 수 있다. 또한, 도통층의 존재로 인해, 내부전극의 적층 수나 노출 정도에 관계없이, 안정적인 ESR을 얻을 수 있다.
저항 전극층에 있어서의 Ni 또는 Ni 합금과 반응하는 금속으로서, 제2 국면에서는, 또한 도통층의 주성분이 되는 금속으로서, Ni 및/또는 Cu가 사용되면, 보다 강고한 접합 상태를 얻을 수 있으며, 내후성을 보다 향상시킬 수 있다.
이 발명에 있어서, 저항 전극층에 포함되는, Ni 또는 Ni 합금과 반응하는 복합산화물로서, In-Sn 복합산화물이 사용되면, 보다 강고한 접합 상태를 얻을 수 있다.
이 발명에 있어서, 외부전극에, 저항 전극층의 외면에 접하도록, 외측 전극층이 프린팅에 의해 형성될 때, 이 외측 전극층이, 저항 전극층에 포함되는 유리 성분의 유리 연화점보다 30℃ 낮은 온도 이상의 유리 연화점을 가지는 유리 성분을 포함하고 있으면, 외측 전극층의 형성에 의한 저항값의 변동을 억제할 수 있어, 적층 세라믹 콘덴서의 저항값을 안정적으로 할 수 있다. 특히, 외측 전극층에 포함되는 유리 성분이, 저항 전극층에 포함되는 유리 성분과 동일 조성계이면, 적층 세라믹 콘덴서의 저항값을 보다 안정적으로 할 수 있다.
도 1은 이 발명의 제1 실시형태에 의한 적층 세라믹 콘덴서(1)를, 적층방향을 향하는 단면을 가지고 도해적으로 나타내는 정면도이다.
도 2는 이 발명의 제2 실시형태에 의한 적층 세라믹 콘덴서(11)를, 적층방향을 향하는 단면을 가지고 도해적으로 나타내는 정면도이다.
도 3은 이 발명의 제3 실시형태에 의한 적층 세라믹 콘덴서(21)를, 적층방향을 향하는 단면을 가지고 도해적으로 나타내는 정면도이다.
도 4는 이 발명의 제4 실시형태에 의한 적층 세라믹 콘덴서(31)를, 적층방향을 향하는 단면을 가지고 도해적으로 나타내는 정면도이다.
도 5는 이 발명이 적용될 수 있는 적층 세라믹 콘덴서의 제1 전형예를 나타내는 평면도이다.
도 6은 이 발명이 적용될 수 있는 적층 세라믹 콘덴서의 제2 전형예를 나타내는 평면도이다.
<부호의 설명>
1,11,21,31,1a,1b 적층 세라믹 콘덴서
2 세라믹층
3 세라믹 적층체
4,5 내부전극
6,7 외부전극
8 저항 전극층
12 외측 전극층
22 도통층
도 1은, 이 발명의 제1 실시형태에 의한 적층 세라믹 콘덴서(1)를 나타내고 있다.
적층 세라믹 콘덴서(1)는, 유전체 세라믹으로 이루어지는 복수의 세라믹층(2)이 적층되어 이루어지는, 직육면체 형상의 세라믹 적층체(3)를 구비하고 있다. 세라믹 적층체(3)의 내부에는 세라믹층(2)간의 특정한 계면을 따라 내부전극(4 및 5)이 형성되어 있다. 내부전극(4 및 5)은 도전 성분으로서 Ni 또는 Ni 합금을 포함하고 있다. 내부전극(4)과 내부전극(5)은 교대로 배치되고, 또한, 사이에 세라믹층(2)을 개재시킨 상태로 서로 대향하고 있으며, 그로 인해 정전용량을 형성하고 있다.
세라믹 적층체(3)의 외표면상이며, 서로 대향하는 단부(端部)상에는 외부전극(6 및 7)이 형성되어 있다. 한쪽의 외부전극(6)은 내부전극(4)과 전기적으로 접속되고, 다른쪽의 외부전극(7)은 내부전극(5)과 전기적으로 접속된다.
이러한 적층 세라믹 콘덴서(1)에 있어서, 외부전극(6 및 7)의 각각은, 세라믹 적층체(3)에 접하는 동시에 내부전극(4 및 5) 중 어느 하나와 접하는 저항 전극층(8)과, 그 위에 형성되는 금속 도금층(9)을 구비하고 있다.
저항 전극층(8)은, 외부전극(6 및 7)에 대하여 저항소자로서의 기능도 부여하기 위한 것으로서, 내부전극(4 및 5)에 포함되는 Ni 또는 Ni 합금과 반응하는 복합산화물과, 유리 성분과, Ni 또는 Ni 합금과 반응하는 금속을 함유하고 있다. 상기 Ni 또는 Ni 합금과 반응하는 복합산화물은, 소정의 저항값을 가지는 도전 성분이다. 상기 유리 성분은 전기절연 성분이다. 상기 Ni 또는 Ni 합금과 반응하는 금속은, 이 발명의 특징을 이루는 것으로, Ni 또는 Ni 합금을 포함하는 내부전극(4 및 5)과의 접합성을 향상시키도록 작용한다.
Ni 또는 Ni 합금과 반응하는 복합산화물로서는, 바람직하게는 In-Sn 복합산화물이 사용된다. 이 In-Sn 복합산화물은 통상 In2O3에 대하여, SnO2를 1∼20중량% 정도 고용시켜 합성된다. 여기서, SnO2의 비율이 상기 범위를 밑돌면 In-Sn 복합산화물의 도전성이 저하하고, 한편 상기 범위를 상회하면 SnO2를 고용시키기 위해 필요한 열처리가 고온·장시간이 되기 때문에, 입성장이 진행되어, 분말로서 이용하 기 위해서는 장시간의 분쇄 가공을 필요로 한다.
한편, Ni 또는 Ni 합금과 반응하는 복합산화물로서 In-Sn 복합산화물이 사용될 경우, 저항 전극층(8)은, In-Sn 복합산화물 분말과 글래스 프릿(glass frit)과 Ni 또는 Ni 합금과 반응하는 금속의 분말과 유기 바인더를 포함하는 유기 비히클(vehicle)을 혼합 반죽하여 얻어진 페이스트를, 세라믹 적층체(3)의 단부상에 도포하고, 예를 들면 N2 분위기 중에서 프린팅함으로써 형성된다. 이 경우, 미리 합성된 In-Sn 복합산화물 분말 대신에, In2O3 분말 및 SnO2 분말을 따로따로 포함하는 페이스트를 이용하면, 700℃ 정도의 온도에서는 양자의 고용이 거의 진행하지 않아, 충분한 도전성을 얻을 수는 없다. 그로 인해, In-Sn 복합산화물로서는, 미리 고온에서 열처리하여 충분히 고용한 것이 사용된다.
In-Sn 복합산화물의 경우, 거기에 포함되는 Sn이 Ni 또는 Ni 합금과 반응한다. 이와 같은 복합산화물로서는, In-Sn 복합산화물 외에, 예를 들면 La-Cu 복합산화물 또는 Sr-Fe 복합산화물을 사용할 수도 있다. La-Cu 복합산화물의 경우에는 Cu가, 또한 Sr-Fe 복합산화물의 경우에는 Fe가, 각각 Ni 또는 Ni 합금과 반응한다.
저항 전극층(8)에 함유되는 Ni 또는 Ni 합금과 반응하는 금속으로서는, 예를 들면 Ni, Cu, Fe 등이 사용되고, 바람직하게는 Ni 및/또는 Cu가 사용된다. 여기서, Ni 또는 Ni 합금과 반응하는 금속이란, Ni 또는 Ni 합금과 고용 또는 화합물 형성하는 금속을 말한다.
저항 전극층(8)에 있어서의 각 성분의 함유율에 관하여, Ni 또는 Ni 합금과 반응하는 복합산화물은 26∼79중량%의 비율, 바람직하게는 55∼60중량%의 비율로 함유되고, 유리 성분은 20∼56중량%의 비율, 바람직하게는 40∼45중량%의 비율로 함유되며, Ni 또는 Ni 합금과 반응하는 금속은 1∼18중량%의 비율로 함유된다.
상기의 유리 성분의 함유량에 대해서는, 이것이 20중량%보다 적으면, 복합산화물 분말간의 접합성이 나빠, 저항 전극층(8)의 결락(缺落)이 발생하고, 이것이 56중량%를 넘으면, 소성 과정에서 유리 유동이 발생하여 저항 전극층(8)의 형상을 유지할 수 없게 된다. 또한, 유리 성분은 전기절연 성분으로서 기능하는 것이므로, 그 함유량을 상기의 범위 내에서 변경함으로써, 저항 전극층(8)의 저항값을 조정할 수 있으며, 결과적으로 적층 세라믹 콘덴서(1)의 ESR을 조정할 수 있다.
금속 도금층(9)은 필요에 따라 형성되는 것으로, 상세하게는 도시하지 않지만, 베이스(base)로서의 Ni 도금층과 그 위에 형성되는 Sn 또는 솔더 도금층을 구비하는 것이 바람직하다.
이상과 같은 적층 세라믹 콘덴서(1)에 있어서, 저항 전극층(8)은, 거기에 포함되는 In-Sn 복합산화물과 같은 복합산화물이 충분한 내(耐)환원성을 가지고 있기 때문에, N2 분위기와 같은 중성 내지는 환원성 분위기 중에서의 프린팅이 가능하다. 또한, 이 프린팅 공정에 있어서, 저항 전극층(8)이 In-Sn 복합산화물을 포함하고 있을 경우에는, 내부전극(4 및 5)에 포함되는 Ni 또는 Ni 합금과의 사이에서 Ni-Sn 금속간 화합물이 생성되고, La-Cu 복합산화물을 포함하고 있을 경우에는 Ni-Cu 금속간 화합물이 생성되고, Sr-Fe 복합산화물을 포함하고 있을 경우에는 Ni-Fe 금속 간 화합물이 생성된다. 이들 금속간 화합물은 저항 전극층(8)과 내부전극(4 및 5) 사이에서 신뢰성이 높은 전기적 접속 상태를 확보하도록 작용한다.
저항 전극층(8)에는 상술한 복합산화물에 더하여, Ni 또는 Ni 합금과 반응하는 금속이 포함되어 있다. 이 금속은 저항 전극층(8)과 내부전극(4 및 5) 사이에서 보다 강고한 접합 상태를 부여하고, 또한 내후성을 향상시키도록 작용한다.
상술한 Ni 또는 Ni 합금과 반응하는 금속은, 저항 전극층(8)에 있어서 1∼18중량% 함유된다. 함유량이 1중량%보다 적으면, 상기 금속을 포함시키는 것에 따른 상술한 효과의 발현이 충분하지 않게 되고, 한편 18중량%를 넘으면, Ni 또는 Ni 합금과 반응하는 금속에 의한 금속전도가 주가 되어, 상기 복합산화물 및 상기 유리 성분이 부여하는 저항소자로서의 기능을 실질적으로 발현하지 않게 된다.
또한, 이상으로부터, 저항 전극층(8)에 있어서의 Ni 또는 Ni 합금과 반응하는 복합산화물의 함유량은, 상기 유리 성분과 상기 Ni 또는 Ni 합금과 반응하는 금속과의 함유량의 잔부인 26∼79중량%의 비율인 것이 바람직하다.
또한, 금속 도금층(9)의 존재는 적층 세라믹 콘덴서(1)의 내후성을 보다 향상시키고, 또한 적층 세라믹 콘덴서(1)를 실장할 때에 양호한 솔더링성을 외부전극(6 및 7)에 대하여 부여할 수 있다.
도 2는, 이 발명의 제2 실시형태에 의한 적층 세라믹 콘덴서(11)를 나타내고 있다. 도 2에 나타낸 적층 세라믹 콘덴서(11)는, 도 1에 나타낸 적층 세라믹 콘덴서(1)와 공통되는 많은 요소를 구비하고 있다. 따라서, 도 2에 있어서, 도 1에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생 략한다.
도 2에 나타낸 적층 세라믹 콘덴서(11)는, 외부전극(6 및 7)의 각각에 있어서, 외측 전극층(12)을 더 구비하고 있는 것을 특징으로 하고 있다. 외측 전극층(12)은 저항 전극층(8)의 외면에 접하도록, 저항 전극층(8)과 금속 도금층(9) 사이에 형성된다. 외측 전극층(12)은, 예를 들면 Cu 분말 또는 Cu 합금 분말과 같은 금속 분말과 유리 프릿과 유기 비히클을 포함하는 페이스트를, 저항 전극층(8)상에 이것을 덮도록 도포하고, 프린팅함으로써 형성할 수 있다.
여기서, 외측 전극층(12)의 형성을 위한 프린팅 공정에 있어서, 거기에 포함되는 유리 성분은, 저항 전극층(8) 중으로 확산하여, 저항값이 변동하는 것을 알 수 있다. 이 문제를 개선하기 위해서는, 외측 전극층(12)에 포함되는 유리 성분의 유리 연화점을, 저항 전극층(8)에 포함되는 유리 성분의 유리 연화점과 비교하여, 지나치게 낮게 하지 않는 것이 중요하다. 따라서, 보다 구체적으로는, 외측 전극층(12)을 형성하기 위해 이용되는 페이스트에 포함되는 글래스 프릿의 유리 성분은, 저항 전극층(8)을 형성하기 위해 이용되는 페이스트에 포함되는 글래스 프릿의 유리 성분의 유리 연화점보다 30℃ 낮은 온도 이상의 유리 연화점을 가지고 있는 것이 바람직하다. 이로 인해, 외측 전극층(12)의 형성에 의한 저항값의 변동을 억제할 수 있어, 적층 세라믹 콘덴서(11)의 저항값을 안정적으로 할 수 있다.
또한, 상기의 저항값은, 저항 전극층(8)에 포함되는 복합산화물과 같은 저항 성분의 유리 중에의 용해량에 의해 변동하는 것을 알 수 있다. 이 문제를 해결하기 위해, 외측 전극층(12) 중에 포함되는 유리 성분의 조성계를, 저항 전극층(8) 중에 포함되는 유리 성분의 조성계와 동일하게 하는 것이 바람직하다. 따라서, 외측 전극층(12)을 형성하기 위해 이용되는 페이스트에 포함되는 글래스 프릿의 유리 성분은, 저항 전극층(8)을 형성하기 위해 이용되는 페이스트에 포함되는 글래스 프릿의 유리 성분과 동일 조성계의 것으로 이루어진다. 이로 인해, 적층 세라믹 콘덴서(11)의 저항값을 보다 안정적으로 할 수 있으며, 적층 세라믹 콘덴서(11)의 ESR의 제어성을 보다 양호하게 할 수 있다.
제2 실시형태에 의하면, 외측 전극층(12)의 존재로 인해, 적층 세라믹 콘덴서(11)의 내후성을 보다 향상시킬 수 있는 동시에, 금속 도금층(9)의 형성을 위한 도금 공정시의 충분한 내(耐)도금성을 적층 세라믹 콘덴서(11)에 대하여 부여할 수 있다.
도 3은, 이 발명의 제3 실시형태에 의한 적층 세라믹 콘덴서(21)를 나타내고 있다. 도 3에 나타낸 적층 세라믹 콘덴서(21)에 대해서도, 도 1에 나타낸 적층 세라믹 콘덴서(1)와 공통되는 많은 요소를 구비하고 있다. 따라서, 도 3에 있어서, 도 1에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.
도 3에 나타낸 적층 세라믹 콘덴서(21)는, 외부전극(6 및 7)의 각각에 있어서, 도통층(22)을 더 구비하고 있는 것을 특징으로 하고 있다. 도통층(22)은 세라믹 적층체(3) 및 내부전극(4 또는 5)과 접하도록 형성되고, 저항 전극층(8)은 도통층(22)의 외면에 접하도록 형성된다. 도통층(22)은 내부전극(4 및 5)에 포함되는 Ni 또는 Ni 합금과 반응하는 금속을 주성분으로 하고 있다. 이러한 금속으로서, 예 를 들면 Ni, Cu, Fe 등이 사용되고, 바람직하게는 Ni 및/또는 Cu가 사용된다.
도통층(22)은, 예를 들면, 상기와 같은 Ni 또는 Ni 합금과 반응하는 금속의 분말과 글래스 프릿과 유기 비히클을 포함하는 페이스트를 세라믹 적층체(3)의 단부상에 도포하고, 프린팅함으로써 형성된다.
저항 전극층(8)은, 상술한 것과 같이, Ni 또는 Ni 합금과 반응하는 복합산화물 분말과 글래스 프릿과 Ni 또는 Ni 합금과 반응하는 금속 분말과 유기 바인더를 포함하는 페이스트를, 도통층(22)을 덮도록 세라믹 적층체(3)의 단부상에 도포하고, 프린팅함으로써 형성된다. 이 때, 도통층(22)을 형성하기 위한 페이스트에 포함되는 글래스 프릿과 저항 전극층(8)을 형성하기 위한 페이스트에 포함되는 글래스 프릿은 서로 동일한 조성계인 것이 바람직하다.
제3 실시형태에 의하면, 도통층(22)이, 내부전극(4 및 5)에 대해서도, 저항 전극층(8)에 대해서도, 강고한 접합 상태를 실현할 수 있는 동시에, 내부전극(4 및 5)의 적층 수나 노출 정도에 영향을 받지 않고, 안정적인 ESR을 부여할 수 있다.
도 4는, 이 발명의 제4 실시형태에 의한 적층 세라믹 콘덴서(31)를 나타내고 있다. 도 4에 나타낸 적층 세라믹 콘덴서(31)는, 도 1 내지 도 3에 각각 나타낸 적층 세라믹 콘덴서(1, 11 또는 21)와 공통되는 많은 요소를 구비하고 있다. 따라서, 도 4에 있어서, 도 1 내지 도 3에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.
도 4에 나타낸 적층 세라믹 콘덴서(31)는, 외부전극(6 및 7)의 각각에 있어서, 세라믹 적층체(3)상에 도통층(22), 도통층(22)상에 저항 전극층(8), 저항 전극 층(8)상에 외측 전극층(12), 및, 외측 전극층(12)상에 금속 도금층(9)이 각각 형성되어 있는 것을 특징으로 하고 있다.
제4 실시형태에 의하면, 제1 내지 제3 실시형태에 있어서 얻어진 효과를 발휘할 수 있다.
도 1 내지 도 4는 각각, 적층 세라믹 콘덴서(1, 11, 21 및 31)를, 적층방향을 향하는 단면을 가지고 도해적으로 나타내는 정면도이지만, 도 1 내지 도 4로부터는, 세라믹 적층체(3)를 평면방향으로 보았을 때, 외부전극(6 및 7)이 세라믹 적층체(3)의 짧은 변측에 형성될지, 긴 변측에 형성될지가 명확하지 않다. 이 발명은, 도 5에 나타낸 적층 세라믹 콘덴서(1a)와 같이, 외부전극(6 및 7)이 세라믹 적층체(3)의 짧은 변측에 형성되는 것에 대해서도, 도 6에 나타낸 적층 세라믹 콘덴서(1b)와 같이, 세라믹 적층체(3)의 긴 변측에 형성되는 것에 대해서도 적용할 수 있다.
다음으로 이 발명에 의한 효과를 확인하기 위해 실시한 실험예에 대하여 설명한다.
(실험예 1)
실험예 1에서는, 도 2에 나타낸 것과 같은 구조를 가지는 적층 세라믹 콘덴서를 시료로서 제작하였다.
먼저, 공지의 방법에 의해, 내부전극이 Ni를 포함하고, 정전용량이 1㎌가 되도록 설계된 적층 세라믹 콘덴서를 위한 세라믹 적층체를 준비하였다. 이 세라믹 적층체는 세라믹층 수가 115층이고, 또한 약 1600㎛×약 800㎛×약 450㎛의 치수이 며, 또한, 내부전극에 대해서는 약 1300㎛×약 600㎛의 평면 치수로, 두께가 1㎛가 되도록 각 세라믹층상에 형성하였다. 한편, 본 실험예에 따른 적층 세라믹 콘덴서의 외부전극에 대해서는, 후술하는 도포 공정에 있어서, 도 6에 나타낸 적층 세라믹 콘덴서(1b)와 같이, 세라믹 적층체의 긴 변측에 형성하였다.
한편, 저항 전극층을 형성하기 위해 이용하는 페이스트를, 다음과 같이 하여 제작하였다.
Ni 또는 Ni 합금과 반응하는 복합산화물로서, In2O3 분말과 SnO2 분말의 합계량에 대하여, SnO2 분말이 5중량%의 함유율이 되도록, In2O3 분말에 SnO2 분말을 혼합하고, 대기 중에 있어서 1400℃의 온도로 5시간의 가소를 행하여, SnO2를 충분히 고용시킨 후, 평균 입경 약 1㎛가 될 때까지 분쇄처리를 실시함으로써 얻어진, In-Sn 복합산화물 분말을 준비하였다.
또한, B-Si-Zn-Ba-Ca-Al계 유리로 이루어지고, 유리 연화점이 약 560℃이며, 평균 입경이 약 1㎛인 글래스 프릿을 준비하였다.
또한, 표 1의 '금속의 종류'란에 나타내는 금속으로 이루어지는 평균 입경 약 1㎛의 금속 분말을 준비하였다.
다음으로 상기한 바와 같이 준비된 In-Sn 복합산화물 분말, 글래스 프릿 및 금속 분말에, 20중량%의 아크릴 수지를 포함하는 유기 비히클을 첨가하여 혼합하고, 롤 분산처리에 의해, 저항 전극층용 페이스트를 얻었다. 이 페이스트에 있어서, (In-Sn 복합산화물 분말과 금속 분말의 합계):(글래스 프릿):(유기 비히클)의 체적 비율은 11.25: 13.75: 75로 하였다. 또한, 페이스트 중의 유기 비히클을 제외한 고형분에 있어서, (In-Sn 복합산화물 분말과 금속 분말의 합계):(글래스 프릿)의 중량비율을 60:40으로 하면서, 고형분 중의 금속 분말의 함유 비율을, 표 1의 '금속의 함유 비율'란에 나타내도록 하였다.
다음으로 상술과 같이 준비된 세라믹 적층체의 각 단부에, 상술한 저항 전극층용 페이스트를 딥핑(dipping)법에 의해 도포하고, 150℃의 온도로 10분간 건조하였다. 이 건조 후의 도포 두께는 약 30㎛이었다.
다음으로 상술과 같이 저항 전극층용 페이스트가 도포되어 건조된 세라믹 적층체를, 연속 벨트 로(continuous belt furnace)에 통과시키고, N2 분위기(산소농도:10ppm 이하) 중에 있어서 최고 온도 700℃에서 15분간 유지하는 열처리를 실시하여, 저항 전극층을 형성하였다.
다음으로 Cu 분말, 글래스 프릿 및 유기 비히클을 포함하는 페이스트를 이용하여, 저항 전극층상에 외측 전극층을 프린팅에 의해 형성하고, 나아가 Ni 도금 및 Sn 도금을 실시함으로써 금속 도금층을 형성하여, 시료가 되는 적층 세라믹 콘덴서를 얻었다. 한편, 외측 전극층용 페이스트에 포함되는 글래스 프릿으로서는, 저항 전극층용 페이스트에 포함되는 글래스 프릿과 동일한 것을 이용하였다.
이와 같이 하여 얻어진 적층 세라믹 콘덴서에 대하여, 정전용량 및 ESR을 구하였다. 또한, 각 시료에 따른 적층 세라믹 콘덴서에 대하여, 유리 에폭시 기판상에 실장한 상태로 열충격시험(-55℃∼125℃, 1000사이클)을 실시하고, 시험 후의 정전용량 및 ESR을 구하였다.
표 1에는, 시료 수 10개에 대한 초기 및 열충격시험 후의 각각의 정전용량 및 ESR의 평균값 및 편차(3CV)가 나타나 있다. 한편, 표 1의 'ESR'에서 공란으로 되어 있는 것은, 단지 측정하지 않았을 뿐이다.
표 1을 참조하여, 시료 1에 나타내는 바와 같이, 저항 전극층에 금속 분말을 함유시키지 않을 경우, 초기의 단계에서의 내부전극과의 접합성이 충분하여, 충분한 정전용량과 소망하는 ESR을 얻을 수 있었지만, 열충격시험 후에는 정전용량의 저하가 확인되었다.
시료 2∼7에서는 저항 전극층 2에 Ag가 함유되어 있다. Ag가 함유될 경우, 그 함유 비율이 18중량% 이하인 시료 2∼5에서는 초기 단계에 있어서, 접합성이 충분하여, 충분한 정전용량을 얻을 수 있었다. 그러나 시료 6 및 7과 같이, Ag의 함유 비율이 19∼25중량%인 시료에서는 접합성이 저하하여, 정전용량의 저하가 초래되었다. 또한, Ag를 포함하는 시료 2∼7에서는, 열충격시험 후에 있어서, 모두 정전용량의 저하가 확인되었다. 이는, 내부전극에 포함되는 Ni와 거의 고용하지 않는 Ag의 함유 비율의 증가에 따라, In-Sn 복합산화물의 함유량이 감소했기 때문에 발생한 것으로 생각된다.
시료 8∼13에서는 저항 전극층에 Cu가 함유되어 있고, 시료 14∼19에서는 저항 전극층에 Ni가 함유되어 있다. 이와 같이, Cu 또는 Ni가 함유되어 있을 경우, 그 함유 비율의 증가에 관계없이, 충분한 정전용량을 얻을 수 있었다. 이는, Cu 및 Ni가 내부전극에 포함되는 Ni와 반응하는 금속이기 때문이다. 그러나 Cu 또는 Ni의 함유 비율이 19∼25중량%인 시료 12, 13, 18 및 19에서는, ESR이 수 mΩ에까지 저하하여, ESR을 높이는 기능을 실질적으로 수행할 수 없게 되었다. 이는, 도전금속인 Cu 또는 Ni에 의한 금속전도가 주가 되어, In-Sn 복합산화물 및 유리가 부여하는 저항소자로서의 기능을 실질적으로 발현시킬 수 없게 되었기 때문이라고 생각된다.
이상의 결과로부터, 저항 전극층에, Cu 또는 Ni와 같은, 내부전극에 포함되는 Ni와 반응하는 금속과 함유시킴으로써, 내부전극과의 접합성을 향상시켜, 열충격시험 후에도 충분한 접합을 유지할 수 있음을 알 수 있다. 또한, 저항 전극층에 의한 ESR의 제어 기능을 발현시키기 위해서는, 상기의 Cu 또는 Ni의 함유 비율은 18중량% 이하이어야 한다는 것을 알 수 있다.
(실험예 2)
실험예 2에서는, 도 4에 나타낸 것과 같은 구조를 가지는 적층 세라믹 콘덴서를 시료로서 제작하였다.
먼저, 공지의 방법에 의해, 내부전극이 Ni를 포함하고, 정전용량이 1㎌가 되도록 설계된 적층 세라믹 콘덴서를 위한 세라믹 적층체를 준비하였다. 이 세라믹 적층체는, 실험예 1의 경우와 마찬가지로 세라믹층 수가 115층이고, 또한 약 1600㎛×약 800㎛×약 450㎛의 치수이며, 또한, 내부전극에 대해서는, 약 1300㎛×약 600㎛의 평면 치수로, 두께가 1㎛가 되도록 각 세라믹층상에 형성하였다. 한편, 본 실험예에 따른 적층 세라믹 콘덴서의 외부전극에 대해서도, 후술하는 도포 공정에 있어서, 도 6에 나타낸 적층 세라믹 콘덴서(1b)와 같이, 세라믹 적층체의 긴 변측에 형성하였다.
그리고, 세라믹 적층체의 단면의 연마 상태를 변화시킴으로써, 내부전극의 노출 정도(내부전극의 노출 면적/세라믹층의 노출 면적)를, 표 2에 나타내는 바와 같이, 약 0.10, 약 0.20, 약 0.25의 3종류로 변화시킨 것을 준비하였다.
한편, 도통층을 형성하기 위해 이용하는 페이스트로서, 표 2의 '도통층'란에 나타낸 Ni 또는 Cu 분말을 포함하는 것을 제작하였다. 보다 상세하게는, Ni 또는 Cu 분말에, 글래스 프릿(B-Si-Zn-Ba-Ca-Al계 유리, 유리 연화점:약 560℃, 평균 입경:약 1㎛)을 미량 첨가하고, 20중량%의 아크릴 수지를 포함하는 유기 비히클을 이들에 혼합하고, 롤 분산처리함으로써, 페이스트를 얻었다. 이 페이스트의 조합비, (금속 분말):(글래스 프릿):(유기 비히클)의 체적비로 22.5: 2.5: 75로 하였다.
다음으로 상술과 같이 하여 준비된 내부전극의 노출 정도가 다른 세라믹 적층체의 각 단부에, 상술한 도통층용 페이스트를 딥핑법에 의해 도포하고, 150℃의 온도로 10분간 건조하였다. 이 사이 서로의 도포 두께는 약 15㎛이었다.
다음으로 도통층용 페이스트가 도포된 세라믹 적층체를, 연속 벨트 로에 통과시키고, N2 분위기(산소농도:10ppm 이하) 중에 있어서 최고 온도 850℃에서 15분간 유지하는 열처리를 실시하여, 도통층이 형성된 세라믹 적층체를 얻었다. 한편, 시료 21∼23에 대해서는, 이러한 도통층을 형성하지 않았다.
다음으로 실험예 1에 있어서의 시료 15에서 이용한 저항 전극층용 페이스트를 준비하고, 실험예 1의 경우와 동일한 방법에 의해, 저항 전극층을 형성하고, 또한 외측 전극층 및 금속 도금층을 형성함으로써, 시료가 되는 적층 세라믹 콘덴서를 얻었다.
이와 같이 하여 얻어진 각 시료에 따른 적층 세라믹 콘덴서에 대하여, 정전용량 및 ESR을 구하였다. 또한, 각 시료에 따른 적층 세라믹 콘덴서를 유리 에폭시 기판상에 실장한 상태로 휨시험(휨량:2mm)을 행하고, 휨시험 후의 정전용량 및 ESR을 구하였다.
이들의 결과가 표 2에 나타나 있다. 한편, 표 2에 나타낸 정전용량 및 ESR은 시료 수 10개에 대한 평균값이다.
Figure 112009016010663-PCT00002
표 2를 참조하여, 시료 21∼23과 같이 도통층을 형성하지 않았을 경우, ESR은 내부전극과의 접합 면적의 영향을 받기 때문에, 내부전극의 노출 정도의 증가에 따라, ESR이 저하하였다.
이에 반해, 시료 24∼29와 같이 도통층을 형성했을 경우, 내부전극의 노출 정도에 관계없이, 안정적인 ESR을 얻을 수 있었다.
또한, 도통층을 형성하지 않은 시료 21∼23에서는, 휨시험 후에 있어서 정전용량의 저하가 생겼지만, 도통층을 형성한 시료 24∼29에서는, 휨시험 후에 있어서 정전용량의 저하가 생기지 않아, 보다 바람직한 결과가 얻어졌다.
이상과 같은 결과로부터, 도통층을 형성함으로써, 내부전극 및 저항 전극층의 각각에 대하여 보다 강고한 접합 상태를 실현할 수 있으며, 또한 내부전극의 노출 정도의 변동에 따른 ESR의 변동을 억제할 수 있음을 알 수 있다.
(실험예 3)
실험예 3에서는, 도 2에 나타낸 적층 세라믹 콘덴서(11)에 있어서의 금속 도금층(9)을 형성하기 전의 단계의 것을 시료로서 제작하면서, 외측 전극층(12)을 형성하기 위해 이용하는 페이스트에 포함되는 글래스 프릿으로서 몇 개의 종류의 것을 이용하여, 유리의 조성 및 유리 연화점이 ESR에 대하여 끼치는 영향을 조사하였다.
먼저, 실험예 1의 경우와 동일한 세라믹 적층체를 준비하였다. 다음으로 저항 전극층을 형성하기 위해, 실험예 1에 있어서의 표 1에 나타낸 시료 15에 따른 페이스트를 이용하여, 실험예 1과 동일한 방법에 의해 저항 전극층을 형성하였다.
한편, 외측 전극층을 형성하기 위한 페이스트로서, Cu 분말, 글래스 프릿 및 유기 비히클을 포함하고, (Cu 분말):(글래스 프릿):(유기 비히클)의 체적 비율을 20:5:75로 한 것을 준비하였다. 여기서, Cu 분말로서는, 입경 1㎛의 구형(球形) 분말과 입경 0.5㎛의 구형 분말을 1:1의 비율로 블렌딩한 것을 이용하였다. 또한, 글래스 프릿으로서는, 표 3에 나타내는 '유리 조성' 및 '유리 연화점'을 가지는 6종류의 것을 이용하였다. 그리고, 이들 Cu 분말 및 글래스 프릿을 20중량%의 아크릴 수지를 포함하는 유기 비히클 중에 첨가하여 혼합하고, 롤 분산처리에 의해 분산·혼합 반죽하여, 외측 전극층용 페이스트를 얻었다.
다음으로 각 시료에 따른 외측 전극층용 페이스트를, 상술한 것과 같이 하여 형성된 저항 전극층상에 딥핑법에 의해 도포하고, 150℃의 온도로 10분간 건조하였다. 이 건조 후의 도포 두께는 약 80㎛이었다.
다음으로 상술과 같이 외측 전극층용 페이스트가 도포되어 건조된 세라믹 적층체를 연속 벨트 로에 통과시키고, N2 분위기(산소농도:10ppm 이하, H2O=0.5cc/ N2=100L) 중에 있어서 최고 온도 680℃에서 15분간 유지하는 열처리를 실시하여, 외측 전극층을 형성하였다.
이러한 공정을 거쳐 얻어진 각 시료에 대하여, 상술한 외측 전극층 형성 전의 ESR을 측정하는 동시에, 외측 전극층 형성 후의 ESR을 측정하여 ESR 변화율을 구하였다.
표 1에 있어서, 'ESR'란에는 외측 전극층 형성 전의 ESR이 나타나 있고, 'ESR 변화율'란에는 외측 전극층 형성 전의 ESR에 대한 외측 전극층 형성 후의 ESR의 변화율이 나타나 있다. 한편, 표 1에 나타낸 'ESR' 및 'ESR 변화율'은 시료 수 10개에 대한 평균값이다.
Figure 112009016010663-PCT00003
표 3에 있어서, 시료 32에 따른 유리 성분은, 저항 전극층에 포함되는 유리 성분과 동일하다. 따라서, 시료 32에서의 저항 전극층 및 외측 전극층은, 실험예 1에 있어서의 시료 15에서의 저항 전극층 및 외측 전극층과 동일하다.
표 3으로부터 알 수 있듯이, 외측 전극층에 포함되는 유리 성분이 저항 전극층에 포함되는 유리 성분과 동일 조성계이고 또한 외측 전극층에 포함되는 유리 성분의 유리 연화점이 저항 전극층에 포함되는 유리 성분의 유리 연화점보다 30℃ 낮은 온도 이상의 유리 연화점을 가지는 시료 31∼33에 의하면, ESR 변화율이 +5% 이내로 작아, 안정적인 저항값을 얻을 수 있었다. 그 중에서도, 외측 전극층에 포함되는 유리 성분이 저항 전극층에 포함되는 유리 성분과 동일한 것인 시료 32에 의하면, ESR 변화율을 가장 작게 할 수 있었다.
또한, 외측 전극층에 포함되는 유리 성분의 유리 연화점이 저항 전극층에 포함되는 유리 성분의 유리 연화점보다 30℃ 낮은 온도 이상의 유리 연화점을 가지지만, 외측 전극층에 포함되는 유리 성분과 저항 전극층에 포함되는 유리 성분이 다른 조성계인 시료 34 및 35에서는, ESR 변화율이 +10∼+20% 정도로 다소 높지만, 시료 36과 비교하면, 매우 낮은 ESR 변화율이었다.
이들에 반해, 동일 조성계이지만, 외측 전극층에 포함되는 유리 성분의 유리 연화점이 저항 전극층에 포함되는 유리 성분의 유리 연화점보다 30℃ 낮은 온도보다도 낮은 시료 36에서는, ESR 변화율이 +100%를 초과하였다.
이들 결과로부터, 외측 전극층에 포함되는 유리 성분의 유리 연화점을 저항 전극층에 포함되는 유리 성분의 유리 연화점보다 30℃ 낮은 온도 이상으로 함으로써, 안정적인 저항값을 얻을 수 있음을 알 수 있다. 또한, 외측 전극층에 포함되는 유리 성분의 조성계를 저항 전극층에 포함되는 유리 성분의 조성계와 동일하게 함으로써, 보다 안정적인 저항값을 얻을 수 있음을 알 수 있다.
한편, 실험예 3에서는 외측 전극층에 포함되는 금속으로서 Cu를 사용했지만, Cu 이외에, 예를 들면 Cu 합금 등이더라도, 동일한 결과가 얻어지는 것이 확인되고 있다.

Claims (9)

  1. 복수의 세라믹층이 적층되어 이루어지는 세라믹 적층체와,
    상기 세라믹 적층체의 내부에 있어서, 상기 세라믹층간의 특정한 계면을 따라 형성된 내부전극과,
    상기 세라믹 적층체의 외표면상에 형성되며 또한 특정한 상기 내부전극과 전기적으로 접속된 외부전극을 포함하는 적층 세라믹 콘덴서로서,
    상기 내부전극은 Ni 또는 Ni 합금을 포함하고,
    상기 외부전극은 상기 세라믹 적층체 및 특정한 상기 내부전극과 접하는 저항 전극층을 포함하며,
    상기 저항 전극층은, 상기 Ni 또는 Ni 합금과 반응하는 복합산화물을 26∼79중량%의 비율로, 유리 성분을 20∼56중량%의 비율로, 상기 Ni 또는 Ni 합금과 반응하는 금속을 1∼18중량%의 비율로 각각 함유하는 것을 특징으로 하는 적층 세라믹 콘덴서.
  2. 제1항에 있어서,
    상기 Ni 또는 Ni 합금과 반응하는 금속은 Ni 및/또는 Cu인 것을 특징으로 하는 적층 세라믹 콘덴서.
  3. 제1항 또는 제2항에 있어서,
    상기 Ni 또는 Ni 합금과 반응하는 복합산화물은 In-Sn 복합산화물인 것을 특징으로 하는 적층 세라믹 콘덴서.
  4. 복수의 세라믹층이 적층되어 이루어지는 세라믹 적층체와,
    상기 세라믹 적층체의 내부에 있어서, 상기 세라믹층간의 특정한 계면을 따라 형성된 내부전극과,
    상기 세라믹 적층체의 외표면상에 형성되며 또한 특정한 상기 내부전극과 전기적으로 접속된 외부전극을 포함하는 적층 세라믹 콘덴서로서,
    상기 내부전극은 Ni 또는 Ni 합금을 포함하고,
    상기 외부전극은 상기 세라믹 적층체 및 특정한 상기 내부전극과 접하는 도통층과, 상기 도통층의 외면에 접하는 저항 전극층을 포함하며,
    상기 도통층은 상기 Ni 또는 Ni 합금과 반응하는 금속을 주성분으로 하고,
    상기 저항 전극층은, 상기 Ni 또는 Ni 합금과 반응하는 복합산화물을 26∼79중량%의 비율로, 유리 성분을 20∼56중량%의 비율로, 상기 Ni 또는 Ni 합금과 반응하는 금속을 1∼18중량%의 비율로 각각 함유하는 것을 특징으로 하는 적층 세라믹 콘덴서.
  5. 제4항에 있어서,
    상기 도통층의 상기 주성분이 되는 금속은 Ni 및/또는 Cu인 것을 특징으로 하는 적층 세라믹 콘덴서.
  6. 제4항에 있어서,
    상기 저항 전극층에 있어서의 상기 Ni 또는 Ni 합금과 반응하는 금속은 Ni 및/또는 Cu인 것을 특징으로 하는 적층 세라믹 콘덴서.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 Ni 또는 Ni 합금과 반응하는 복합산화물은 In-Sn 복합산화물인 것을 특징으로 하는 적층 세라믹 콘덴서.
  8. 제1항 또는 제4항에 있어서,
    상기 외부전극은, 상기 저항 전극층의 외면에 접하도록, 프린팅에 의해 형성되는 외측 전극층을 더 포함하고, 상기 외측 전극층은, 상기 저항 전극층에 포함되는 상기 유리 성분의 유리 연화점(軟化點)보다 30℃ 낮은 온도 이상의 유리 연화점을 가지는 유리 성분을 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서.
  9. 제8항에 있어서,
    상기 외측 전극층에 포함되는 상기 유리 성분은, 상기 저항 전극층에 포함되는 상기 유리 성분과 동일 조성계인 것을 특징으로 하는 적층 세라믹 콘덴서.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8767375B2 (en) 2011-08-29 2014-07-01 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component and method of fabricating the same
KR101477334B1 (ko) * 2011-08-29 2014-12-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
US8941972B2 (en) 2011-11-11 2015-01-27 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component
US8941971B2 (en) 2011-11-30 2015-01-27 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component and fabrication method thereof
KR20160000753A (ko) 2014-06-25 2016-01-05 삼성전기주식회사 박막형 커패시터 소자 및 이의 제조 방법
US9275804B2 (en) 2012-02-03 2016-03-01 Murata Manufacturing Co., Ltd. Ceramic electronic component and method for producing the same

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008099772A1 (ja) * 2007-02-14 2008-08-21 Murata Manufacturing Co., Ltd. 積層セラミックコンデンサおよびその製造方法
KR100935994B1 (ko) * 2008-04-01 2010-01-08 삼성전기주식회사 적층형 칩 커패시터
JP5293506B2 (ja) * 2009-08-31 2013-09-18 Ｔｄｋ株式会社 セラミック電子部品及びセラミック電子部品の製造方法
KR101079546B1 (ko) * 2009-12-30 2011-11-02 삼성전기주식회사 적층 세라믹 커패시터
TWI406379B (zh) * 2010-02-25 2013-08-21 Inpaq Technology Co Ltd 晶粒尺寸半導體元件封裝及其製造方法
JP5267583B2 (ja) 2011-01-21 2013-08-21 株式会社村田製作所 積層セラミック電子部品
KR101525643B1 (ko) * 2011-05-20 2015-06-03 삼성전기주식회사 적층형 세라믹 전자부품
KR20130037485A (ko) * 2011-10-06 2013-04-16 삼성전기주식회사 적층 세라믹 커패시터 및 이의 제조방법
US8988855B2 (en) * 2011-10-31 2015-03-24 Murata Manufacturing Co., Ltd. Method of manufacturing ceramic electronic component including heating an electrode layer to form a conductive layer including an alloy particle
KR101580349B1 (ko) * 2012-01-31 2015-12-24 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
CN104145317B (zh) * 2012-03-05 2016-12-21 株式会社村田制作所 电子部件
WO2013132966A1 (ja) * 2012-03-05 2013-09-12 株式会社村田製作所 電子部品および電子部品と接合対象物との接合構造体の形成方法
KR101376828B1 (ko) * 2012-03-20 2014-03-20 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
JP2014011419A (ja) * 2012-07-03 2014-01-20 Taiyo Yuden Co Ltd コンデンサ
KR101420517B1 (ko) * 2012-10-31 2014-07-16 삼성전기주식회사 적층 세라믹 캐패시터 및 이를 포함하는 인쇄회로기판
KR101489815B1 (ko) * 2013-07-11 2015-02-04 삼성전기주식회사 적층 세라믹 커패시터
KR101452127B1 (ko) * 2013-08-12 2014-10-16 삼성전기주식회사 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판
KR101598253B1 (ko) * 2013-10-02 2016-02-26 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR102097327B1 (ko) 2014-06-25 2020-04-06 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
JP2016136561A (ja) * 2015-01-23 2016-07-28 Tdk株式会社 積層コンデンサ
JP6524734B2 (ja) * 2015-03-19 2019-06-05 株式会社村田製作所 電子部品およびこれを備えた電子部品連
KR101983183B1 (ko) * 2015-06-15 2019-05-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
US10068710B2 (en) * 2015-07-17 2018-09-04 Murata Manufacturing Co., Ltd. Laminated ceramic electronic component and method for manufacturing same
JP2017126704A (ja) * 2016-01-15 2017-07-20 株式会社村田製作所 複合電子部品
JP6508098B2 (ja) * 2016-03-17 2019-05-08 株式会社村田製作所 電子部品及び電子部品の製造方法
KR102059441B1 (ko) * 2017-01-02 2019-12-27 삼성전기주식회사 커패시터 부품
US10777359B2 (en) * 2017-01-25 2020-09-15 Holy Stone Enterprise Co., Ltd. Multilayer ceramic capacitor
KR102076153B1 (ko) 2018-05-02 2020-02-11 삼성전기주식회사 적층형 커패시터
CN109883199A (zh) * 2018-12-17 2019-06-14 浙江智造热成型科技有限公司 大型无尘陶瓷加热炉
JP6939762B2 (ja) * 2018-12-25 2021-09-22 株式会社村田製作所 積層セラミック電子部品およびその実装構造
US11133464B2 (en) * 2019-08-20 2021-09-28 4DS Memory, Limited Conductive amorphous oxide contact layers
KR20220096544A (ko) * 2020-12-31 2022-07-07 삼성전기주식회사 전자 부품
JP2022123936A (ja) * 2021-02-15 2022-08-25 株式会社村田製作所 積層セラミックコンデンサ
JP2022136819A (ja) * 2021-03-08 2022-09-21 Tdk株式会社 セラミック電子部品
JP2022156320A (ja) * 2021-03-31 2022-10-14 Tdk株式会社 積層電子部品
KR20230064236A (ko) * 2021-11-03 2023-05-10 삼성전기주식회사 적층형 커패시터
KR20230068021A (ko) * 2021-11-10 2023-05-17 삼성전기주식회사 적층형 커패시터

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154368A (ja) 1997-07-30 1999-02-26 Tdk Corp Ｃｒ複合電子部品とその製造方法
JP3831497B2 (ja) * 1997-10-06 2006-10-11 Ｔｄｋ株式会社 Ｃｒ複合電子部品とその製造方法
JP2000277371A (ja) * 1999-03-29 2000-10-06 Taiyo Yuden Co Ltd 積層セラミック電子部品
JP2001126946A (ja) * 1999-10-28 2001-05-11 Murata Mfg Co Ltd 積層セラミック電子部品及びその製造方法
WO2001033588A1 (fr) * 1999-11-02 2001-05-10 Tdk Corporation Condensateur multicouche
JP4496639B2 (ja) 1999-11-29 2010-07-07 Ｔｄｋ株式会社 電子部品およびその製造方法
JP2001307947A (ja) * 2000-04-25 2001-11-02 Tdk Corp 積層チップ部品及びその製造方法
JP2001345231A (ja) * 2000-05-31 2001-12-14 Murata Mfg Co Ltd 導電性ペーストおよびセラミック電子部品
JP2002050536A (ja) 2000-07-31 2002-02-15 Murata Mfg Co Ltd 耐還元性誘電体セラミックおよび積層セラミックコンデンサ
JP3775366B2 (ja) * 2001-09-27 2006-05-17 株式会社村田製作所 積層セラミック電子部品の製造方法および積層セラミック電子部品
JP2003124051A (ja) * 2001-10-11 2003-04-25 Kyoto Elex Kk 積層セラミックコンデンサー外部電極用ペースト組成物
JP2003123535A (ja) * 2001-10-19 2003-04-25 Murata Mfg Co Ltd 導電性ペーストおよび積層セラミック電子部品
JP3744439B2 (ja) 2002-02-27 2006-02-08 株式会社村田製作所 導電性ペーストおよび積層セラミック電子部品
JP2004128328A (ja) * 2002-10-04 2004-04-22 Tdk Corp 電子部品およびその製造方法
US7339780B2 (en) * 2004-06-09 2008-03-04 Ferro Corporation Copper termination inks containing lead free and cadmium free glasses for capacitors
JP2006022258A (ja) 2004-07-09 2006-01-26 Mitsubishi Rayon Co Ltd 組成物、成形物および硬化塗膜の製造方法
EP1783790B1 (en) * 2004-08-27 2010-07-07 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor and method for controlling equivalent series resistance
WO2006022060A1 (ja) * 2004-08-27 2006-03-02 Murata Manufacturing Co., Ltd. 積層セラミックコンデンサおよびその等価直列抵抗調整方法
JP4765321B2 (ja) * 2005-01-21 2011-09-07 株式会社村田製作所 導電性ペースト

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8767375B2 (en) 2011-08-29 2014-07-01 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component and method of fabricating the same
KR101477334B1 (ko) * 2011-08-29 2014-12-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
US8941972B2 (en) 2011-11-11 2015-01-27 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component
KR101532114B1 (ko) * 2011-11-11 2015-06-29 삼성전기주식회사 적층 세라믹 전자부품
US8941971B2 (en) 2011-11-30 2015-01-27 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component and fabrication method thereof
US9275804B2 (en) 2012-02-03 2016-03-01 Murata Manufacturing Co., Ltd. Ceramic electronic component and method for producing the same
KR20160000753A (ko) 2014-06-25 2016-01-05 삼성전기주식회사 박막형 커패시터 소자 및 이의 제조 방법
US9984823B2 (en) 2014-06-25 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Capacitor element and method of manufacturing the same
US10199171B2 (en) 2014-06-25 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Thin film type capacitor element and method of manufacturing the same

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Publication number Publication date
KR101099213B1 (ko) 2011-12-27
US7589954B2 (en) 2009-09-15
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CN101517673A (zh) 2009-08-26
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WO2008035727A1 (fr) 2008-03-27
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JP4983799B2 (ja) 2012-07-25
JPWO2008035727A1 (ja) 2010-01-28

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