KR20090020938A - 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 - Google Patents

상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 Download PDF

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KR20090020938A
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하용호
박정희
강명진
박두환
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Abstract

상변화 메모리 유닛은 하부 전극, 상변화 물질층 패턴, 제1 전이 금속막 패턴 및 상부 전극을 구비한다. 하부 전극은 기판 상에 형성된다. 상변화 물질층 패턴은 하부 전극 상에 형성되고, 탄소 및 GST 화합물을 포함한다. 제1 전이 금속막 패턴은 상변화 물질층 패턴 상에 형성된다. 상부 전극은 제1 전이 금속막 패턴 상에 형성된다. 이에 따라, 상변화 메모리 유닛은 우수한 데이터 리텐션 및 내구성을 갖는다.

Description

상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법{PHASE-CHANGE MEMORY UNIT, METHOD OF FORMING THE PHASE-CHANGE MEMORY UNIT, PHASE-CHANGE MEMORY DEVICE HAVING THE PHASE-CHANGE MEMORY UNIT AND METHOD OF MANUFACTURING THE PHASE-CHANGE MEMORY DEVICE}
본 발명은 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 개선된 구조를 갖는 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 상변화 메모리(PRAM) 장치는 상변화 물질층을 구성하는 칼코겐(chalcogenide) 화합물의 상전이에 따른 비정질 상태와 결정 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다. 즉, 상변화 메모리 장치는 인가된 펄스의 진폭과 길이에 따라 칼코겐 화합물로 이루어진 상변화 물질층의 가역적 상변화를 이용하여 데이터를 "0" 과 "1"의 상태로 저장한다. 예를 들면, 저항이 큰 비정질 상태로의 전환에 요구되는 리셋 전류(reset current)와 저항이 작은 결정 상태로 바꾸는 셋 전류(set current)는 기판 상에 형성된 트랜지스터 혹은 다이오드로부터 하부 전극을 거쳐 상변화 물질층으로 전달되어 상변화 물질층의 상변화를 유발한다.
근래에는 상변화 물질층을 구성하는 칼코겐 화합물에 탄소 혹은 탄소와 질소를 첨가하여 상변화 메모리 장치의 전기적인 특성과 신뢰성을 향상시키려는 연구가 진행되었다. 하지만, 탄소를 함유한 칼코겐 화합물을 포함하는 상변화 메모리 장치에 있어서, 상기 탄소 농도가 비교적 낮을 경우에는 신뢰성 개선 효과가 낮고, 또한 상기 탄소 농도가 비교적 높을 경우에는 셋 저항이 높아지는 문제가 발생한다. 이에 따라, 비교적 낮은 농도로 첨가된 탄소를 함유하는 칼코겐 화합물을 포함하여 셋 저항이 낮으면서도 개선된 신뢰성을 갖는 상변화 메모리 장치를 개발하는 것이 필요하게 되었다.
본 발명의 일 목적은 우수한 전기적 특성 및 향상된 신뢰성을 확보할 수 있는 상변화 메모리 유닛 및 그 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 우수한 전기적 특성 및 향상된 신뢰성을 확보할 수 있는 상변화 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛은 하부 전극, 상변화 물질층 패턴, 제1 전이 금속막 패턴 및 상부 전극을 구비한다. 상기 하부 전극은 기판 상에 형성된다. 상기 상변화 물질층 패턴은 상기 하부 전극 상에 형성되고, 탄소 및 GST 화합물을 포함한다. 상기 제1 전이 금속막 패턴은 상기 상변화 물질층 패턴 상에 형성된다. 상기 상부 전극은 상기 제1 전이 금속막 패턴 상에 형성된다.
본 발명의 일 실시예에 따르면, 상기 제1 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 포함할 수 있다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다. 이때, 상기 제1 전이 금속막 패턴은 20Å 내지 100Å의 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 전극은 금속 질화물을 포함할 수 있다. 이때, 상기 상부 전극은 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 몰리브덴 질화물을 포함할 수 있다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상변화 물질층 패턴은 하기 화학식 1에 따른 조성을 가질 수 있다.
[화학식 1]
CAMB[GeXSbYTe(100-X-Y)](100-A-B)
(여기서, C는 탄소, M은 금속을 나타내며, 0.2≤A≤25.0이고, 0.0≤B≤10.0이며, 0.1≤X≤30.0이고, 0.1≤Y≤90.0이다.)
이때, M이 나타내는 상기 금속은 알루미늄(Al), 갈륨(Ga), 인듐(In), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(꼬), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 포함할 수 있다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상변화 물질층 패턴은, 상기 화학식 1의 게르마늄이 게르마늄 및 실리콘 또는 게르마늄 및 주석으로 치환된 하기 화학식 2에 따른 조성을 가질 수 있다.
[화학식 2]
CAMB[GeXZ(100-X)SbYTe(100-X-Y)](100-A-B)
(여기서, Z는 실리콘 또는 주석을 포함하고, 0.1≤X≤80.0이며, 0.1≤Y≤90.0이다.)
본 발명의 일 실시예에 따르면, 상기 상변화 물질층 패턴은, 상기 화학식 1의 안티몬이 안티몬 및 비소(As) 또는 안티몬 및 비스무트(Bi)로 치환된 하기 화학식 3에 따른 조성을 가질 수 있다.
[화학식 3]
CAMB[GeXSbYT(100-Y)Te(100-X-Y)](100-A-B)
(여기서, T는 비소 또는 비스무트를 포함하며, 0.1≤X≤90.0이고, 0.1≤Y≤80.0이다.)
본 발명의 일 실시예에 따르면, 상기 상변화 물질층 패턴은, 상기 화학식 1의 텔루르가 안티몬 및 셀레늄으로 치환된 하기 화학식 4에 따른 조성을 가질 수 있다.
[화학식 4]
CAMB[GeXSbYQ(100-X-Y)](100-A-B)
(여기서, Q는 안티몬 및 셀레늄을 포함하며, 0.1≤X≤90.0이고, 0.1≤Y≤90.0이다.)
본 발명의 일 실시예에 따르면, 상기 상변화 물질층 패턴은 질소를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 전극은 금속 또는 금속 질화물을 포함할 수 있다. 상기 하부 전극이 금속 질화물을 포함할 경우, 상기 상변화 메모리 유닛은 상기 하부 전극과 상기 상변화 물질층 패턴 사이에 형성된 제2 전이 금속막 패턴을 더 구비할 수 있다. 이때, 상기 제2 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 포함할 수 있다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전이 금속막 패턴은 15Å 이하의 두께를 가질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛의 형성 방법에서는, 기판 상에 하부 전극이 형성된다. 탄소 및 GST 화합물을 포함하는 상변화 물질층 패턴이 상기 하부 전극 상에 형성된다. 상기 상변화 물질층 패턴 상에 제1 전이 금속막 패턴이 형성된다. 상기 제1 전이 금속막 패턴 상에 상부 전극이 형성된다.
본 발명의 일 실시예에 따르면, 상기 제1 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 포함할 수 있다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다. 이때, 상기 제1 전이 금속막 패턴은 20Å 내지 100Å의 두께를 갖도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 전극은 금속 질화물을 사용하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상변화 물질층 패턴은 하기 화학식에 따른 조성을 가질 수 있다.
[화학식]
CAMB[GeXSbYTe(100-X-Y)](100-A-B)
(여기서, C는 탄소, M은 금속을 나타내며, 0.2≤A≤25.0이고, 0.0≤B≤10.0이며, 0.1≤X≤30.0이고, 0.1≤Y≤90.0이다.)
본 발명의 일 실시예에 따르면, 상기 하부 전극은 금속 질화물을 사용하여 형성되고, 상기 하부 전극 상에 제2 전이 금속막 패턴이 더 형성될 수 있다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치는 스위칭 소자, 하부 전극, 상변화 물질층 패턴, 제1 전이 금속막 패턴 및 상부 전극을 구비한다. 상기 스위칭 소자는 기판 상에 형성된다. 상기 하부 전극은 상기 스위칭 소자에 전기적으로 연결된다. 상기 상변화 물질층 패턴은 상기 하부 전극 상에 형성되고, 탄소 및 GST 화합물을 포함한다. 상기 제1 전이 금속막 패턴은 상기 상변화 물질층 패턴 상에 형성된다. 상기 상부 전극은 상기 제1 전이 금속막 패턴 상에 형성된다.
본 발명의 일 실시예에 따르면, 상기 제1 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니 오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 포함할 수 있다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 전극은 금속 질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상변화 물질층 패턴은 하기 화학식에 따른 조성을 가질 수 있다.
[화학식]
CAMB[GeXSbYTe(100-X-Y)](100-A-B)
(여기서, C는 탄소, M은 금속을 나타내며, 0.2≤A≤25.0이고, 0.0≤B≤10.0이며, 0.1≤X≤30.0이고, 0.1≤Y≤90.0이다.)
본 발명의 일 실시예에 따르면, 상기 하부 전극은 금속 질화물을 포함하고, 상기 상변화 메모리 장치는 상기 하부 전극과 상기 상변화 물질층 패턴 사이에 형성된 제2 전이 금속막 패턴을 더 구비할 수 있다.
본 발명의 일 실시예에 따르면, 상기 스위칭 소자는 상기 기판 상에 형성된 다이오드를 포함하고, 상기 하부 전극은 상기 다이오드에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 스위칭 소자는, 상기 기판 상에 형성된 게이트 구조물 및 상기 게이트 구조물에 인접하는 상기 기판 상부에 형성된 불순물 영역을 갖는 트랜지스터를 포함하고, 상기 하부 전극은 상기 불순물 영역에 전기적으로 연결될 수 있다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치를 제조하는 방법에서는, 기판 상에 스위칭 소자가 형성된다. 상기 스위칭 소자에 전기적으로 연결되는 하부 전극이 형성된다. 탄소 및 GST 화합물을 포함하는 상변화 물질층 패턴이 상기 하부 전극 상에 형성된다. 상기 상변화 물질층 패턴 상에 제1 전이 금속막 패턴이 형성된다. 상기 제1 전이 금속막 패턴 상에 상부 전극이 형성된다.
본 발명에 따르면, 상변화 메모리 장치는 탄소를 함유하는 GST 화합물을 포함하는 상변화 물질층 패턴과 금속 질화물을 포함하는 상부 전극 사이에 형성된 전이 금속막 패턴을 포함한다. 이에 따라, 상변화 물질층 패턴으로 확산되는 금속 성분의 양이 종래에 비해 감소되어, 리셋 전류가 감소하여 소비 전력이 감소될 뿐만 아니라, 리셋 저항의 감소로 인한 센싱 마진의 감소 현상이 발생하지 않는다. 또한, 셋 저항이 지나치게 높아질 만큼의 양의 탄소를 함유하지 않으면서도, 상기 전이 금속막 패턴을 더 포함함에 따라 데이터 리텐션(retention) 및 내구성이 향상된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 대하 여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3", "제4", "제5" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3", "제4", "제4" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 본 발명의 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 상변화 메모리 유닛은, 하부 구조물이 형성된 기 판(100), 절연 구조물(110), 하부 전극(120), 상변화 물질층 패턴(152), 제1 전이 금속막 패턴(162) 및 상부 전극(172)을 구비한다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(Si-Ge) 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다. 상기 하부 구조물은 기판(100) 상에 제공되며, 불순물 영역(105), 패드, 플러그, 콘택, 도전막 패턴, 절연막 패턴, 게이트 구조물 및/또는 트랜지스터를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 하부 구조물은 기판(100)의 소정 부분에 형성된 불순물 영역(105)을 포함한다.
절연 구조물(110)은 상기 하부 구조물을 덮으면서 기판(100) 상에 형성된다. 절연 구조물(110)은 상기 하부 구조물로부터 상변화 물질층 패턴(152)을 전기적으로 절연시킨다. 또한, 절연 구조물(110)은 기판(100) 상에 복수 개의 상변화 메모리 유닛들이 형성될 경우, 각 상변화 메모리 유닛들을 서로 전기적으로 절연시키는 역할을 수행할 수 있다. 본 발명의 일 실시예에 있어서, 절연 구조물(110)은 산화막, 질화막 또는 산질화막을 포함하는 단일막 구조를 가질 수 있다. 본 발명의 다른 실시예들에 따르면, 절연 구조물(110)은 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막이 순차적으로 또는 교대로 기판(100) 상에 적층된 다층막 구조를 가질 수 있다. 여기서, 상기 산화막은 실리콘 산화물로 이루어질 수 있으며, 상기 질화막은 실리콘 질화물로 구성될 수 있다. 또한, 상기 산질화막은 실리콘 산질화물로 이루어질 수 있다. 예를 들면, 상기 산화막은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), BSG(boron silicate glass), SOG(spin on glass), TEOS(tetraethylorthosilicate), PE-TEOS(plasma enhanced-tetraethylorthosilicate), USG(undoped silicate glass), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등을 포함할 수 있다.
절연 구조물(110)은 불순물 영역(105)을 노출시키는 개구(도시되지 않음)를 포함한다. 불순물 영역(105)은 기판(100)의 소정 부분에 불순물들을 주입하여 형성될 수 있다.
하부 전극(120)은 상기 개구를 채우면서 제1 불순물 영역(105) 상에 형성된다. 하부 전극(120)은 금속이나 금속 화합물을 포함할 수 있다. 예를 들어, 하부 전극(120)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄, 알루미늄 질화물, 티타늄 알루미늄 질화물, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 몰리브덴 티타늄 질화물, 몰리브덴 알루미늄 질화물, 니오븀 질화물, 티타늄 보론 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 탄탈륨 또는 탄탈륨 알루미늄 질화물 지르코늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 몰리브덴 실리콘 질화물, 텅스텐 실리콘 질화물, 티타늄 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 본 발명의 다른 실시예들에 따르면, 하부 전극(120)은 금속막, 금속 질화막 및/또는 금속 실리콘 질화막을 포함하는 복합막 구조를 가질 수 있다. 본 발명의 또 다른 실시예들에 따르면, 하부 전극(120)은 실린더 구조, 중공형 다각 기둥 구조, 컵의 구조 등과 같은 입체적 구조를 가질 수 있다. 이 경우, 하부 전극(120)은 상기 개구를 완전히 매립하지는 않으며, 하부 전극(120)의 중앙부에는 상기 개구의 나머지 부분을 매립하는 실리콘 질화물과 같은 질화물이나 실리콘 산화물 등의 산화물을 포함하는 충진 구조물(도시되지 않음)이 더 형성될 수 있다.
상변화 물질층 패턴(152)은 하부 전극(120) 및 절연 구조물(110) 상에 형성된다. 상변화 물질층 패턴(152)이 하부 전극(120) 보다 실질적으로 넓은 폭을 가지기 때문에, 상변화 물질층 패턴(152)은 하부 전극(120)과 그 주변의 구조물들 상에 형성된다. 하지만, 본 발명의 다른 실시예에 따르면, 상변화 물질층 패턴(152)은 하부 전극(120)과 동일한 폭을 가질 수도 있다.
상변화 물질층 패턴(152)은 탄소 및 GST 화합물을 포함한다. 본 발명의 실시예들에 따르면, 상변화 물질층 패턴(152)은 하기 화학식 1에 따른 조성을 가질 수 있다.
[화학식 1]
CAMB[GeXSbYTe(100-X-Y)](100-A-B)
(여기서, C는 탄소, M은 금속을 나타내며, 0.2≤A≤25.0이고, 0.0≤B≤10.0이며, 0.1≤X≤30.0이고, 0.1≤Y≤90.0이다.)
상기 화학식 1에서, M이 나타내는 상기 금속은 알루미늄(Al), 갈륨(Ga), 인듐(In), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(꼬), 팔라 듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 포함한다. 이들은 단독으로 또한 서로 혼합되어 사용될 수 있다.
본 발명의 다른 실시예들에 있어서, 상변화 물질층 패턴(152)은 상기 화학식 1의 게르마늄이 게르마늄 및 실리콘 또는 게르마늄 및 주석으로 치환된 하기 화학식 2에 따른 조성을 가질 수 있다.
[화학식 2]
CAMB[GeXZ(100-X)SbYTe(100-X-Y)](100-A-B)
(여기서, Z는 실리콘 또는 주석을 포함하고, 0.1≤X≤80.0이며, 0.1≤Y≤90.0이다.)
본 발명의 또 다른 실시예들에 따르면, 상변화 물질층 패턴(152)은 상기 화학식 1의 안티몬이 안티몬 및 비소(As) 또는 안티몬 및 비스무트(Bi)로 치환된 하기 화학식 3에 따른 조성을 가질 수 있다.
[화학식 3]
CAMB[GeXSbYT(100-Y)Te(100-X-Y)](100-A-B)
(여기서, T는 비소 또는 비스무트를 포함하며, 0.1≤X≤90.0이고, 0.1≤Y≤80.0이다.)
본 발명의 또 다른 실시예들에 있어서, 상변화 물질층 패턴(152)은 상기 화학식 텔루르가 안티몬 및 셀레늄으로 치환된 하기 화학식 4에 따른 조성을 가질 수 있다.
[화학식 4]
CAMB[GeXSbYQ(100-X-Y)](100-A-B)
(여기서, Q는 안티몬 및 셀레늄을 포함하며, 0.1≤X≤90.0이고, 0.1≤Y≤90.0이다.)
본 발명의 또 다른 실시예들에 따르면, 상변화 물질층 패턴(152)은 질소를 더 포함할 수 있다.
제1 전이 금속막 패턴(162)은 상변화 물질층 패턴(152) 상에 형성된다. 이때, 제1 전이 금속막 패턴(162)은 상변화 물질층 패턴(152)과 실질적으로 동일한 면적을 가질 수 있다.
제1 전이 금속막 패턴(162)은 전이 금속을 포함한다. 예를 들어, 제1 전이 금속막 패턴(162)은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
본 발명의 일 실시예에 따르면, 제1 전이 금속막 패턴(152)은 20Å 내지 100Å의 두께를 갖는다.
상부 전극(172)은 제1 전이 금속막 패턴(162) 상에 위치한다. 상부 전 극(172)은 제1 전이 금속막 패턴(162) 및 상변화 물질층 패턴(152)과 실질적으로 동일한 면적을 가질 수 있다. 본 발명의 실시예들에 있어서, 상부 전극(172)은 금속 질화물을 포함한다. 예를 들어, 상부 전극(172)은 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 몰리브덴 질화물을 포함한다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다. 본 발명의 일 실시예에 따르면, 상부 전극(172)은 200Å 내지 800Å의 두께를 갖는다.
도 1을 예시적으로 참조하여 설명한 상변화 메모리 유닛은 탄소를 함유하는 GST 화합물을 포함하는 상변화 물질층 패턴(152)과 금속 질화물을 포함하는 상부 전극(172) 사이에 형성된 제1 전이 금속막 패턴(162)을 포함하며, 금속을 포함하는 상부 전극만이 상변화 물질층 패턴 상에 형성되는 종래의 상변화 메모리 유닛과 차별화된다, 종래 상변화 메모리 유닛에서는, 상기 상부 전극의 금속 성분이 상기 상변화 물질층 패턴으로 확산됨에 따라, 리셋 전류의 증가로 인해 소비 전력이 증가하고, 리셋 저항의 감소로 인해 센싱 마진이 감소되는 문제점들이 발생했었다. 이에 반해, 본 발명의 실시예들에 따른 상변화 메모리 유닛에서는, 상변화 물질층 패턴(152)으로 확산되는 금속 성분의 양이 종래에 비해 감소되어, 리셋 전류가 감소하여 소비 전력이 감소될 뿐만 아니라, 리셋 저항의 감소로 인한 센싱 마진의 감소 현상이 발생하지 않는다. 이에 따라, 본 발명의 실시예들에 따른 상변화 메모리 유닛은 우수한 전기적 특성을 가질 수 있다.
또한, 본 발명의 실시예들에 따른 상변화 메모리 유닛에 포함된 상변화 물질층 패턴(152)은 탄소를 함유하되, 셋 저항이 지나치게 높아질 만큼의 양의 탄소(대 략 12% 이상)를 함유하지 않을 수 있다. 즉, 상변화 메모리 유닛의 신뢰성을 향상시키기 위해서 상변화 물질층 패턴(152)은 보다 많은 양의 탄소를 함유하는 것이 바람직하지만, 이는 상기 상변화 메모리 유닛의 셋 저항을 증가시키는 문제점을 발생시킨다. 하지만, 본 발명의 실시예들에 따른 상변화 메모리 유닛에 포함된 상변화 물질층 패턴(152)은 비교적 낮은 탄소 함량을 갖더라도, 제1 전이 금속막 패턴(162)을 형성함에 따라 데이터 리텐션(retention)이 향상되며, 이는 도 3에 도시되어 있다.
도 3a 내지 도 3i는 본 발명의 실시예들에 따른 상변화 메모리 유닛에서, 제1 전이 금속막 패턴의 두께 및 상변화 물질층 패턴의 탄소 함량 변화에 따른 전기 저항의 변화를 설명하기 위한 그래프이다. 구체적으로, 도 3a 내지 도 3b는 상기 제1 전이 금속막 패턴의 두께가 0Å인 경우(형성되지 않은 경우)에 상기 상변화 물질층 패턴의 탄소 함량이 각각 6%, 8.7% 및 10%일 때의 초기 전기 저항 및 시간의 경과에 따른 그래프이고, 도 3d 내지 도 3f는 상기 제1 전이 금속막 패턴의 두께가 40Å인 경우에 상기 상변화 물질층 패턴의 탄소 함량이 각각 6%, 8.7% 및 10%일 때의 초기 전기 저항 및 시간의 경과에 따른 그래프이며, 도 3g 내지 도 3i는 상기 제1 전이 금속막 패턴의 두께가 60Å인 경우에 상기 상변화 물질층 패턴의 탄소 함량이 각각 6%, 8.7% 및 10%일 때의 초기 전기 저항 및 시간의 경과에 따른 그래프이다. 이때, 상기 제1 전이 금속막 패턴으로는 티타늄을 사용하였고, 상기 전기 저항은 초기, 4시간 경과 후, 12시간 경과 후 및 36시간 경과 후의 각 전기 저항을 측정하였다.
도 3a 내지 도 3i를 참조하면, 상기 제1 전이 금속막 패턴이 60Å인 경우는, 탄소 함량에 관계없이 초기 전기 저항에 비해 각 시간 경과 후의 전기 저항이 감소하지 않아 우수한 데이터 리텐션을 보여주고 있고, 상기 제1 전이 금속막 패턴이 40Å인 경우는, 탄소 함량이 8.7% 이상에서 초기 전기 저항에 비해 각 시간 경과 후의 전기 저항이 감소하지 않아 우수한 데이터 리텐션을 보여주고 있으며, 상기 제1 전이 금속막 패턴이 0Å인 경우는, 탄소 함량에 관계없이 초기 전기 저항에 비해 각 시간 경과 후의 전기 저항이 모두 감소하여 열악한 데이터 리텐션을 보여주고 있다. 결국, 탄소 함량이 높아지고 제1 전이 금속막 패턴의 두께가 두꺼워질수록 데이터 리텐션 특성은 향상되며, 특히 상기 탄소 함량이 낮더라도 상기 제1 전이 금속막 패턴이 두껍게 형성되면 우수한 데이터 리텐션 특성을 가짐을 알 수 있다.
한편, 도 4는 본 발명의 실시예들에 따른 상변화 메모리 유닛에서, 제1 전이 금속막 패턴의 두께 변화에 따른 내구성(endurance) 특성을 설명하기 위한 그래프이다. 도 4에서, ■를 사용하여 표시된 그래프는, 티타늄을 포함하는 제1 전이 금속막 패턴의 두께 변화에 따라, 질소가 도핑된 GST 화합물을 포함하는 상변화 물질층 패턴에 반복적으로 데이터를 입력/소거할 수 있는 싸이클 횟수를 나타내고, ●를 사용하여 표시된 그래프는, 티타늄을 포함하는 제1 전이 금속막 패턴의 두께 변화에 따라, 탄소가 도핑된 GST 화합물을 포함하는 상변화 물질층 패턴에 반복적으로 데이터를 입력/소거할 수 있는 싸이클 횟수를 나타낸다.
도 4를 참조하면, 탄소를 포함하는 GST 화합물을 상변화 물질층 패턴으로 갖 는 상변화 메모리 유닛이 질소를 포함하는 GST 화합물을 상변화 물질층 패턴으로 갖는 상변화 메모리 유닛에 비해 우수한 내구성을 가짐을 알 수 있다. 또한, 탄소 혹은 질소가 도핑된 GST 화합물을 포함하는 상변화 메모리 유닛 모두에서, 제1 전이 금속막 두께가 두꺼울수록 보다 우수한 내구성을 가짐을 알 수 있다.
도 2는 본 발명의 다른 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다. 도 2를 참조로 설명하는 상변화 메모리 유닛은 도 1을 참조로 설명한 상변화 메모리 유닛과 비교할 때, 하부 전극과 상변화 물질층 패턴 사이에 제2 전이 금속막 패턴이 더 형성되고, 상기 하부 전극이 포함하는 물질이 다르다는 점을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 설명의 반복을 피하기 위해, 동일하거나 유사한 구성 요소들에 대해서는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 2를 참조하면, 상기 상변화 메모리 유닛은, 하부 구조물이 형성된 기판(100), 절연 구조물(110), 하부 전극(120), 제2 전이 금속막 패턴(130), 상변화 물질층 패턴(152), 제1 전이 금속막 패턴(162) 및 상부 전극(172)을 구비한다.
하부 전극(120)은 금속 질화물을 포함한다. 예를 들어, 하부 전극(120)은 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 몰리브덴 질화물을 포함한다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다.
제2 전이 금속막 패턴(130)은 전이 금속을 포함한다. 예를 들어, 제2 전이 금속막 패턴(130)은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로 듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
본 발명의 일 실시예에 따르면, 제2 전이 금속막 패턴(130)은 15Å 이하의 두께를 갖는다.
본 발명의 실시예들에 따른 상변화 메모리 유닛은, 상변화 물질층 패턴(152) 및 상부 전극(172) 사이에 형성된 제1 전이 금속막 패턴(162)뿐만 아니라, 하부 전극(120) 및 상변화 물질층 패턴(152) 사이에 형성된 제2 전이 금속막 패턴(130)을 더 포함한다. 이에 따라, 상기 상변화 메모리 유닛은 우수한 데이터 리텐션 및 셋 저항 분포 특성 등을 가질 수 있다. 다만, 제2 전이 금속막 패턴(130)이 너무 두꺼워지면 리셋 전류가 증가할 수 있으므로, 제1 전이 금속막 패턴(162)에 비해서는 상대적으로 작은 두께를 갖는다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 상변화 메모리 유닛을 형성하는 방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5d에 있어서, 도 1에 도시한 바와 실질적으로 동일한 구조를 갖는 상변화 메모리 유닛의 형성 방법을 예시적으로 설명하지만, 도 5a 내지 도 5d에 도시된 방법이 이러한 상변화 메모리 유닛에만 한정되는 것은 아니다.
도 5a를 참조하면, 기판(100) 상에 하부 구조물을 형성한다, 기판(100)은 반도체 기판을 포함할 수 있으며, 상기 하부 구조물은 불순물 영역, 패드, 플러그, 콘택, 도전막 패턴, 절연막 패턴, 게이트 구조물 및/또는 트랜지스터 등을 포함할 수 있다.
기판(100)의 소정 영역에 불순물들을 주입하여 불순물 영역(105)을 형성한다. 불순물 영역(105)은 이온 주입 공정을 이용하여 형성될 수 있다.
이후, 불순물 영역(105)을 포함하는 하부 구조물을 덮으면서 기판(100) 상에 절연 구조물(110)을 형성한다. 절연 구조물(110)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 절연 구조물(110)은 산화막, 질화막 또는 산질화막으로 이루어진 단일막 구조를 가질 수 있다. 여기서, 상기 산화막, 상기 질화막 및 상기 산질화막은 각기 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물을 사용하여 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 절연 구조물(110)은 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막이 순차적으로 또는 교대로 적층된 다층막 구조를 가질 수 있다.
절연 구조물(110) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 절연 구조물(110)을 부분적으로 식각함으로써, 절연 구조물(110)에 불순물 영역(105)을 노출시키는 개구(115)를 형성한다. 개구(115)의 형성 후에, 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 이용하여 절연 구조물(110)로부터 상기 포토레지스트 패턴을 제거할 수 있다.
도 5b를 참조하면, 개구(115)를 채우는 하부 전극(120)을 형성한다. 구체적 으로, 개구(115)를 채우면서 절연 구조물(110) 상에 하부 전극층을 형성한다. 상기 하부 전극층은 금속이나 금속 화합물을 사용하여 형성할 수 있다. 예를 들어, 상기 하부 전극층은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄, 알루미늄 질화물, 티타늄 알루미늄 질화물, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 몰리브덴 티타늄 질화물, 몰리브덴 알루미늄 질화물, 니오븀 질화물, 티타늄 보론 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 탄탈륨 또는 탄탈륨 알루미늄 질화물 지르코늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 몰리브덴 실리콘 질화물, 텅스텐 실리콘 질화물, 티타늄 실리콘 질화물 등을 사용하여 형성할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 상기 하부 전극층은 원자층 적층(ALD) 공정, 화학 기상 증착 공정, 스퍼터링 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착 공정 등을 이용하여 형성될 수 있다. 이후, 상기 하부 전극층 상부를 절연 구조물(110)이 노출될 때까지 제거하여, 하부 전극(120)을 형성한다. 하부 전극(120)은 기계적 화학적 연마(CMP) 공정, 에치 백(etch-back)공정 또는 이들의 혼합 공정에 의해 형성될 수 있다.
본 발명의 다른 실시예들에 따르면, 하부 전극(120)은 금속막, 금속 질화막 및/또는 금속 실리콘 질화막을 포함하는 복합막 구조를 갖도록 형성될 수도 있다. 본 발명의 또 다른 실시예들에 따르면, 하부 전극(120)은 실린더 구조, 중공형 다각 기둥 구조, 컵의 구조 등과 같은 입체적 구조를 가질 수 있다. 이 경우에는, 개구(115)를 완전히 채우지 않으면서 절연 구조물(110) 상에 하부 전극층을 형성하 고, 상기 하부 전극층 상에 실리콘 질화물과 같은 질화물이나 실리콘 산화물 등의 산화물을 사용하여 개구(115)의 나머지 부분을 채우는 충진막을 형성한 다음, 상기 충진막 및 상기 하부 전극층 일부를 제거하여 개구(115)를 매립하는 하부 전극(120)을 형성할 수 있다.
도 5c를 참조하면, 하부 전극(120) 및 절연 구조물(110) 상에 상변화 물질층(150), 전이 금속막(160) 및 상부 전극층(170)을 차례로 형성한다.
상변화 물질층(170)은 칼코겐 화합물을 물리적인 박막 증착 공정으로 증착하여 형성된다. 본 발명의 일 실시예에 있어서, 상변화 물질층(170)은 하나의 타겟(target)을 사용하는 스퍼터링 공정을 이용하여 하부 전극(120) 및 절연 구조물(120) 상에 형성될 수 있다. 즉, 상변화 물질층(170)은 탄소와 금속 또는 탄소, 질소 및 금속이 도핑된 GST 화합물로 구성된 하나의 칼코겐 화합물 타겟을 사용하여 형성될 수 있다. 구체적으로는, 상기 화학식 1 내지 4 중에서 어느 하나에 따른 조성을 갖는 GST 화합물로 이루어진 칼코겐 화합물 타겟을 사용하여 상변화 물질층(170)을 형성한다. 또한, 상변화 물질층(170)은 질소를 포함하는 분위기 하에서 하나의 타겟을 사용하여 하부 전극(120) 및 절연 구조물(110) 상에 형성될 수도 있다. 본 발명의 다른 실시예들에 따르면, 상변화 물질층(170)은 2 이상의 타겟들을 동시에 사용하는 스퍼터링(co-sputtering) 공정을 이용하여 하부 전극(120) 및 절연 구조물(110) 상에 형성될 수 있다. 예를 들면, 상변화 물질층(170)은 탄소를 포함하거나 금속 탄화물을 포함하는 제1 타겟과 GST 화합물을 포함하는 제2 타겟을 동시에 사용하는 스퍼터링 공정을 통해 형성될 수 있다. 또한, 상변화 물질층(170) 은 질소를 포함하는 분위기 하에서 탄소를 포함하거나 금속 탄화물을 포함하는 제1 타겟과 GST 화합물을 포함하는 제2 타겟을 동시에 사용하는 스퍼터링 공정을 통해 형성될 수도 있다.
제1 전이 금속막(160)은 전이 금속을 사용하여 형성된다. 예를 들어, 제1 전이 금속막(160)은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 제1 전이 금속막(160)은 원자층 적층(ALD) 공정, 화학 기상 증착 공정, 스퍼터링 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착 공정 등을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 전이 금속막(160)은 20Å 내지 100Å의 두께를 갖도록 형성된다.
상부 전극층(170)은 금속 질화물을 사용하여 형성한다. 예를 들어, 상부 전극층(170)은 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 몰리브덴 질화물을 사용하여 형성될 수 있다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다. 상부 전극층(170)은 원자층 적층(ALD) 공정, 화학 기상 증착 공정, 스퍼터링 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착 공정 등을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상부 전극층(170)은 200Å 내지 800Å의 두께를 갖도록 형성된다.
도 5d를 참조하면, 상부 전극층(170) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상부 전극층(170), 제1 전이 금속막(160) 및 상변화 물질층(150)을 부분적으로 식각함으로써, 하부 전극(120) 및 절연 구조물(110) 상에 형성된 상변화 물질층 패턴(152), 제1 전이 금속막 패턴(162) 및 상부 전극(172)을 형성한다. 이에 따라, 본 발명의 실시예들에 따른 상변화 메모리 유닛이 완성된다.
도 6a 내지 도 6b는 본 발명의 다른 실시예들에 따른 상변화 메모리 유닛의 형성 방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6b를 참조로 설명하는 상변화 메모리 유닛의 형성 방법은, 도 5a 내지 도 5d를 참조로 설명한 변화 메모리 유닛의 형성 방법과 비교할 때, 하부 전극과 상변화 물질층 패턴 사이에 제2 전이 금속막 패턴이 더 형성되고, 상기 하부 전극이 포함하는 물질이 다르다는 점을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 설명의 반복을 피하기 위해, 동일하거나 유사한 구성 요소들에 대해서는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 6a를 참조하면, 기판(100)에 불순물 영역(105)을 형성하고, 기(100) 상에 절연 구조물(110)을 형성한다. 불순물 영역(105)을 노출시키는 개구를 형성한 다음, 상기 개구를 채우면서 절연 구조물(110) 상에 하부 전극층을 형성한다.
상기 하부 전극층은 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 몰리브덴 질화물을 사용하여 형성될 수 있다. 이들은 단독으로 혹은 서로 혼합되어 사용될 수 있다. 상기 하부 전극층은 원자층 적층(ALD) 공정, 화학 기상 증착 공정, 스퍼터링 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착 공정 등을 이용하여 형성될 수 있다. 상기 하부 전극층 상부를 제거하여 상기 개구를 일부 매립하는 하부 전극(120)을 형성한다.
이후, 상기 개구의 나머지 부분을 채우면서 절연 구조물(110) 상에 제2 전이 금속막을 형성한다. 상기 제2 전이 금속막은 전이 금속을 사용하여 형성된다. 예를 들어, 상기 제2 전이 금속막(160)은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 또는 플래티늄(Pt)을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 상기 제2 전이 금속막은 원자층 적층(ALD) 공정, 화학 기상 증착 공정, 스퍼터링 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착 공정 등을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 전이 금속막은 15Å 이하의 두께로 형성된다.
이후, 상기 제2 전이 금속막 상부를 절연 구조물(110)이 노출될 때까지 제거함으로써, 상기 개구의 나머지 부분을 채우는 제2 전이 금속막 패턴(130)을 형성한다.
도 6b를 참조하면, 제2 전이 금속막 패턴(130) 및 절연 구조물(110) 상에 상변화 물질층, 전이 금속막 및 상부 전극층을 차례로 형성한 다음, 사진 식각 공정을 사용하여 패터닝함으로써, 상변화 물질층 패턴(152), 제1 전이 금속막 패턴(162) 및 상부 전극(172)을 형성하여 상변화 메모리 유닛을 완성한다.
도 7은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단 면도이다. 도 7에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛은 도 1을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일하거나 유사한 구조를 가진다. 이에 따라, 설명의 반복을 피하기 위해서, 동일하거나 유사한 부분에 대해서는 간단히 설명하기로 한다.
도 7을 참조하면, 상기 상변화 메모리 장치는, 기판(200), 하부 구조물, 제1 층간 절연막(210), 도전성 구조물, 하부 전극(230), 상변화 물질층 패턴(250), 제1 전이 금속막 패턴(260), 상부 전극(270), 제2 층간 절연막(280), 제1 배선(300), 제3 층간 절연막(310) 및 제2 배선(330)을 구비한다.
기판(200)은 반도체 기판을 포함할 수 있으며, 기판(200) 상에는 소자 분리막(도시되지 않음)이 형성되어 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 예를 들면, 기판(200)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, SOI 기판, GOI 기판 등을 포함할 수 있다. 상기 하부 구조물은 기판(200)에 형성된 불순물 영역(205)을 구비할 수 있다.
제1 층간 절연막(210)은 기판(200) 상에 위치하는 상기 하부 구조물을 덮으면서 형성된다. 제1 층간 절연막(210)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 제1 층간 절연막(210)에는 불순물 영역(205)을 노출시키는 개구(도시되지 않음)가 형성된다.
상기 도전성 구조물은 상기 개구 일부를 매립한다. 본 발명의 일 실시예에 따르면, 상기 도전성 구조물은 다이오드(220)를 구비한다. 다이오드(220)는 제1 도전막(222) 및 제2 도전막(224)을 포함한다. 제1 및 제2 도전막들(222, 224)은 불순 물이 도핑된 실리콘을 포함할 수 있다. 이때, 제1 도전막(222)은 불순물 영역(205)과 실질적으로 동일한 불순물들을 포함할 수 있으며, 제2 도전막(224)은 제1 도전막(222)과 상이한 불순물들을 포함할 수 있다. 한편, 도시되지는 않았으나, 다이오드(220) 상에는 오믹층이 더 형성될 수 있다. 상기 오믹층은 금속 실리사이드를 포함할 수 있다.
하부 전극(230)은 상기 개구의 나머지 부분을 채우면서 상기 도전성 구조물 상에 형성된다. 상변화 물질층 패턴(250), 제1 전이 금속막 패턴(260) 및 상부 전극(270)은 하부 전극(230) 및 제1 층간 절연막(210) 상에 형성된다. 이와는 달리, 상변화 물질층 패턴(250), 제1 전이 금속막 패턴(260) 및 상부 전극(270)은 하부 전극(230)과 동일한 면적을 가지면서 하부 전극(230) 상에만 형성될 수도 있다. 하부 전극(230), 상변화 물질층 패턴(250), 제1 전이 금속막 패턴(260) 및 상부 전극(270)은 상변화 메모리 유닛을 형성하며, 도 1을 참조로 설명한 상변화 메모리 유닛과 실질적으로 동일하거나 유사하다.
제2 층간 절연막(280)은 상부 전극(270), 제1 전이 금속막 패턴(260) 및 상변화 물질층 패턴(250)을 덮으면서 제1 층간 절연막(210) 상에 형성된다. 제2 층간 절연막(280)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 제1 층간 절연막(210)과 제2 층간 절연막(280)은 실질적으로 동일한 물질을 포함할 수 있으나, 서로 다른 물질로 이루어질 수도 있다.
상부 전극(270)은 제2 층간 절연막(280)에 형성된 제1 플러그(290)를 통해 제1 배선(300)에 전기적으로 연결된다. 제1 플러그(290) 및 제1 배선(300)은 금속 및/또는 금속 질화물을 포함할 수 있다. 제1 배선(300)은 비트 라인을 포함할 수 있다.
제3 층간 절연막(310)은 제1 배선(300)을 덮으면서 제2 층간 절연막(280) 상에 형성된다. 제3 층간 절연막(310)은 산화물, 질화물 및/또는 산질화물을 포함한다. 제1 내지 제3 층간 절연막(210, 280, 310)은 서로 동일한 물질로 구성될 수 있으나, 상이한 물질들을 포함할 수도 있다.
제2 배선(330)은 제3 층간 절연막(310) 상에 형성되며, 제2 플러그(320)를 통해 기판(200)에 전기적으로 연결된다. 제2 배선(330)은 금속 및/또는 금속 질화물을 포함할 수 있다. 제2 배선(330)은 워드 라인을 포함할 수 있다.
도 7을 예시적으로 참조하여 설명한 상변화 메모리 장치는 탄소를 함유하는 GST 화합물을 포함하는 상변화 물질층 패턴(250)과 금속 질화물을 포함하는 상부 전극(270) 사이에 형성된 전이 금속막 패턴(260)을 포함하며, 금속을 포함하는 상부 전극만이 상변화 물질층 패턴 상에 형성되는 종래의 상변화 메모리 장치와 차별화된다, 이에 따라, 본 발명의 실시예들에 따른 상변화 메모리 장치에서는, 상변화 물질층 패턴(250)으로 확산되는 금속 성분의 양이 종래에 비해 감소되어, 리셋 전류가 감소하여 소비 전력이 감소될 뿐만 아니라, 리셋 저항의 감소로 인한 센싱 마진의 감소 현상이 발생하지 않는다. 또한, 본 발명의 실시예들에 따른 상변화 메모리 장치에 포함된 상변화 물질층 패턴(260)은 셋 저항이 지나치게 높아질 만큼의 양의 탄소(대략 12% 이상)를 함유하지 않으면서도, 제1 전이 금속막 패턴(260)을 더 포함함에 따라 데이터 리텐션(retention)이 향상된다.
도 8은 본 발명의 다른 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다. 도 8에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛은 도 2를 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일하거나 유사한 구조를 가진다. 또한, 도 8을 참조로 설명하는 상변화 메모리 장치는 도 7을 참조로 설명한 상변화 메모리 장치와 비교할 때, 하부 전극과 상변화 물질층 패턴 사이에 제2 전이 금속막 패턴이 더 형성되고, 상기 하부 전극이 포함하는 물질이 다르다는 점을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 설명의 반복을 피하기 위해, 동일하거나 유사한 구성 요소들에 대해서는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 8을 참조하면, 상기 상변화 메모리 장치는, 기판(200), 하부 구조물, 제1 층간 절연막(210), 도전성 구조물, 하부 전극(230), 제2 전이 금속막 패턴(240), 상변화 물질층 패턴(250), 제1 전이 금속막 패턴(260), 상부 전극(270), 제2 층간 절연막(280), 제1 배선(300), 제3 층간 절연막(310) 및 제2 배선(330)을 포함한다.
하부 전극(230)은 금속 질화물을 포함한다. 또한, 제2 전이 금속막 패턴(240)은 전이 금속을 포함한다. 본 발명의 일 실시예에 따르면, 제2 전이 금속막 패턴(240)은 15Å 이하의 두께를 갖는다.
본 발명의 실시예들에 따른 상변화 메모리 장치는, 상변화 물질층 패턴(250) 및 상부 전극(270) 사이에 형성된 제1 전이 금속막 패턴(260)뿐만 아니라, 하부 전극(230) 및 상변화 물질층 패턴(250) 사이에 형성된 제2 전이 금속막 패턴(240)을 더 포함한다. 이에 따라, 상기 상변화 메모리 장치는 우수한 데이터 리텐션 및 셋 저항 분포 특성 등을 가질 수 있다.
도 9는 본 발명의 또 다른 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다. 도 9에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛은 도 1을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일하거나 유사한 구조를 가진다. 이에 따라, 설명의 반복을 피하기 위해서, 동일하거나 유사한 부분에 대해서는 간단히 설명하기로 한다.
도 9를 참조하면, 상기 상변화 메모리 장치는, 게이트 구조물(410) 및 불순물 영역들(405, 407)을 갖는 트랜지스터, 하부 전극(480), 상변화 물질층 패턴(500), 제1 전이 금속막 패턴(510), 상부 전극(520) 및 배선들(460, 550)을 구비한다.
게이트 구조물(410)은 반도체 기판(400) 상에 형성된다. 반도체 기판(400)은 소자 분리막(403)에 의해 액티브 영역 및 필드 영역으로 구분되며, 게이트 구조물(410)은 상기 액티브 영역 상에 위치한다. 소자 분리막(403)은 실리콘 산화물을 포함할 수 있다. 게이트 구조물(410)은 상기 액티브 영역 상에 순차적으로 형성된 게이트 절연막 패턴(412), 게이트 전극(414) 및 게이트 마스크(416)를 포함한다. 또한, 게이트 구조물(410)은 게이트 스페이서(418)를 더 포함할 수 있다. 게이트 절연막 패턴(412)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있으며, 게이트 전극(414)은 도핑된 폴리실리콘, 금속 및/또는 금속 실리사이드를 포함할 수 있다. 또한, 게이트 마스크(416) 및 게이트 스페이서(418)는 각기 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
게이트 구조물들(410) 사이의 상기 액티브 영역에는 제1 및 제2 불순물 영역들(405, 407)이 형성된다. 예를 들면, 제1 및 제2 불순물 영역들(405, 407)은 각기 소스/드레인 영역들에 해당될 수 있다.
제1 층간 절연막(420)은 게이트 구조물(410)을 덮으면서 반도체 기판(400) 상에 형성된다. 제1 층간 절연막(420)은 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 포함할 수 있다. 제1 층간 절연막(420)에는 제1 및 제2 불순물 영역(405, 407)을 각기 노출시키는 제1 및 제2 개구들(도시되지 않음)이 형성된다. 제1 및 제2 콘택(430, 440)은 각기 상기 제1 및 제2 개구들을 채우면서 제1 및 제2 불순물 영역들(405, 407) 상에 형성된다. 제1 및 제2 콘택(430, 440)은 각기 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다. 예를 들면, 제1 및 제2 콘택(430, 440)은 각기 텅스텐, 알루미늄, 티타늄, 구리, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물 및 탄탈륨 질화물 등을 포함할 수 있다.
제1 콘택(430) 및 제1 층간 절연막(420) 상에는 패드(450)가 위치하며, 제1 배선(460)은 제2 콘택(440) 및 제1 층간 절연막(420) 상에 형성된다. 제1 배선(460)은 비트 라인 등을 포함할 수 있다. 패드(450)와 제1 배선(460)은 실질적으로 동일한 물질을 포함할 수 있다. 패드(450) 및 제1 배선(460)은 각기 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다. 예를 들면, 패드(450)와 제1 배선(460)은 각기 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질 화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 및 탄탈륨 알루미늄 질화물 등을 포함할 수 있다.
패드(450) 및 제1 배선(460)을 커버하는 제2 층간 절연막(470)이 제1 층간 절연막(420) 상에 형성된다. 제2 층간 절연막(470)은 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 포함할 수 있다. 제2 층간 절연막(470)은 패드(450)를 노출시키는 제3 개구(도시되지 않음)를 가진다.
하부 전극(480)은 상기 제3 개구를 채우면서 패드(450) 상에 형성된다. 상변화 물질층 패턴(500), 제1 전이 금속막 패턴(510) 및 상부 전극(520)은 하부 전극(480) 및 제2 층간 절연막(470) 상에 형성된다. 이와는 달리, 상변화 물질층 패턴(500), 제1 전이 금속막 패턴(510) 및 상부 전극(520)은 하부 전극(480)과 동일한 면적을 가지면서 하부 전극(480) 상에만 형성될 수도 있다. 하부 전극(480), 상변화 물질층 패턴(500), 제1 전이 금속막 패턴(510) 및 상부 전극(520)은 상변화 메모리 유닛을 형성하며, 도 1을 참조로 설명한 상변화 메모리 유닛과 실질적으로 동일하거나 유사하다.
제3 층간 절연막(530)은 상부 전극(520), 제1 전이 금속막 패턴(510) 및 상변화 물질층 패턴(500)을 덮으면서 제2 층간 절연막(470) 상에 형성된다. 제3 층간 절연막(530)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다.
상부 전극(520)은 제3 층간 절연막(530)에 형성된 플러그(540)를 통해 제2 배선(550)에 전기적으로 연결된다. 플러그(540) 및 제2 배선(550)은 금속 및/또는 금속 질화물을 포함할 수 있다.
도 10은 본 발명의 또 다른 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다. 도 10에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛은 도 2를 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일하거나 유사한 구조를 가진다. 또한, 도 10을 참조로 설명하는 상변화 메모리 장치는 도 9를 참조로 설명한 상변화 메모리 장치와 비교할 때, 하부 전극과 상변화 물질층 패턴 사이에 제2 전이 금속막 패턴이 더 형성되고, 상기 하부 전극이 포함하는 물질이 다르다는 점을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 설명의 반복을 피하기 위해, 동일하거나 유사한 구성 요소들에 대해서는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 10을 참조하면, 상기 상변화 메모리 장치는, 게이트 구조물(410) 및 불순물 영역들(405, 407)을 갖는 트랜지스터, 하부 전극(480), 제2 전이 금속막 패턴(490), 상변화 물질층 패턴(500), 제1 전이 금속막 패턴(510), 상부 전극(520) 및 배선들(460, 550)을 구비한다.
하부 전극(480)은 금속 질화물을 포함한다. 또한, 제2 전이 금속막 패턴(490)은 전이 금속을 포함한다. 본 발명의 일 실시예에 따르면, 제2 전이 금속막 패턴(490)은 15Å 이하의 두께를 갖는다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 상변화 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 도 11a 내지 도 11d에 있어서, 도 7에 도시한 바와 실질적으로 동일한 구조를 갖는 상변화 메모리 장치의 형성 방법을 예시적으로 설명하지만, 도 11a 내지 도 11d에 도시된 방법이 이러한 상변화 메모리 유닛에만 한정되는 것은 아니다. 또한, 도 11a 내지 도 11d에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛의 형성 방법은 도 5a 내지 도 5d를 참조하여 설명한 상변화 메모리 유닛의 형성 방법과 실질적으로 동일하거나 유사한 구조를 가진다. 이에 따라, 설명의 반복을 피하기 위해서, 동일하거나 유사한 부분에 대해서는 간단히 설명하기로 한다.
도 11a를 참조하면, 기판(200)의 소정 영역에 불순물들을 주입하여 불순물 영역(205)을 형성한다. 불순물 영역(205)은 이온 주입 공정을 이용하여 형성될 수 있다. 불순물 영역(205)을 덮으면서 기판(200) 상에 제1 층간 절연막(210)을 형성한다. 제1 층간 절연막(210)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 제1 층간 절연막(210)을 사진 식각 공정을 이용하여 부분적으로 식각함으로써, 제1 층간 절연막(210)에 불순물 영역(205)을 노출시키는 제1 개구(도시되지 않음)를 형성한다. 상기 제1 개구를 채우면서 제1 층간 절연막(210) 상에 금속이나 금속 화합물을 사용하여 제1 도전막을 형성한다. 이후, 상기 제1 도전막의 상부를 제거하여 상기 제1 개구를 부분적으로 채우는 제1 도전막 패턴을 형성하고, 상기 제1 도전막 패턴에 불순물들을 주입하여 상기 제1 개구의 하부에 제1 도전막(222) 및 제2 도전막(224)을 형성한다. 이에 따라, 상기 제1 개구를 부분적으로 매립하는 다이오드(220)가 형성된다.
도 11b를 참조하면, 상기 제1 개구의 나머지 부분을 채우면서 제1 층간 절연 막(210) 상에 하부 전극층을 형성한다. 상기 하부 전극층은 금속이나 금속 화합물을 사용하여 형성할 수 있다. 이후, 상기 하부 전극층 상부를 제1 층간 절연막(210)이 노출될 때까지 제거하여, 상기 제1 개구를 매립하는 하부 전극(230)을 형성한다. 이후, 하부 전극(230) 및 제1 층간 절연막(210) 상에 탄소 및 GST 화합물을 포함하는 상변화 물질층, 전이 금속을 포함하는 전이 금속막 및 금속 질화물을 포함하는 상부 전극층을 차례로 형성한다. 상기 상부 전극층, 상기 제1 전이 금속막 및 상기 상변화 물질층을 부분적으로 식각함으로써, 하부 전극(230) 및 제1 층간 절연막(210) 상에 형성된 상변화 물질층 패턴(250), 제1 전이 금속막 패턴(260) 및 상부 전극(270)을 형성한다.
도 11c를 참조하면, 상부 전극(270), 제1 전이 금속막 패턴(260) 및 상변화 물질층 패턴(150)을 덮으면서 제1 층간 절연막(210) 상에 제2 층간 절연막(280)을 형성한다. 제2 층간 절연막(280)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 제2 층간 절연막(280)을 사진 식각 공정을 사용하여 부분적으로 제거함으로써, 상부 전극(270)을 노출시키는 제2 개구(도시되지 않음)를 형성한다. 이후, 상기 제2 개구를 채우면서 제2 층간 절연막(280) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 제2 도전막 상부를 제2 층간 절연막(280)이 노출될 때까지 제거하여 상기 제2 개구를 채우는 제1 플러그(290)를 형성한다. 제1 플러그(290) 및 제2 층간 절연막(280) 상에 금속 및/또는 금속 질화물을 사용하여 제3 도전막을 형성하고, 상기 제3 도전막을 사진 식각 공정을 통해 부분적으로 식각함으로써, 제1 플러그(290)와 연결되는 제1 배 선(300)을 형성한다.
도 11d를 참조하면, 제1 배선(300)을 덮으면서 제2 층간 절연막(280) 상에 제3 층간 절연막(310)을 형성한다. 제3 층간 절연막(310)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 사진 식각 공정을 통해 제3 층간 절연막(310)을 부분적으로 식각하여, 불순물 영역(205)을 노출시키는 제3 개구를 형성한다. 이후, 상기 제3 개구를 채우면서 제3 층간 절연막(310) 상에 제4 도전막을 형성한다. 상기 제4 도전막은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 제4 도전막 상부를 제3 층간 절연막(310)이 노출될 때까지 제거하여 상기 제3 개구를 채우는 제2 플러그(320)를 형성한다. 이후, 제2 플러그(320) 및 제3 층간 절연막(310) 상에 금속 및/또는 금속 질화물을 사용하여 제2 배선(330)을 형성함으로써, 본 발명의 실시예들에 따른 상변화 메모리 장치를 완성한다.
도 12a 내지 도 12b는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 12a 내지 도 12b에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛의 형성 방법은 도 6a 내지 도 6b를 참조로 설명한 상변화 메모리 유닛의 형성 방법과 실질적으로 동일하거나 유사하다. 또한, 도 12a 내지 도 12b를 참조로 설명하는 상변화 메모리 장치의 형성 방법은, 도 11a 내지 도 11d를 참조로 설명한 변화 메모리 장치의 형성 방법과 비교할 때, 하부 전극과 상변화 물질층 패턴 사이에 제2 전이 금속막 패턴이 더 형성되고, 상기 하부 전극이 포함하는 물질이 다르다는 점을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 설명의 반복을 피하기 위해, 동일하거나 유사한 구 성 요소들에 대해서는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 12a를 참조하면, 기판(200)에 불순물 영역(205)을 형성하고, 기(200) 상에 제1 층간 절연막(210)을 형성한다. 불순물 영역(205)을 노출시키는 개구를 형성한 다음, 상기 개구를 부분적으로 채우는 다이오드(220)를 형성한다. 다이오드(220) 상에 금속 질화물을 사용하여 하부 전극(230)을 형성하고, 하부 전극(230) 상에 전이 금속을 사용하여 제2 전이 금속막 패턴(240)을 형성한다.
도 12b를 참조하면, 제2 전이 금속막 패턴(240) 및 제1 층간 절연막(210) 상에 상변화 물질층 패턴(250), 제1 전이 금속막 패턴(260) 및 상부 전극(270)을 형성한다. 이후, 상부 전극(270), 제1 전이 금속막 패턴(260) 및 상변화 물질층 패턴(250)을 덮는 제2 층간 절연막(280)을 제1 층간 절연막(210) 상에 형성하고, 상부 전극(270)과 연결되는 제1 플러그(290) 및 제1 배선(300)을 형성한다. 제1 배선(300)을 덮는 제3 층간 절연막(310)을 제2 층간 절연막(280) 상에 형성하고, 불순물 영역(205)과 연결되는 제2 플러그(320) 및 제2 배선(330)을 형성하여, 상기 상변화 메모리 장치를 완성한다.
도 13a 내지 도 13d는 본 발명의 또 다른 실시예들에 따른 상변화 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 도 13a 내지 도 13d에 있어서, 도 9에 도시한 바와 실질적으로 동일한 구조를 갖는 상변화 메모리 장치의 형성 방법을 예시적으로 설명하지만, 도 13a 내지 도 13d에 도시된 방법이 이러한 상변화 메모리 유닛에만 한정되는 것은 아니다. 또한, 도 13a 내지 도 13d에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛의 형성 방법은 도 5a 내지 도 5d를 참조하여 설명한 상변화 메모리 유닛의 형성 방법과 실질적으로 동일하거나 유사한 구조를 가진다. 이에 따라, 설명의 반복을 피하기 위해서, 동일하거나 유사한 부분에 대해서는 간단히 설명하기로 한다.
도 13a를 참조하면, 소자 분리 공정을 통해 기판(400)에 소자 분리막(403)을 형성함으로써, 기판(400)에 액티브 영역 및 필드 영역을 정의한다. 기판(400)은 반도체 기판을 포함할 수 있으며, 소자 분리막(403)은 STI 공정 또는 열 산화 공정을 이용하여 형성될 수 있다. 기판(400) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 순차적으로 형성한 다음, 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 액티브 영역 상에 게이트 구조물(410)을 형성한다. 게이트 구조물(410)은 게이트 절연막 패턴(412), 게이트 전극(414) 및 게이트 마스크(416)를 포함한다. 게이트 구조물(410)을 덮으면서 기판(400) 상에 질화막을 형성한 다음, 상기 질화막을 이방성 식각 공정으로 식각하여 게이트 구조물(410)의 측벽 상에 게이트 스페이서(418)를 형성한다.
게이트 구조물(410)을 이온 주입 마스크로 이용하는 이온 주입 공정을 수행하여 게이트 구조물(410)에 인접한 상기 액티브 영역에 제1 및 제2 불순물 영역(405, 407)을 형성한다. 이에 따라, 게이트 구조물(410)과 제1 및 제2 불순물 영역들(405, 407)을 포함하는 트랜지스터가 기판(500)의 상기 액티브 영역 상에 형성된다.
도 13b를 참조하면, 상기 트랜지스터를 덮으면서 기판(400) 상에 제1 층간 절연막(420)을 형성한다. 제1 층간 절연막(420)은 산화물, 질화물 및/또는 산질화 물을 사용하여 형성할 수 있다. 또한, 제1 층간 절연막(420)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정 등을 통해 형성될 수 있다. 제1 층간 절연막(420)을 부분적으로 식각하여 제1 층간 절연막(420)에 제1 및 제2 개구들(도시되지 않음)을 형성하고, 상기 제1 및 제2 개구들을 채우면서 제1 층간 절연막(420) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 또한, 상기 제1 도전막은 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다. 제1 층간 절연막(420)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 상기 제1 및 제2 개구들을 채우는 제1 및 제2 콘택(430, 440)을 형성한다. 제1 및 제2 콘택(430, 440)은 각기 제1 및 제2 불순물 영역(405, 407) 상에 형성된다. 제1 및 제2 콘택(430, 440)은 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다.
제1 및 제2 콘택(430, 440)과 제1 층간 절연막(420) 상에 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 제2 도전막을 형성한다. 상기 제2 도전막은 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다. 상기 제2 도전막을 패터닝하여, 제1 콘택(430) 및 제2 콘택(440) 상에 각기 패드(450) 및 제1 배선(460)을 형성한다. 제1 배선(460)은 비트 라인을 포함할 수 있다.
도 13c를 참조하면, 패드(450)와 제1 배선(460)을 덮으면서 제1 층간 절연 막(420) 상에 제2 층간 절연막(470)을 형성한다. 제2 층간 절연막(470)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성할 수 있다. 이 경우, 제2 층간 절연막(470)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 통해 제1 층간 절연막(420) 상에 형성될 수 있다. 제2 층간 절연막(470)을 부분적으로 식각하여 패드(450)를 노출시키는 제3 개구(도시되지 않음)를 형성한다. 노출된 패드(450), 상기 제3 개구의 측벽 및 제2 층간 절연막(470) 상에 하부 도전층을 형성한다. 상기 하부 도전층은 금속 또는 금속 화합물을 사용하여 형성될 수 있다. 상기 하부 도전층 상부를 제2 층간 절연막(470)이 노출될 때까지 제거하여 상기 제3 개구를 채우는 하부 전극(480)을 형성한다.
이후, 하부 전극(480) 및 제2 층간 절연막(470) 상에 상변화 물질층 패턴(500), 제1 전이 금속막 패턴(510) 및 상부 전극(520)을 형성한다.
도 13d를 참조하면, 상부 전극(520), 제1 전이 금속막 패턴(510) 및 상변화 물질층 패턴(500)을 덮는 제3 층간 절연막(530)을 제2 층간 절연막(470) 상에 형성하고, 상부 전극(520)을 노출시키는 제4 개구(도시되지 않음)를 형성한다. 상기 제4 개구를 채우면서 제3 층간 절연막(530) 상에 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 제3 도전막을 형성한다. 상기 제3 도전막 상부를 제3 층간 절연막(530)이 노출될 때까지 제거하여 상기 제4 개구를 채우는 플러그(540)를 형성한다. 이후, 플러그(540) 및 제3 층간 절연막(530) 상에 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 제2 배선(550)을 형성함으로써, 상 기 상변화 메모리 장치를 완성한다.
도 14a 내지 도 14b는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 14a 내지 도 14b에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛의 형성 방법은 도 6a 내지 도 6b를 참조로 설명한 상변화 메모리 유닛의 형성 방법과 실질적으로 동일하거나 유사하다. 또한, 도 14a 내지 도 14b를 참조로 설명하는 상변화 메모리 장치의 형성 방법은, 도 13a 내지 도 13d를 참조로 설명한 변화 메모리 장치의 형성 방법과 비교할 때, 하부 전극과 상변화 물질층 패턴 사이에 제2 전이 금속막 패턴이 더 형성되고, 상기 하부 전극이 포함하는 물질이 다르다는 점을 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 설명의 반복을 피하기 위해, 동일하거나 유사한 구성 요소들에 대해서는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 14a를 참조하면, 기판(400)에 소자 분리막(403)을 형성한 후, 게이트 구조물(410)을 형성한다. 이후 이온 주입 공정을 통해 제1 및 제2 불순물 영역들(405, 407)을 형성하고, 게이트 구조물(410) 측벽에 게이트 스페이서(418)를 더 형성한다. 게이트 구조물(410) 및 게이트 스페이서(418)를 덮는 제1 층간 절연막(420)을 기판(400) 상에 형성하고, 제1 및 제2 불순물 영역들(405, 407)에 각각 연결되는 제1 및 제2 콘택들(430, 440)을 제1 층간 절연막(420)을 관통하도록 형성한다. 제1 콘택(430)에 연결되는 패드(450) 및 제2 콘택(440)에 연결되는 제1 배선(460)을 형성하고, 패드(450) 및 제1 배선(460)을 덮는 제2 층간 절연막(470)을 제1 층간 절연막(420) 상에 형성한다. 패드(450)와 연결되는 하부 전극(480) 및 제 2 전이 금속막 패턴(490)을 제2 층간 절연막(470)을 관통하도록 형성한다.
도 14b를 참조하면, 제2 전이 금속막 패턴(490) 및 제2 층간 절연막(470) 상에 상변화 물질층 패턴(500), 제1 전이 금속막 패턴(510) 및 상부 전극(520)을 형성하고, 이들을 덮는 제3 층간 절연막(530)을 형성한다. 상부 전극(520)과 연결되는 플러그(540)를 제3 층간 절연막(530)을 관통하도록 형성하고, 플러그(540)에 연결되는 제2 배선(550)을 제3 층간 절연막(530) 상에 형성하여, 상변화 메모리 장치를 완성한다.
본 발명에 따르면, 상변화 메모리 장치는 탄소를 함유하는 GST 화합물을 포함하는 상변화 물질층 패턴과 금속 질화물을 포함하는 상부 전극 사이에 형성된 전이 금속막 패턴을 포함한다. 이에 따라, 상변화 물질층 패턴으로 확산되는 금속 성분의 양이 종래에 비해 감소되어, 리셋 전류가 감소하여 소비 전력이 감소될 뿐만 아니라, 리셋 저항의 감소로 인한 센싱 마진의 감소 현상이 발생하지 않는다. 또한, 셋 저항이 지나치게 높아질 만큼의 양의 탄소를 함유하지 않으면서도, 상기 전이 금속막 패턴을 더 포함함에 따라 데이터 리텐션(retention) 및 내구성이 향상된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 본 발명의 실시예들에 따른 상변화 메모리 유닛에서, 제1 전이 금속막 패턴의 두께 및 상변화 물질층 패턴의 탄소 함량 변화에 따른 전기 저항의 변화를 설명하기 위한 그래프이다.
도 4는 본 발명의 실시예들에 따른 상변화 메모리 유닛에서, 제1 전이 금속막 패턴의 두께 변화에 따른 내구성(endurance) 특성을 설명하기 위한 그래프이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 상변화 메모리 유닛을 형성하는 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6b는 본 발명의 다른 실시예들에 따른 상변화 메모리 유닛의 형성 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 다른 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 상변화 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12b는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13a 내지 도 13d는 본 발명의 또 다른 실시예들에 따른 상변화 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 14a 내지 도 14b는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 400 : 기판 105, 205 : 불순물 영역
110 : 절연 구조물 120, 230, 480 : 하부 전극
130, 240, 490 : 제2 전이 금속막 패턴
152, 250, 500 : 상변화 물질층 패턴
172, 270, 520 : 상부 전극

Claims (35)

  1. 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성되고, 탄소 및 GST 화합물을 포함하는 상변화 물질층 패턴;
    상기 상변화 물질층 패턴 상에 형성된 제1 전이 금속막 패턴; 및
    상기 제1 전이 금속막 패턴 상에 형성된 상부 전극을 구비하는 상변화 메모리 유닛.
  2. 제1항에 있어서, 상기 제1 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 플래티늄(Pt)으로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  3. 제1항에 있어서, 상기 제1 전이 금속막 패턴은 20Å 내지 100Å의 두께를 갖는 것을 특징으로 하는 상변화 메모리 유닛.
  4. 제1항에 있어서, 상기 상부 전극은 금속 질화물을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  5. 제4항에 있어서, 상기 상부 전극은 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 몰리브덴 질화물로 구성된 그룹 중에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  6. 제1항에 있어서, 상기 상변화 물질층 패턴은 하기 화학식 1에 따른 조성을 갖는 것을 특징으로 하는 상변화 메모리 유닛.
    [화학식 1]
    CAMB[GeXSbYTe(100-X-Y)](100-A-B)
    (여기서, C는 탄소, M은 금속을 나타내며, 0.2≤A≤25.0이고, 0.0≤B≤10.0이며, 0.1≤X≤30.0이고, 0.1≤Y≤90.0이다.)
  7. 제6항에 있어서, M이 나타내는 상기 금속은 알루미늄(Al), 갈륨(Ga), 인듐(In), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(꼬), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 플래티늄(Pt)으로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  8. 제6항에 있어서, 상기 상변화 물질층 패턴은, 상기 화학식 1의 게르마늄이 게르마늄 및 실리콘 또는 게르마늄 및 주석으로 치환된 하기 화학식 2에 따른 조성을 갖는 것을 특징으로 하는 상변화 메모리 유닛.
    [화학식 2]
    CAMB[GeXZ(100-X)SbYTe(100-X-Y)](100-A-B)
    (여기서, Z는 실리콘 또는 주석을 포함하고, 0.1≤X≤80.0이며, 0.1≤Y≤90.0이다.)
  9. 제6항에 있어서, 상기 상변화 물질층 패턴은, 상기 화학식 1의 안티몬이 안티몬 및 비소(As) 또는 안티몬 및 비스무트(Bi)로 치환된 하기 화학식 3에 따른 조성을 갖는 것을 특징으로 하는 상변화 메모리 유닛.
    [화학식 3]
    CAMB[GeXSbYT(100-Y)Te(100-X-Y)](100-A-B)
    (여기서, T는 비소 또는 비스무트를 포함하며, 0.1≤X≤90.0이고, 0.1≤Y≤80.0이다.)
  10. 제6항에 있어서, 상기 상변화 물질층 패턴은, 상기 화학식 1의 텔루르가 안티몬 및 셀레늄으로 치환된 하기 화학식 4에 따른 조성을 갖는 것을 특징으로 하는 상변화 메모리 유닛.
    [화학식 4]
    CAMB[GeXSbYQ(100-X-Y)](100-A-B)
    (여기서, Q는 안티몬 및 셀레늄을 포함하며, 0.1≤X≤90.0이고, 0.1≤Y≤90.0이다.)
  11. 제1항에 있어서, 상기 상변화 물질층 패턴은 질소를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  12. 제1항에 있어서, 상기 하부 전극은 금속 또는 금속 질화물을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  13. 제12항에 있어서, 상기 하부 전극은 금속 질화물을 포함하고,
    상기 하부 전극과 상기 상변화 물질층 패턴 사이에 형성된 제2 전이 금속막 패턴을 더 구비하는 것을 특징으로 하는 상변화 메모리 유닛.
  14. 제13항에 있어서, 상기 제2 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 플래티늄(Pt)으로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  15. 제13항에 있어서, 상기 제2 전이 금속막 패턴은 15Å 이하의 두께를 갖는 것을 특징으로 하는 상변화 메모리 유닛.
  16. 기판 상에 하부 전극을 형성하는 단계;
    탄소 및 GST 화합물을 포함하는 상변화 물질층 패턴을 상기 하부 전극 상에 형성하는 단계;
    상기 상변화 물질층 패턴 상에 제1 전이 금속막 패턴을 형성하는 단계; 및
    상기 제1 전이 금속막 패턴 상에 상부 전극을 형성하는 단계를 구비하는 상변화 메모리 유닛의 형성 방법.
  17. 제16항에 있어서, 상기 제1 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 플래티늄(Pt)으로 구성된 그룹으로부터 선택된 하나 이상을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 형성 방법.
  18. 제16항에 있어서, 상기 제1 전이 금속막 패턴은 20Å 내지 100Å의 두께를 갖도록 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 형성 방법.
  19. 제16항에 있어서, 상기 상부 전극은 금속 질화물을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 형성 방법.
  20. 제16항에 있어서, 상기 상변화 물질층 패턴은 하기 화학식에 따른 조성을 갖는 것을 특징으로 하는 상변화 메모리 유닛의 형성 방법.
    [화학식]
    CAMB[GeXSbYTe(100-X-Y)](100-A-B)
    (여기서, C는 탄소, M은 금속을 나타내며, 0.2≤A≤25.0이고, 0.0≤B≤10.0이며, 0.1≤X≤30.0이고, 0.1≤Y≤90.0이다.)
  21. 제16항에 있어서, 상기 하부 전극은 금속 질화물을 사용하여 형성되고,
    상기 하부 전극 상에 제2 전이 금속막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 유닛의 형성 방법.
  22. 기판 상에 형성된 스위칭 소자;
    상기 스위칭 소자에 전기적으로 연결된 하부 전극;
    상기 하부 전극 상에 형성되고, 탄소 및 GST 화합물을 포함하는 상변화 물질 층 패턴;
    상기 상변화 물질층 패턴 상에 형성된 제1 전이 금속막 패턴; 및
    상기 제1 전이 금속막 패턴 상에 형성된 상부 전극을 구비하는 상변화 메모리 장치.
  23. 제22항에 있어서, 상기 제1 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 플래티늄(Pt)으로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  24. 제22항에 있어서, 상기 상부 전극은 금속 질화물을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  25. 제22항에 있어서, 상기 상변화 물질층 패턴은 하기 화학식에 따른 조성을 갖는 것을 특징으로 하는 상변화 메모리 장치.
    [화학식]
    CAMB[GeXSbYTe(100-X-Y)](100-A-B)
    (여기서, C는 탄소, M은 금속을 나타내며, 0.2≤A≤25.0이고, 0.0≤B≤10.0 이며, 0.1≤X≤30.0이고, 0.1≤Y≤90.0이다.)
  26. 제22항에 있어서, 상기 하부 전극은 금속 질화물을 포함하고,
    상기 하부 전극과 상기 상변화 물질층 패턴 사이에 형성된 제2 전이 금속막 패턴을 더 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  27. 제22항에 있어서, 상기 스위칭 소자는 상기 기판 상에 형성된 다이오드를 포함하고, 상기 하부 전극은 상기 다이오드에 전기적으로 연결되는 것을 특징으로 하는 상변화 메모리 장치.
  28. 제22항에 있어서, 상기 스위칭 소자는, 상기 기판 상에 형성된 게이트 구조물 및 상기 게이트 구조물에 인접하는 상기 기판 상부에 형성된 불순물 영역을 갖는 트랜지스터를 포함하고, 상기 하부 전극은 상기 불순물 영역에 전기적으로 연결되는 것을 특징으로 하는 상변화 메모리 장치.
  29. 기판 상에 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자에 전기적으로 연결되는 하부 전극을 형성하는 단계;
    탄소 및 GST 화합물을 포함하는 상변화 물질층 패턴을 상기 하부 전극 상에 형성하는 단계;
    상기 상변화 물질층 패턴 상에 제1 전이 금속막 패턴을 형성하는 단계; 및
    상기 제1 전이 금속막 패턴 상에 상부 전극을 형성하는 단계를 구비하는 상변화 메모리 장치의 제조 방법.
  30. 제29항에 있어서, 상기 제1 전이 금속막 패턴은 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 플래티늄(Pt)으로 구성된 그룹으로부터 선택된 하나 이상을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  31. 제29항에 있어서, 상기 상부 전극은 금속 질화물을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  32. 제29항에 있어서, 상기 상변화 물질층 패턴은 하기 화학식에 따른 조성을 갖는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
    [화학식]
    CAMB[GeXSbYTe(100-X-Y)](100-A-B)
    (여기서, C는 탄소, M은 금속을 나타내며, 0.2≤A≤25.0이고, 0.0≤B≤10.0이며, 0.1≤X≤30.0이고, 0.1≤Y≤90.0이다.)
  33. 제29항에 있어서, 상기 하부 전극은 금속 질화물을 사용하여 형성되고,
    상기 하부 전극 상에 제2 전이 금속막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  34. 제29항에 있어서, 상기 스위칭 소자를 형성하는 단계는 상기 기판 상에 다이오드를 형성하는 단계를 포함하고, 상기 하부 전극은 상기 다이오드에 전기적으로 연결되도록 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  35. 제29항에 있어서, 상기 스위칭 소자를 형성하는 단계는,
    상기 기판 상에 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물에 인접하는 상기 기판 상부에 불순물 영역을 형성하는 단계를 구비하고,
    상기 하부 전극은 상기 불순물 영역에 전기적으로 연결되도록 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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