KR100711517B1 - 상변화 메모리 장치 및 이의 형성 방법 - Google Patents
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Abstract
셀 영역에 순차적으로 형성된 하부 전극용 패드와 하부 전극 및 로직 영역에는 콘택용 패드를 갖는 기판 상에 절연막을 형성한다. 절연막을 패터닝하여, 콘택용 패드를 노출시키는 제1 개구를 갖는 제1 절연막 패턴을 형성한다. 제1 개구 내에 충분히 매립되면서, 금속을 포함하는 제1 플러그를 형성한다. 제1 플러그가 형성된 제1 절연막 패턴을 패터닝하여, 하부 전극을 노출시키는 제2 개구를 갖는 제2 절연막 패턴을 형성한다. 제2 개구 내에 충분하게 매립되면서, 상변화 물질을 포함하는 제2 플러그를 형성한다. 제1 플러그 상에 도전성 배선을 형성하고, 제2 플러그 상에는 상부 전극을 형성한다. 따라서, 제2 플러그의 손상이 억제될 수 있다.
Description
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 도 1e에 도시된 제2 플러그를 도시한 평면도이다.
도 3a 내지 도3d는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 도 3c에 도시된 제2 플러그를 도시한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 메모리 장치 110 : 기판
121 : 하부 전극용 패드 126 : 콘택용 패드
130 : 절연막 131 : 제1 절연막 패턴
135 : 제1 개구 136 : 제2 절연막 패턴
140 : 하부 절연막 150 : 상부 절연막
160 : 제1 플러그 170 : 제2 플러그
181 : 도전성 배선 186 : 상부 전극
본 발명은 상변화 메모리 장치 및 상기 상변화 메모리 장치를 제조하는 방법에 관한 것이다. 보다 상세하게 본 발명은 상변화 물질을 포함하는 상변화 메모리 장치 및 상기 상변화 메모리 장치를 제조하는 방법에 관한 것이다.
일반적으로 상변화 구조물은 하부 전극, 상변화막 패턴 및 상부 전극을 포함한다. 상변화막 패턴은 하부 전극 및 상부 전극 사이에 위치한다. 상변화막 패턴은 칼코겐 화합물(chalcogenide element)을 포함할 수 있다. 하부 전극과 상부 전극 사이에서 발생하는 전압차에 의에서 상변화막 패턴에 소정의 전류가 공급될 경우, 상변화막 패턴의 상(phase)이 저항이 상대적으로 낮은 단결정(single crystalline) 상태에서 저항이 상대적으로 높은 비정질(amorphous) 상태로 변화된다. 또한 상변화막 패턴에 공급되는 전류가 소정의 값보다 작거나 제거될 경우, 상변화막 패턴의 상은 비정질 상태에서 단결정 상태로 변화한다.
상변화막 패턴의 상이 변하기 때문에, 하부 전극, 상변화막 패턴 및 상부 전극을 포함하는 상변화 구조물은 가변 저항의 기능을 가질 수 있다.
종래의 상변화 구조물의 형성 방법에 따르면, 하부 전극 상에 상변화막이 형성된 후, 상변화막 상에 금속 질화막이 형성된다. 그 후, 금속 질화막 및 상변화막에 대하여 식각 공정을 수행하여 상부 전극 및 상변화막 패턴을 형성한다.
하지만, 식각 공정에 의하여 상부 전극 및 상변화막 패턴이 형성될 경우, 식각 물질(etchant)이 상기 상변화막과 반응하여 상변화막에 손상을 일으키는 문제가 있을 수 있다. 나아가, 셀 사이즈의 감소에 따라 이러한 문제점이 심각하게 제기되고 있다.
본 발명의 일 목적은 식각 공정에 의한 상변화막의 손상을 방지할 수 있는 상변화 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상변화막의 손상을 방지할 수 있는 상변화 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 셀 영역에 순차적으로 형성된 하부 전극용 패드와 하부 전극을 갖고, 로직 영역에는 콘택용 패드를 갖는 기판 상에 절연막을 형성한다. 절연막을 패터닝하여, 콘택용 패드를 노출시키는 제1 개구를 갖는 제1 절연막 패턴을 형성한다. 제1 개구 내에 충분히 매립되면서, 금속을 포함하는 제1 플러그를 형성한다. 제1 플러그가 형성된 제1 절연막 패턴을 패터닝하여, 하부 전극을 노출시키는 제2 개구를 갖는 제2 절연막 패턴을 형성한다. 제2 개구 내에 충분하게 매립되면서, 상변화 물질을 포함하는 제2 플러그를 형성한다. 제1 플러그 상에 도전성 배선을 형성하고, 제2 플러그 상에는 상부 전극을 형성한다.
도전성 배선 및 상부 전극은 동시에 형성될 수 있다. 이는, 제1 및 제2 플러 그들을 갖는 결과물 상에 도전막을 형성한 후, 상기 도전막을 패터닝하여 형성될 수 있다. 여기서, 도전막은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 또는 이들의 혼합물을 사용하여 형성될 수 있다. 절연막은 다층 구조를 가질 수 있다. 절연막은 하부 절연막과 상부 절연막을 갖고, 상부 절연막은 하부 절연막에 대하여 식각 선택비를 갖는다. 하부 전극과 제2 플러그는 일대일 대응되는 것이며, 이와 다르게 하부 전극은 하나의 제2 플러그에 다수개가 연결될 수 있다. 제2 플러그는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 및 인듐-안티몬-텔루륨-은(In-Sb-Te-Ag)을 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 상변화 메모리 장치는, 기판, 콘택용 패드, 하부 전극용 패드, 하부 전극, 제1 플러그, 제2 플러그, 도전성 배선 및 상부 전극을 포함한다. 기판은 로직 영역 및 셀 영역을 갖는다. 콘택용 패드는 로직 영역 상부에 형성된다. 하부 전극용 패드와 하부 전극은 셀 영역 상에 순차적으로 형성된다. 제1 플러그는 콘택용 패드 상에 형성되고, 금속을 포함한다. 제2 플러그는 하부 전극 상에 형성되고, 제1 플러그의 표면과 동일 평면에 위치하는 표면을 갖고 상변화 물질을 포함한다. 도전성 배선은 제1 플러그 상에 형성된다. 상부 전극은 제2 플러그 상부에 형성된다.
콘택용 패드의 상부 표면과 상기 하부 전극용 패드의 상부 표면은 동일 평면에 위치할 수 있다. 하부 전극은 제2 플러그에 일대일 대응할 수 있다. 이와 다르게, 하부 전극은 하나의 제2 플러그에 다수개가 연결될 수 있다.
본 발명에 따르면, 개구 내에 상변화 물질을 갖는 제2 플러그를 형성함으로써, 제2 플러그가 식각 공정에 노출되지 않게 된다. 따라서, 제2 플러그의 손상이 억제될 수 있다. 나아가, 콘택용 패드에 연결되는 제1 플러그가 형성된 후, 상변화 물질을 갖는 제2 플러그가 형성된다. 따라서, 콘택용 패드를 형성하기 위한 식각 공정 중 상변화 물질을 갖는 제2 플러그가 노출되지 않게 된다. 따라서, 제2 플러그가 식각 공정 중 손상되는 것이 억제될 수 있다. 또한, 제2 플러그를 보호하기 위한 별도의 보호막 형성을 위한 공정이 생략될 수 있어 상변화 메모리 장치의 제조 공정이 단순화 될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 상변화 구조물 형성 방법들에 대하여 상세하게 설명하겠지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 구성 요소들이 "제1", "제2"," 제3" 및/또는 "제4"로 언급되는 경우, 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "제4"는 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재될 수 있다.
실시예
1
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 2는 도 1e에 도시된 제2 플러그를 도시한 평면도이다.
도 1a를 참조하면, 기판(100)은 셀 영역(116)과 로직 영역(111)을 포함한다. 셀 영역(116)은 데이터를 저장하기 위한 데이터 저장 영역에 해당한다. 따라서, 셀 영역(116)에는 상변화 메모리 소자와 같은 메모리 소자가 형성된다. 한편, 로직 영역(111)은 셀 영역(116)에 인접하여 형성될 수 있다. 로직 영역(111)은 외부로부터 신호를 인가 받거나 외부에 신호를 인가하기 위한 신호 배선과 같은 신호 전달 소자가 형성된다.
도시되지 않았지만, 기판에는 트랜지스터와 같은 스위칭 소자가 형성되어 있다. 상기 스위칭 소자로부터 전기적 신호를 받아서 상기 메모리 소자가 구동한다.
상기 기판(100) 상에 제1 도전막(미도시)이 형성된다. 상기 제1 도전막 상에 제1 포토레지스트 패턴(미도시)이 형성된다. 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 도전막이 부분적으로 식각되어, 기판(100) 상에 콘택용 패드(121) 및 하부 전극용 패드(126)가 형성되다. 상기 제1 도전막은 구리, 알루미늄과 같은 금속을 포함할 수 있다.
콘택용 패드(121)는 로직 영역(111)에 대응되어 형성된다. 콘택용 패드(121)는 외부로부터 신호를 인가 받아 셀 영역(116)에 형성된 메모리 소자에 신호를 전송하거나, 메모리 소자로부터 신호를 인가 받아 외부로 신호를 전송한다. 반대로, 하부 전극용 패드(126)는 셀 영역(116)에 대응되어 형성된다. 하부 전극용 패드(126)는 후속 공정에서 형성되는 메모리 소자에 전압을 인가한다.
도 1b를 참조하면, 콘택용 패드(121) 및 하부 전극용 패드(126)를 갖는 기판 (100)상에 콘택용 패드(121) 및 하부 전극용 패드(126)를 덮도록 하부 절연막(140)이 형성된다. 하부 절연막(140)은 산화물 또는 질화물을 이용하여 형성될 수 있다. 예를 들면, 하부 절연막(140)은 PSG(Phosphor Silicate Glass), BPSG(Boro-Phosphor Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), PE-TEOS(Plasma Enhanced-TEOS), FOX(Flowable Oxide), HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물, 실리콘 질화물 등을 사용하여 형성된다. 한편, 하부 절연막(140)에는 하부 전극용 패드(126)를 노출시키는 하부 전극용 개구(143)가 형성된다.
이어서, 하부 전극(128)이 하부 전극용 개구(143) 내에 형성된다. 하부 전극(128)은 하부 전극용 패드(126)와 전기적으로 연결된다.
구체적으로, 제2 도전막(미도시)이 하부 전극용 개구(143)를 충분히 매립하 도록 하부 절연막(140) 상에 형성된다. 상기 제2 도전막이 하부 절연막(140)의 상면을 노출할 때까지 평탄화 되어, 하부 전극용 개구(143) 내에 하부 전극(128)이 형성된다. 제2 도전막은 화학적 기계적 연마(chemical mechanical polishing) 공정, 에치백 (etch-back) 공정 또는 이들의 조합에 의하여 평탄화 될 수 있다.
하부 전극(128)은 전류가 인가될 경우 열을 발생하는 물질을 포함할 수 있다. 또한, 하부 전극(128)은 우수한 갭 필링 특성을 갖는 물질을 포함할 수 있다. 하부 전극(128)은, 예를 들면, 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 등을 사용하여 형성될 수 있다.
이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용하여도 무방하다.
이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수도 있다.
이와 다르게 하부 전극(128)은 불순물들로 도핑된 폴리 실리콘을 포함할 수 있다.
도 1c를 참조하면, 하부 전극(128)이 형성된 하부 절연막(140) 상에 상부 절연막(150)이 형성된다. 여기서, 상부 절연막(150) 및 하부 절연막(140)이 절연막(130)으로 통칭된다. 따라서, 절연막(130)은 이중막과 같은 다중막 구조를 가질 수 있다.
상기 상부 절연막(150)은 후속하여 형성되는 제2 플러그의 높이에 대응하는 높이를 갖는다. 예를 들면, 상기 상부 절연막(150)은 약 100Å 내지 약 1,000Å 범위의 높이를 갖는다. 상기 상부 절연막(150)은 PSG(Phosphor Silicate Glass), BPSG(Boro-Phosphor Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), PE-TEOS(Plasma Enhanced-TEOS), FOX(Flowable Oxide), HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물을 이용하여 형성될 수 있다. 상기 상부 절연막(150)은 상기 하부 절연막에 대하여 식각 선택비를 가질 수 있다. 상기 상부 절연막(150)이 하부 절연막(140)에 대하여 식각 선택비를 가질 경우, 후속하여 형성될 제2 플러그를 형성하기 위한 제2 개구를 용이하게 형성할 수 있다. 예를 들면, 하부 절연막(140)이 질화물 또는 실리콘 산질화물을 포함하는 경우, 상기 상부 절연막(150)은 산화물을 이용하여 형성될 수 있다.
도 1d를 상부 절연막(150) 및 하부 절연막(140)이 부분적으로 식각되어, 상부 개구(155)를 갖는 제1 상부 절연막 패턴(151) 및 하부 개구(145)를 갖는 하부 절연막 패턴(141)이 형성된다. 콘택용 패드(121)를 노출하는 제1 개구(135)는 상부 개구(155) 및 하부 개구(145)를 포함할 수 있다. 또한, 제1 절연막 패턴(131)은 제1 상부 절연막 패턴(151) 및 하부 절연막 패턴(141)을 포함할 수 있다.
구체적으로, 상기 상부 절연막(150) 상에 제2 포토레지스트 패턴(미도시)이 형성된 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상부 절연 막(150) 및 하부 절연막(140)이 부분적으로 식각된다. 상부 절연막(150)이 하부 절연막(140)에 대하여 식각 선택비를 갖는 경우, 상기 상부 절연막(150)이 일차적으로 식각되고 하부 절연막(140)이 이차적으로 식각될 수 있다. 그 결과, 상부 개구(155)를 갖는 제1 상부 절연막 패턴(151) 및 상기 상부 개구(155)와 연결되고 상기 콘택용 패드(121)를 노출시키는 하부 개구(145)를 갖는 하부 절연막 패턴(141)이 순차적으로 형성된다.
상부 개구(155) 및 하부 개구(145)를 포함하는 제1 개구(135)가 형성된 후, 제1 개구(135)를 채우는 제1 플러그(160)가 형성된다. 따라서, 제1 플러그(160)는 콘택용 패드(121)와 전기적으로 연결된다.
구체적으로, 제3 도전막(미도시)이 제1 개구(135)를 채우도록 제1 상부 절연막 패턴(151) 상에 형성된다. 상기 제3 도전막은 도핑된 폴리실리콘이나, 탄탈륨(Ta), 구리(Cu), 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 등과 같은 금속 또는 이들의 질화물과 같은 화합물을 사용하여 형성될 수 있다. 상기 제3 도전막은 화학적 기상 증착(Chemical Vapor Depostion; CVD) 공정, 스퍼터링 방법과 같은 물리적 기상 증착(Physical Vapor Depostion; PVD) 공정 또는 원자층 적층(Atomic Layer Depostion; ALD) 공정에 의하여 형성될 수 있다.
다음, 제1 상부 절연막 패턴(151)의 상면이 노출될 때까지 상기 제3 도전막이 평탄화되어, 제1 개구(135)를 매립하는 제1 플러그(160)를 형성한다. 제1 플러그(160)는 후속하여 형성되는 도전성 배선을 콘택용 패드(121)에 전기적으로 연결시킨다.
도 1e를 참조하면, 제1 플러그(160)가 형성된 후, 제1 상부 절연막 패턴(151)이 패터닝되어, 제2 개구(159)를 갖는 제2 상부 절연막 패턴(156)이 하부 절연막 패턴(141) 상에 형성된다. 제2 개구(159)는 하부 전극(128)을 노출시키록 형성된다. 제2 개구(159)는 하부 전극(128)의 상면 및 하부 전극(128)에 인접하는 하부 절연막 패턴(141)의 상면 중의 일 부분을 노출할 수 있다. 따라서, 후속하여 형성될 제2 플러그(159)의 폭은 하부 전극(128)의 폭보다 넓을 수 있다.
도 1e 및 도2를 참조하면, 셀 영역에는 하나의 데이터를 저장할 수 있는 셀들이 복수로 형성된다. 따라서, 복수의 셀들에 각각 대응하여 제2 개구(159)가 복수 개로 형성될 수 있다. 따라서, 제2 개구(159) 내에 후속하여 형성될 제2 플러그(170)는 각각의 셀에 대응하여 형성된다.
다시 도 1e를 참조하면, 제2 개구(159) 내에 제2 플러그(170)가 형성된다. 제2 플러그(170)는 인가되는 전압의 크기 또는 형태에 대응하여 비정질(amorphous)에서 결정질(crystalline)로 또는 결정질에서 비정질로 상(phase)을 변경시킨다. 따라서, 제2 플러그(170)는 변화되는 저항값을 가짐으로써, 제2 플러그(170)를 지나는 전류값이 달라져짐에 따라 데이터를 저장하거나 저장된 데이터를 읽게 된다.
제2 플러그(170)는 칼코겐 화합물같은 상변화 물질을 이용하여 형성될 수 있다. 여기서, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V) 등과 같은 5A족 원소-안티몬-텔루륨(Ta, Nb 또는 V-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루륨(W, Mo 또는 Cr-Sb-Te), 5A족 원소-안티몬-셀렌(Ta, Nb 또는 V-Sb-Se), 또는 6A족 원소-안티몬-셀렌(W, Mo 또는 Cr-Sb-Se) 등을 포함한다. 제2 플러그(170)는 결정상, 비정질상 또는 결정상과 비정질상 모두를 가질 수 있다.
구체적으로, 제2 개구(159)를 채우도록 상변화막(미도시)이 제2 상부 절연막 패턴(156) 상에 형성된다. 상기 상변화막은 보이드(void) 또는 심(seam) 없이 제2 개구(159)를 채우는 공정을 이용할 수 있다. 예를 들면, 상기 상변화막은 스퍼터링(sputtering) 공정, 화학적 기상 공정 또는 원자층 적층 공정에 의하여 형성될 수 있다.
이어서, 상기 상변화막은 제2 상부 절연막 패턴(156)의 상면이 노출될 까지 평탄화 되어, 제2 개구(159) 내에 제2 플러그(170)를 형성한다. 상기 상변화막은 화학적 기계적 연마 공정에 의하여 평탄화 될 수 있다.
본 발명의 일 실시예에 따르면, 제2 플러그(170)는 별도의 식각 공정 없이 제2 개구(159) 내에 형성됨으로써, 식각 공정 중 식각 물질에 의한 제2 플러그(170)의 손상이 억제될 수 있다. 따라서, 제2 플러그(170)의 전기적 특성이 향상될 수 있다.
또한, 로직 영역(111)에 제1 개구(135)가 형성되고 콘택용 패드(121)와 전기적으로 연결된 제1 플러그(160)가 형성된다. 이후, 셀 영역(116)에 형성된 하부 전극(128)을 노출시키는 제2 개구(159)를 갖는 제2 상부 절연막 패턴(156)이 형성된다. 따라서, 로직 영역(111)에 제1 플러그(160)가 먼저 형성된 후, 셀 영역(116)에 상변화 물질을 포함하는 제2 플러그(170)가 형성된다. 그 결과, 식각 공정 중 물리적으로 또는 화학적으로 손상을 입을 수 있는 제2 플러그(170)가 식각 공정에 노출되지 않게 되어, 제2 플러그(170)의 손상이 억제될 수 있다. 더구나, 제2 플러그(170)를 보호하기 위한 하드 마스크 패턴과 같은 보호막이 별도로 형성될 필요가 없다. 따라서, 상변화 물질을 포함하는 반도체 장치의 제조 공정이 단순화될 수 있다.
도 1f를 참조하면, 제1 플러그(160) 상에 도전성 배선(181)과 제2 플러그(170) 상에 상부 전극(186)이 형성된다. 상부 전극(186)은 및 하부 전극(128)은 제2 플러그(170)에 소정의 전압을 인가하여 데이터를 저장한다.
구체적으로, 제1 및 제2 플러그들(160, 170) 및 제2 상부 절연막 패턴(156) 상에 제4 도전막(미도시)이 형성된다. 상기 제4 도전막 상에 제3 포토레지스트 패턴(미도시)이 형성된 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제4 도전막이 부분적으로 식각된다. 그 결과, 제1 플러그(160) 상에 도전성 배선(181)이 형성되고, 제2 플러그(170) 상에는 상부 전극(186)이 형성된다.
본 발명의 일 실시예에 있어서, 제1 플러그(170)는 제2 플러그(180)의 표면과 동일 평면에 위치하는 표면을 갖는다. 따라서, 제1 및 제2 플러그들(170, 180) 사이에 단차가 형성될 경우에 필요한 별도의 평탄화막이 생략될 수 있다. 따라서, 제2 플러그(170)와 연결되는 상부 전극(186) 및 제1 플러그(160)와 연결되는 도전성 배선(181)이 용이하게 형성된다.
실시예
2
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4는 도 3c에 도시된 제2 플러그를 도시한 평면도이다.
도 3a를 참조하면, 기판(100)은 셀 영역(116)과 로직 영역(111)을 포함한다. 도시되지 않았지만, 기판(100)에는 트랜지스터와 같은 스위칭 소자가 형성되어 있다.
기판(100) 상에 제1 도전막(미도시)이 형성된다. 상기 제1 도전막 상에 제1 포토레지스트 패턴(미도시)이 형성된다. 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 도전막이 부분적으로 식각되어, 기판(100) 상에 콘택용 패드(121) 및 하부 전극용 패드(126)가 형성되다. 제1 도전막은 구리, 알루미늄과 같은 금속을 포함할 수 있다. 콘택용 패드(121)는 로직 영역(111)에 대응되어 형성된다. 반대로, 하부 전극용 패드(126)는 셀 영역(116)에 대응되어 형성된다.
이어서, 콘택용 패드(121) 및 하부 전극용 패드(126)를 갖는 기판(100) 상에 상기 콘택용 패드(121) 및 하부 전극용 패드(126)를 덮도록 하부 절연막(140)이 형성된다. 하부 절연막(140)은 산화물 또는 질화물을 이용하여 형성될 수 있다. 한편, 하부 절연막(140)에 하부 전극용 패드(126)를 노출시키는 하부 전극용 개구(143)가 형성된다.
이어서, 하부 전극(128)이 하부 전극용 개구(143) 내에 형성된다. 하부 전극(128)은 하부 전극용 패드(126)와 전기적으로 연결된다.
하부 전극(128)은 전류가 인가될 경우 열을 발생하는 물질을 포함할 수 있다. 또한, 하부 전극(128)은 우수한 갭 필링 특성을 갖는 물질을 포함할 수 있다.
도 3b를 참조하면, 하부 전극(128)이 형성된 하부 절연막(140) 상에 식각 저지막(146)이 형성된다. 식각 저지막(146)은 후속하여 식각 저지막(146) 상에 형성되는 상부 절연막에 대하여 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다. 상부 절연막이 산화물을 이용하여 형성될 경우, 식각 저지막(146)은 질화물을 이용하여 형성될 수 있다.
이어서, 식각 저지막(146) 상에 상부 절연막(미도시)이 형성된다. 여기서, 상부 절연막, 식각 저지막(146) 및 하부 절연막이 절연막으로 통칭된다. 따라서, 절연막은 삼중막과 같은 다중막 구조를 가질 수 있다.
상기 상부 절연막은 후속하여 형성되는 제2 플러그의 높이에 대응하는 높이를 갖는다. 예를 들면, 상기 상부 절연막은 약 100Å 내지 약 1,000Å 범위의 높이를 갖는다. 상기 상부 절연막은 식각 저지막(146)에 대하여 식각 선택비를 가질 수 있다. 상기 상부 절연막이 식각 저지막(146)에 대하여 식각 선택비를 가질 경우, 후속하여 형성될 제2 플러그를 형성하기 위한 제2 개구를 용이하게 형성할 수 있다. 예를 들면, 식각 저지막(146)이 질화물 또는 실리콘 산질화물을 포함하는 경우, 상기 상부 절연막은 산화물을 이용하여 형성될 수 있다.
이어서, 상부 절연막, 식각 저지막(146) 및 하부 절연막(130)이 부분적으로 식각되어, 상부 개구(155)를 갖는 제1 상부 절연막 패턴(151) 및 하부 개구(145)를 갖는 하부 절연막 패턴(141)이 형성된다. 콘택용 패드(121)를 노출하는 제1 개 구(135)는 상부 개구(155) 및 하부 개구(145)를 포함할 수 있다. 또한, 제1 절연막 패턴(131)은 제1 상부 절연막 패턴(151), 식각 저지막(146) 및 하부 절연막 패턴(141)을 포함할 수 있다.
제1 개구(135)가 형성된 후, 제1 개구(135)를 채우는 제1 플러그(160)가 형성된다. 따라서, 제1 플러그(160)는 콘택용 패드(121)와 전기적으로 연결된다.
구체적으로, 제3 도전막이 제1 개구(135)를 채우도록 제1 상부 절연막 패턴 상(151)에 형성된다. 제3 도전막은 도핑된 폴리실리콘이나, 탄탈륨(Ta), 구리(Cu), 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 등과 같은 금속 또는 이들의 질화물과 같은 화합물을 사용하여 형성될 수 있다.
다음, 제1 상부 절연막 패턴(151)의 상면이 노출될 때까지 상기 제3 도전막이 평탄화되어, 제1 개구(135)를 매립하는 제1 플러그(160)를 형성한다. 제1 플러그(160)는 후속하여 형성되는 도전성 배선을 콘택용 패드(121)에 전기적으로 연결시킨다.
도 3c를 참조하면, 제1 플러그(160)가 형성된 후, 제1 상부 절연막 패턴(151) 및 식각 저지막(146)이 패터닝되어, 제2 개구(159)를 갖는 제2 상부 절연막 패턴(156)이 식각 저지막(146) 상에 형성된다. 제2 개구(159)는 하부 전극(128)을 노출시키록 형성된다. 제2 개구(159)는 하부 전극(128)의 상면 및 하부 전극(128)에 인접하는 하부 절연막 패턴(141)의 상면 중의 일 부분을 노출할 수 있다. 따라서, 후속하여 형성될 제2 플러그의 폭은 하부 전극(128)의 폭보다 넓을 수 있다.
도 3c 및 도4를 참조하면, 셀 영역에는 하나의 데이터를 저장할 수 있는 셀들이 일렬로 복수로 형성된다. 따라서, 일렬로 형성된 복수의 셀들에 대응하여 제2 개구(159)가 일렬로 연장된 스트라이프 형상을 가질 수 있다. 따라서, 제2 개구(159) 내에 후속하여 형성될 제2 플러그는 복수 개의 셀에 대응하여 형성된다.
도 3c를 참조하면, 제2 개구(159) 내에 제2 플러그(170)가 형성된다. 제2 플러그(170)는 인가되는 전압의 크기 또는 형태에 대응하여 비정질(amorphous)에서 결정질(crystalline)로 또는 결정질에서 비정질로 상(phase)을 변경시킨다. 따라서, 제2 플러그(170)는 변화되는 저항값을 가짐으로써, 제2 플러그(170)를 지나는 전류값이 달라져짐에 따라 데이터를 저장하거나 저장된 데이터를 읽게 된다.
제2 플러그(170)는 칼코겐 화합물과 같은 상변화 물질을 이용하여 형성될 수 있다. 구체적으로, 제2 개구(170)를 채우도록 상변화막(미도시)이 제2 상부 절연막 패턴(156) 상에 형성된다. 상기 상변화막은 보이드(void) 또는 심(seam) 없이 제2 개구(159)를 채우는 공정을 이용할 수 있다. 예를 들면, 상기 상변화막은 스퍼터링(sputtering) 공정, 화학적 기상 공정 또는 원자층 적층 공정에 의하여 형성될 수 있다.
이어서, 상기 상변화막은 제2 상부 절연막 패턴(156)의 상면이 노출될 까지 평탄화 되어, 제2 개구(159) 내에 제2 플러그(170)를 형성한다. 상기 상변화막은 화학적 기계적 연마 공정에 의하여 평탄화 될 수 있다.
본 발명의 일 실시예에 따르면, 로직 영역(111)에 형성된 제1 개구(135) 내에 콘택용 패드(121)와 전기적으로 연결된 제1 플러그(160)가 형성된다. 이후, 셀 영역(116)에 형성된 제2 개구(159)를 갖는 제2 상부 절연막 패턴(156)이 형성된다. 따라서, 로직 영역(111)에 제1 플러그(160)가 먼저 형성된 후, 셀 영역(116)에 상변화 물질을 포함하는 제2 플러그(170)가 형성된다. 그 결과, 식각 공정 중 물리적으로 또는 화학적으로 손상을 입을 수 있는 제2 플러그(170)가 식각 공정에 노출되지 않게 되어, 제2 플러그(170)의 손상이 억제될 수 있다. 더구나, 제2 플러그(170)를 보호하기 위한 하드 마스크 패턴과 같은 보호막이 별도로 형성될 필요가 없다. 따라서, 상변화 물질을 포함하는 반도체 장치의 제조 공정이 단순화될 수 있다.
도 3d를 참조하면, 제1 플러그(160) 상에 도전성 배선(181)과 제2 플러그(170) 상에 상부 전극(186)이 형성된다. 상부 전극(186) 및 하부 전극(128)은 제2 플러그(170)에 소정의 전압을 인가하여 데이터를 저장한다.
구체적으로, 제1 및 제2 플러그들(160, 170) 및 제2 상부 절연막 패턴(156) 상에 제4 도전막(미도시)이 형성된다. 상기 제4 도전막 상에 제3 포토레지스트 패턴(미도시)이 형성된 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제4 도전막이 부분적으로 식각된다. 그 결과, 제1 플러그(160) 상에 도전성 배선(181)이 형성되고, 제2 플러그(170) 상에는 상부 전극(186)이 형성된다.
본 발명의 일 실시예에 있어서, 제1 플러그(160)는 제2 플러그(170)의 표면과 동일 평면에 위치하는 표면을 갖는다. 따라서, 제1 및 제2 플러그들(160, 170) 사이에 단차가 형성될 경우에 필요한 별도의 평탄화막이 생략될 수 있다. 따라서, 제2 플러그(170)와 연결되는 상부 전극(186)과 제1 플러그(160)와 연결되는 도전성 배선(181)이 용이하게 형성된다.
실시예
3
도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리 장치(100)는 기판(110), 콘택용 패드(121), 하부전극용 패드(126), 하부 전극(128), 제1 플러그(160), 제2 플러그(170), 도전성 배선(181) 및 상부 전극(186)을 포함한다.
기판(110)은 셀 영역(116)과 로직 영역(111)을 포함한다. 셀 영역(116)은 데이터를 저장하기 위한 데이터 저장 영역에 해당한다. 따라서, 셀 영역(116)에는 상변화 메모리 소자와 같은 메모리 소자가 형성된다. 로직 영역(111)은 셀 영역(116)에 인접하여 형성될 수 있다. 로직 영역(111)은 외부로부터 신호를 인가 받거나 외부에 신호를 인가하기 위한 신호 배선과 같은 신호 전달 소자가 형성된다. 도시되지 않았지만, 기판에는 트랜지스터와 같은 스위칭 소자가 형성되어 있다.
콘택용 패드(121)는 기판(110)의 로직 영역(111)의 상부에 형성된다. 콘택용 패드(121)는 구리, 알루미늄과 같은 금속을 포함할 수 있다. 콘택용 패드(121)는 외부로부터 신호를 인가 받아 셀 영역(116)에 형성된 메모리 소자에 신호를 전송하거나, 메모리 소자로부터 신호를 인가 받아 외부로 신호를 전송한다.
하부 전극용 패드(126)는 기판(110)의 셀 영역(116)의 상부에 형성된다. 하부 전극용 패드(126)는 후속 공정에서 형성되는 메모리 소자에 전압을 인가한다. 한편, 하부 전극용 패드(126)는 콘택용 패드(121)의 상부 표면과 동일 평면에 위치하는 상부 표면을 가질 수 있다.
하부 전극(128)이 하부 전극용 패드(126) 상에 형성되어, 하부 전극용 패드(126)와 전기적으로 연결된다. 하부 전극(128)은 전류가 인가될 경우 열을 발생하는 물질을 포함할 수 있다. 하부 전극(128)은, 예를 들면, 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 또는 이들의 혼합물을 사용하여 형성될 수 있다. 이와 다르게 하부 전극(128)은 불순물들로 도핑된 폴리 실리콘을 포함할 수 있다.
제1 플러그(160)는 콘택용 패드(121) 상에 형성된다. 따라서, 제1 플러그(160)는 콘택용 패드(121)와 전기적으로 연결된다. 제1 플러그(160)는 도핑된 폴리실리콘이나, 탄탈륨(Ta), 구리(Cu), 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 등과 같은 금속 또는 이들의 질화물과 같은 화합물을 포함할 수 있다.
제2 플러그(170)는 하부 전극(128) 상에 형성된다. 제2 플러그(170)는 제1 플러그(160)의 표면과 동일 평면에 위치하는 표면을 갖는다. 즉, 제1 및 제2 플러그들(160, 170)은 동일 평면에 위치한 표면들을 각각 구비한다. 제2 플러그(170)는 인가되는 전압의 크기 또는 형태에 대응하여 비정질(amorphous)에서 결정질(crystalline)로 또는 결정질에서 비정질로 상(phase)을 변경시킨다. 따라서, 제 2 플러그(170)는 변화되는 저항값을 가짐으로써, 제2 플러그(170)를 지나는 전류값이 달라져짐에 따라 데이터를 저장하거나 저장된 데이터를 읽게 된다.
제2 플러그(170)는 칼코겐 화합물을 포함할 수 있다. 여기서, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V) 등과 같은 5A족 원소-안티몬-텔루륨(Ta, Nb 또는 V-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루륨(W, Mo 또는 Cr-Sb-Te), 5A족 원소-안티몬-셀렌(Ta, Nb 또는 V-Sb-Se), 또는 6A족 원소-안티몬-셀렌(W, Mo 또는 Cr-Sb-Se) 등을 포함한다. 상변화 물질층(172)은 결정상, 비정질상 또는 결정상과 비정질상 모두를 가질 수 있다.
본 발명의 일 실시예에 따르면, 셀 영역에는 하나의 데이터를 저장할 수 있는 셀들이 복수로 형성된다. 따라서, 복수의 셀들에 각각 대응하여 제2 플러그(170)가 복수 개로 형성될 수 있다. 이와 다르게, 셀 영역에는 하나의 데이터를 저장할 수 있는 셀들이 일렬로 복수로 형성될 수 있다. 이 경우, 일렬로 형성된 복수개의 셀들에 대응하여 하나의 제2 플러그(170)가 스트라이프 형상으로 형성될 수 있다.
도전성 배선(181)은 제1 플러그(160) 상에 형성된다. 따라서, 도전성 배선(181)은 제1 플러그(160)를 통하여 콘택용 패드(121)와 전기적으로 연결된다. 도전성 배선(181)은 알루미늄, 구리 또는 이들의 질화물과 같은 금속성 물질을 포함 할 수 있다.
상부 전극(186)은 제2 플러그(170) 상에 형성된다. 그 결과, 제2 플러그(170)가 상부 전극(186) 및 하부 전극(128) 사이에 개재된다. 따라서, 상부 전극(186) 및 하부 전극(128)은 제2 플러그(170)에 소정의 전압을 인가하여 데이터를 저장한다.
한편, 상변화 메모리 장치(100)는 셀 영역(116) 및 로직 영역(111)에 형성된 소자들을 상호 전기적으로 절연시키는 위한 절연막(136)을 더 포함할 수 있다. 절연막(136)은 이중막 또는 삼중막과 같은 다중막 구조를 가질 수 있다. 예를 들면, 절연막(136)은 하부 절연막(141) 및 상부 절연막(156)을 포함할 수 있다.
본 발명에 따르면, 개구 내에 상변화 물질을 갖는 제2 플러그를 형성함으로써, 제2 플러그가 식각 공정에 노출되지 않게 된다. 따라서, 제2 플러그의 손상이 억제될 수 있다. 나아가, 콘택용 패드에 연결되는 제1 플러그가 형성된 후, 상변화 물질을 갖는 제2 플러그가 형성된다. 따라서, 콘택용 패드를 형성하기 위한 식각 공정 중 상변화 물질을 갖는 제2 플러그가 노출되지 않게 된다. 따라서, 제2 플러그가 식각 공정 중 손상되는 것이 억제될 수 있다. 또한, 제2 플러그를 보호하기 위한 별도의 보호막 형성을 위한 공정이 생략될 수 있어 상변화 메모리 장치의 제조 공정이 단순화 될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (13)
- 셀 영역에 순차적으로 형성된 하부 전극용 패드와 하부 전극을 갖고, 로직 영역에는 콘택용 패드를 갖는 기판 상에 절연막을 형성하는 단계;상기 절연막을 패터닝하여, 상기 콘택용 패드를 노출시키는 제1 개구를 갖는 제1 절연막 패턴을 형성하는 단계;상기 제1 개구 내에 충분히 매립되면서, 금속을 포함하는 제1 플러그를 형성하는 단계;상기 제1 플러그가 형성된 제1 절연막 패턴을 패터닝하여, 상기 하부 전극을 노출시키는 제2 개구를 갖는 제2 절연막 패턴을 형성하는 단계;상기 제2 개구 내에 충분하게 매립되면서, 상변화 물질을 포함하는 제2 플러그를 형성하는 단계; 및상기 제1 플러그 상에는 도전성 배선을 형성하고, 상기 제2 플러그 상에는 상부 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 도전성 배선 및 상기 상부 전극은 동시에 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 도전성 배선 및 상기 상부 전극을 형성하는 단계는,상기 제1 플러그 및 제2 플러그를 갖는 결과물 상에 도전막을 형성하는 단 계; 및상기 도전막을 패터닝하여 상기 제1 플러그 상에 잔류하는 도전막은 도전성 배선으로 형성하고, 상기 제2 플러그 상에 잔류하는 도전막은 상부 전극으로 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제 3 항에 있어서, 상기 도전막은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 또는 이들의 혼합물을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 절연막은 다층 구조를 갖는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제 5 항에 있어서, 상기 다층 구조의 절연막은 하부 절연막과 상부 절연막을 갖고, 상기 상부 절연막은 상기 하부 절연막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 하부 전극과 제2 플러그는 하나의 하부 전극 상에 하나의 제2 플러그가 독립적으로 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 하부 전극은 하나의 제2 플러그에 다수개가 연결된 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제2 플러그는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 및 인듐-안티몬-텔루륨-은(In-Sb-Te-Ag)이 이루는 군으로부터 선택된 어느 하나인 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 로직 영역 및 셀 영역을 갖는 기판;상기 로직 영역 상부에 형성된 콘택용 패드;상기 셀 영역 상에 순차적으로 형성된 하부 전극용 패드와 하부 전극;상기 콘택용 패드 상에 형성되고, 금속을 포함하는 제1 플러그;상기 하부 전극 상에 형성되고, 상기 제1 플러그의 표면과 동일 평면에 위치하는 표면을 갖고 상변화 물질을 포함하는 제2 플러그;상기 제1 플러그 상에 형성된 도전성 배선; 및상기 제2 플러그 상부에 형성된 상부 전극을 포함하는 상변화 메모리 장치.
- 제 10 항에 있어서, 상기 콘택용 패드의 상부 표면과 상기 하부 전극용 패드의 상부 표면은 동일 평면에 위치하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 10 항에 있어서, 상기 하부 전극과 상기 제2 플러그는 하나의 하부 전극 상에 하나의 제2 플러그가 독립적으로 형성되는 것을 특징으로 하는 상변화 메모리 장치.
- 제 10 항에 있어서, 상기 하부 전극은 하나의 제2 플러그에 다수개가 연결된 것을 특징으로 하는 상변화 메모리 장치.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050087154A (ko) * | 2004-02-25 | 2005-08-31 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
| KR20060021216A (ko) * | 2004-09-02 | 2006-03-07 | 삼성전자주식회사 | 몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을갖는 피이. 램들 및 그 형성방법들. |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100668824B1 (ko) * | 2004-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그 제조방법 |
| JP2006156886A (ja) * | 2004-12-01 | 2006-06-15 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| KR100650761B1 (ko) * | 2005-09-30 | 2006-11-27 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
-
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| KR20060021216A (ko) * | 2004-09-02 | 2006-03-07 | 삼성전자주식회사 | 몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을갖는 피이. 램들 및 그 형성방법들. |
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