KR20080081362A - 캐패시턴스 적층체 및 인쇄 회로 기판 장치 및 방법 - Google Patents
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Abstract
본 발명은 임베디드 캐패시턴스 인쇄 회로 기판 어셈블리(400,1100)를 제조하기 위한 방법에 관한 것이다. 임베디드 캐패시턴스 인쇄 회로 기판 어셈블리는 두 개의 임베디드 캐패시턴스 구조들(110)을 포함한다. 각각의 캐패시턴스 구조(110)는 외부 전극 층(120)과 두 개의 내부 전극 층이 전기적으로 서로 접속된 내부 전극층(125) 사이에 샌드위치된 결정화된 유전체 산화물 층(115)을 포함한다. 버튼 비아(910) 및 스택 블라인드 비아(1111)로 형성된 리벳 비아(1315) 및 스택 비아(1110)는 두 개의 내부 전극 층들을 함께 전기적으로 접속하기 위하여 이용된다. 스핀들 비아(525)는 내부 및 외부 층들을 통하여 형성된다. 다층 인쇄 회로 기판은 두 개의 캐패시턴스 구조들을 포함하는 캐패시티브 적층체(100)로부터 형성될 수 있다.
임베디드 커패시턴스 인쇄 회로 기판 어셈블리, 버튼 비아, 스택 블라인드 비아, 리벳 비아, 스핀들 피아
Description
본 발명은 일반적으로 다층 인쇄 회로 기판 제조, 및 특히 임베디드 캐패시티브 층(embedded capacitive layer)을 포함하는 다층 인쇄 회로 기판에 관한 것이다.
전자 장비에서, 작은 체적은 바람직한 속성이다. 로직 회로들은 집적 회로들에 내장됨으로써 작은 체적을 달성하였다. 그러나, 레지스터들, 캐패시터들, 및 인덕터들과 같은 덩어리 엘리먼트들에 대한 작은 체적을 달성하는 것은 매우 어려운 것으로 증명되었고, 특히 낮은 주파수들 및 높은 전류들에 이용되는 캐패시터들 및 인덕터들에 대해서는 특히 어렵다. 많은 애플리케이션들에서, 전력 공급 및 바이패스 필터링 또는 낮은 주파수 커플링에 이용되는 바와 같은 높은 캐패시턴스 값들의 캐패시터들은 표면 장착 패키지 형태로 제공된다.
보다 최근에, 다층 회로 기판내에 임베딩하기 위하여 유용한 매우 얇은 결정화된 유전체 산화물 층을 제조하기 위한 다양한 기술들이 공개되었다. 이들 기술들은 이전 방법들을 훨씬 뛰어넘는 캐패시티브 밀도를 제공한다.
이들 층들에 및 이들 층들을 통한 접속을 제공하는 방법들이 개발되었지만, 이런 측면에서의 추가적인 개선이 가격들을 직접적으로 낮추고 수율을 개선하기 위하여 바람직하다.
유사한 참조 번호들이 이하 상세한 설명과 함께 각각의 도면들을 통하여 동일하거나 기능적으로 유사한 엘리먼트들을 나타내는 첨부 도면들은 명세서내에 및 명세서의 일부로 통합되고, 본 발명에 따른 실시예들을 추가로 도시하고 다양한 원리들 및 장점들을 설명하기 위하여 사용한다.
도 1-14는 본 발명의 몇몇 실시예에 따른 다양한 어셈블리 스테이지들의 다층 인쇄 회로 기판 서브 어셈블리의 단면도들.
당업자들은 도면들의 엘리먼트들이 간략화 및 명확화를 위하여 도시되었고 필수적으로 비례적으로 도시되지 않는다는 것을 인식할 것이다. 예를 들어, 도면들에서 몇몇 엘리먼트들의 크기들은 본 발명의 실시예들의 이해를 돕기 위하여 다른 엘리먼트들에 비해 과장될 수 있다.
본 발명에 따른 상세한 실시예들을 기술하기 전에, 실시예들이 다층 인쇄 회로 기판들(multi-layer printed circuit boards)에 관련된 방법 단계들 및 장치 구성요소들의 결합에 속하는 것이 주목되어야 한다. 따라서, 장치 구성요소들 및 방법 단계들은 여기 명세서의 장점을 가지는 당업자에게 명백한 항목들을 사용하여 개시를 불명료하게 하지 않기 위하여 본 발명의 실시예들을 이해하는 것에 관한 특 정 항목들을 도시하는 도면들에서 통상적인 심볼들이 적당한 경우 표시되었다.
이 서류에서, 제 1 및 제 2, 상부 및 바닥 등과 같은 관련 용어들은 임의의 실제 상기 관계 또는 상기 엔티티들 또는 동작들 사이의 순서를 필수적으로 요구하지 않고 다른 엔티티 또는 작용으로부터 하나의 엔티티 또는 작용을 구별하기 위해서만 사용될 수 있다. 용어들 "포함한다", "포함하는" 또는 임의의 다른 변형들은 비배타적 포함을 커버하기 위한 것이므로, 엘리먼트들의 리스트를 포함하는 처리, 방법, 물품 또는 장치는 이들 엘리먼트들만을 포함하지 않고 상기 처리, 방법, 물품 또는 장치에 명시적으로 리스트되지 않거나 고유한 다른 엘리먼트들을 포함할 수 있다. "...을 포함한다"가 이어지는 엘리먼트는 많은 제한 없이 처리, 방법, 물품, 또는 엘리먼트를 포함하는 장치에서 부가적인 동일한 엘리먼트들의 존재를 배제하지 않는다.
두 개의 임베디드 캐패시턴스 구조들을 가진 유일한 다층 인쇄 회로 기판의 실시예들이 본원에 기술되고, 이는 현재 널리 사용중인 다층 인쇄 회로 기판 제조 기술들과 유일하게 호환할 수 있다.
도 1을 참조하여, 두 개의 캐패시턴스 구조들(110) 사이에 샌드위치된 폴리머 유전층(105)을 포함하는 인쇄 회로 기판 서브 어셈블리(100)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 두 개의 캐패시턴스 구조들(110) 각각은 외부 전극 층(120) 및 내부 전극 층(125) 사이에 샌드위치된 결정화된 유전체 산화물 층(115)을 포함한다. 폴리머 유전층(105)은 통상적으로 FR4로 표시된 인쇄 회로 기판 재료와 같은 에폭시 또는 유리 충전 에폭시이고 통상적으로 40-150 마이크론 의 두께 범위 내에 있다. 결정화된 유전층(115)은 납 지르코네이트 티타네이트(PZT), 납 란탄 지르코네이트 티타네이트(PLZT), 납 칼슘 지르코네이트 티타네이트(PCZT), 납 란탈 티타네이트(PLT), 납 티타네이트(PT), 납 지르코네이트(PZ), 납 마그네슘 니오베이트(PMN), 바륨 티타네이트(BT0) 또는 바륨 스트론튬 티타네이트(BSTO)와 같은 임의의 다양한 유전체 산화물들을 포함할 수 있다. 결정화된 유전층(115)은 약 0.1 내지 약 2 마이크론의 두께를 가질 수 있고, 많은 환경들에서 약 0.2 마이크론 내지 약 0.6 마이크론 두께일 수 있고, 제곱 밀리미터 당 1000 피코페럿(1000pF/mm2)보다 큰 캐패시턴스들을 제공할 수 있다. 여기에 사용된 용어 "샌드위치"는 제 1 층이 제 2 및 제 3 층 사이에 배치되고, 제 2 및 제 3 층들이 동일한 재료로 형성되는 것을 의미한다. 다른 층들은 제 1 및 제 2 층 사이 및/또는 제 1 층 및 제 3 층 사이에 배치될 수 있지만, 다른 층들은 누적하여 제 2 및 제 3 층들의 결합 두께의 대부분인 두께를 가지지 않고, 여기서 대부분은 이 환경에서 20 퍼센트 초과를 가리킨다.
내부 및 외부 전극 층들은 일반적으로 5 내지 25 마이크론 두께 범위인 두께를 가진 전기 도전성 금속, 일반적으로 구리로 만들어진다. 본 발명의 장점들은 상기된 것보다 크거나 작은 전극 및 폴리머 유전층들을 발생시킬 수 있고, 전극 재료는 다른 금속들 또한 합금들일 수 있다.
몇몇 실시예들에서, 도 1에 도시된 스테이지에서 인쇄 회로 기판 서브 어셈블리(printed circuit board sub-assembly; 100)는 100 마이크론 두께 미만이고 통 상적으로 60 마이크론 두께 보다 작은 적어도 15 마이크론인 유리 충전 폴리머인 폴리머 유전층(105)으로 제작된다. 이런 형태에서, 인쇄 회로 기판 서브 어셈블리(100)는 하나의 설비에서 제조되기 충분하게 구조적으로 견고하고 완성된 다층 인쇄 회로 기판의 제조를 위하여 다른 곳으로 선적되고, 종래 다층 인쇄 회로 기판 어셈블리들에 비해 매우 높은 값의 임베디드 캐패시턴스들을 가진 매우 높은 표면 밀도 및 매우 얇은 다층 인쇄 회로 기판을 형성하기 위하여 유일한 비아 형성 기술들과 결합하여 사용될 수 있는 직경이 대략 60 마이크론 만큼 작은 홀들의 레이저 드릴링을 하기에 충분히 얇은 유일한 이중 캐패시티브 적층체(double capacitive laminate)이다.
도 2를 참조하여, 인쇄 회로 기판 서브 어셈블리(100)의 단면도는 패터닝 단계가 완료된 후를 도시한다. 종래 널리 허용된 패터닝 기술들은 사용될 수 있고, 이는 리소그래피 및 에칭에 기초한다. 패터닝 단계는 비아 클리어런스들(via clearances)(205,210)을 발생시키고, 여기서 외부 전극 층들(120)의 재료는 제거되고 비아가 형성된다. 비아 클리어런스(205)는 직경이 250-500 마이크론 범위인 외부 전극 층의 원형 개구부 형태일 수 있고, 비아 클리어런스(210)는 직경이 500-750 마이크론 범위인 외부 전극 층의 원형 개구부 형태일 수 있다.
도 3을 참조하여, 인쇄 회로 기판 서브 어셈블리(100)의 단면도는 비아 클리어런스들(210)의 제 1 홀(305)을 형성하는 단계가 완료된 후를 도시한다. 제 1 홀(305)은 비아 클리어런스들(210)의 영역에 남아있는 인쇄 회로 기판 서브 어셈블리(100)의 층들을 통하여 통과한다. 제 1 홀(305)은 자외선 광(UV) 레이저 드릴링 및 기계적 드릴링과 같이 통상적으로 사용되는 것을 포함하는 다양한 방법들 중 임의의 하나의 방법에 의해 형성될 수 있다. 제 1 홀(305)은 400-600 마이크론 범위의 직경을 가질 수 있다.
도 4를 참조하여, 인쇄 회로 기판 어셈블리(400)의 단면도는 본 발명의 몇몇 실시예에 따라 도시된다. 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(400)는 폴리머 유전층(405) 및 최외부 금속 층(410)이 인쇄 회로 기판 서브 어셈블리(100)의 각각의 측면에 적층된 후 형성된다. 폴리머 유전층(405) 및 최외부 금속 층(410)은 수지 코팅 포일(RCF)과 같은 단일 유닛 또는 수지침투 가공재 층(유리 강화 B-스테이지 폴리머) 및 금속 포일(metal foil)과 같은 두 개의 독립된 엘리먼트들일 수 있다. 다른 처리들은 사용될 수 있다. 이런 적층 단계는 통상적으로 25-100 마이크론 범위내의 폴리머 유전층들(405), 및 5-40 마이크론 범위내의 최외부 금속층들(410)을 발생시킨다.
본래 폴리머 유전층(105)의 영역(415)에서 제 1 홀(305)의 적당한 충전을 유발하지 않는 처리를 위하여, 폴리머 재료로 제 1 홀(305)을 적당하게 충전하기 위한 처리는 적층이 시작되기 전에 요구될 수 있다. 수지침투 가공재 및 금속 포일과 같은 몇몇 처리들은 홀을 적당하게 충전할 수 있다. 적당한 충전에 의해 제 1 홀(305)이 충분히 충전되어, 추후 형성되는 제 2 홀(이하에 기술됨)의 추후 배럴(barrel) 도금 단계가 하나의 최외부 금속 층(410)으로부터 다른 최외부 금속층(410)으로 신뢰성 있는 전기 연속성을 제공하는 것이 의도된다.
적층 처리가 완료될 때, 최외부 금속 층들을 가진 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(400)가 제조된다.
도 5를 참조하여, 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(400)의 단면도가 본 발명의 몇몇 실시예들에 따라 도시된다. 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(400)는 홀 형성 및 도금 처리들이 완료된 후 나타난다. 홀 형성 처리의 결과로서, 제 2 홀(505)은 임베디드 캐패시턴스 인쇄 회로 기판 어셈블리(400)를 통하여 제 1 홀의 둘레에 형성된다. 제 2 홀(505)은 충분히 작고 - 통상적으로 125-250 마이크론 범위 - 예상된 모든 처리 변화들 하에서 충분한 폴리머 재료는 제 2 홀의 배럴 및 에지들(520)과 같은 제 1 홀(305) 배럴의 에지들 사이에 남아있다. 이런 처리 동안, 다른 홀들은 관통 홀(510)(통상적으로 125-250 마이크론의 직경) 및 블라인드 마이크로비아 홀들(515)(통상적으로 50-125 마이크론의 직경)과 같은 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(400)에 형성될 수 있다.
홀들이 캐패시턴스 구조들(110) 중 하나의 내부 및 외부 전극 층들의 나머지 재료에 의해 형성되는 캐패시터의 캐패시티브 플레이트를 형성하기 위하여 사용될 수 있는 내부 및 외부 전극 층들 모두의 부분들을 감소시킨다는 것이 인식될 것이다. 내부 또는 외부 전극 층들 중 하나에서 노드들과 접속하는 절연된 구리 원들 또는 구리 "연장부들"과 같은 내부 및 외부 전극 층들 중 하나 또는 다른 하나에서의 다른 패턴들은 캐패시턴스 구조들(110) 중 하나의 내부 또는 외부 전극 층의 나머지 재료, 또는 캐패시티브 플레이트 부분을 추가로 감소시킬 수 있다. 상기 감소들은 통상적으로 내부 또는 외부 전극 층의 무시할 수 있게 작은 부분이고 대응 하여 각각의 캐패시턴스 구조(110)의 내부 캐패시턴스의 무시할 수 있는 감소를 유발한다.
제 2 홀(505), 관통 홀(510) 및 블라인드 마이크로비아 홀들(515)은 기계적 드릴링 또는 UV 또는 CO2 레이저 드릴링, 또는 이들의 결합과 같은 통상적인 처리를 사용하여 형성될 수 있다. 다른 처리들은 사용될 수 있다.
제 2 홀(505)의 배럴은 형성된 후 도금된다. 일반적으로 홀들(510,515)과 같은 다른 홀들의 배럴들은 실질적으로 동시에 도금된다. 통상적인 도금 기술들은 전기 도금, 통상적으로 10-40 마이크론 두께 범위인 금속 도금을 형성하는데 사용될 수 있다. 일 실시예에서 공지된 도금 기술은 금속으로 블라인드 마이크로비아(515)를 실질적으로 채우기 위해 사용될 수 있다. 홀들의 배럴들이 도금될 때, 도금 층은 동시에 최외부 층들에 부가될 수 있다. 제 2 홀(505)의 도금은 최외부 금속 층들(배럴의 도금 금속에 의해)을 전기적으로 접속하는 스핀들 비아(spindle via)(525)라 불리는 유일한 도금 관통홀을 형성하고, 스핀들 비아(제 2 홀)(505)의 배럴은 두 개의 캐패시턴스 구조들의 내부 및 외부 전극 층들의 캐패시티브 플레이트 부분들로부터 전기적으로 절연된다.
도 6을 참조하여, 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(400)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 도 2를 참조하여 상기된 바와 같은 통상적인 패터닝 처리는 노드들, 연장부들, 절연된 캐패시터 외부 플레이트들, 및 최외부 층들(410) 상 다른 통상적인 도전성 노드들을 형성하기 위하여 사용된다. 예를 들어, 스핀들 비아(525)는 최외부 층들(410)의 다른 부분들로부터 절연되고, 블라인드 마이크로 비아들(605)은 캐패시턴스 구조들(110)의 절연된 캐패시터 외부 플레이트들을 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(400)의 최외부 구조들에 전기적으로 접속하기 위하여 형성되었다.
도 7을 참조하여, 다층 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(700)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 부가적인 적층체 및 부가적인 패터닝 처리는 통상적인 방식으로 표면 노드들(710,715,720,725)에 표면 부분들의 부가를 위하여 완료될 수 있거나 보다 많은 층들이 부가되는 서브 어셈블릴 수 있는 다층 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(700)를 형성하는 인쇄 회로 기판 층(705)을 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(400)의 각각의 측면에 부가한다. 도 7에 도시된 예에서, 관통 홀 비아(510)는 두 개의 캐패시턴스 구조들(110)의 내부 전극 층들을 엇갈린 표면 마이크로 비아들(720)에 결합하고, 상기 블라인드 마이크로 비아들(515)은 두 개의 캐패시턴스 구조들(110)의 외부 전극 층들을 엇갈린 표면 마이크로 비아들(715)에 결합하고, 스핀들 비아(505)는 제 1 표면 마이크로 비아(710)를 제 2 표면 비아(725)에 결합한다.
도 7에서, 통상적인 엇갈린 비아들이 다층 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(700)의 표면 금속 층들에 두 개의 캐패시턴스 구조들(110)의 내부 전극 층들 및 외부 전극 층들을 결합하기 위하여 사용되는 것이 도시된다. 이것은 다층 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(700)의 가치있는 영역을 사용한다. 캐패시턴스 구조들(110)의 내부 전극 층들에 접속하기 위하여 기계적 드릴링 관통 홀(510)의 사용은 또한 기계적으로 드릴링 홀들이 통상적으로 큰(통상적으로 레이저 드릴링 마이크로비아에 대해 75-125 마이크론 직경과 비교하여 통상적으로 250 마이크론 직경) 가치있는 영역을 사용한다. 두 개의 캐패시턴스 구조들(110)의 내부 및 외부 전극 층들을 결합하기 위하여 요구된 영역의 양을 감소시키기 위한 유일한 기술은 도 8 내지 도 14를 참조하여 하기에 기술된다.
도 8을 참조하여, 인쇄 회로 기판 서브 어셈블리(800)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 인쇄 회로 기판 서브 어셈블리(800)는 도 1을 참조하여 기술된 바와 같이 동일한 인쇄 회로 기판 서브 어셈블리(100)로 형성될 수 있다. 도 8에 의해 도시된 제조 스테이지에서, 50 마이크론 직경만큼 작을 수 있는 클리어런스(805)는 종래 패터닝 기술들을 사용하여 두 개의 캐패시턴스 구조들(110)의 제 1 캐패시턴스 구조(815)의 외부 전극 층(810)에서 패터닝된다. 새로운 기술들은 보다 작은 클리어런스(805)를 허용할 수 있다. 결정화된 유전체 산화물의 얇은 층은 선택적으로 클리어런스 홀(805), 또는 간단히 홀(805)로 불리는 클리어런스의 바닥에서 제거되고, 제 1 캐패시턴스 구조(815)의 내부 전극 층 부분을 노출시킨다. 상기 제거는 CO2 레이저 박리와 같은 종래 기술을 사용하여 달성될 수 있다. 다른 기술들은 에칭과 같이 사용될 수 있다. 제 1 캐패시턴스 구조(815)의 내부 전극 층 부분 및 홀(805)의 배럴은 종래 기술들을 사용하여 구리와 같은 도전성 금속으로 도금된다. 이것은 제 1 캐패시턴스 구조(815)의 내부 및 외부 전극 층들 사이의 전기 접속을 발생시킨다. 물론, 홀(820)과 같은 홀(805)과 유사한 다른 홀들이 동일하거나 유사한 처리들을 사용하여 이 스테이지에 의해 형성 및 도금될 수 있다.
도 9를 참조하여, 인쇄 회로 기판 서브 어셈블리(800)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 도금된 외부 전극 층(810)은 홀(805) 둘레에 클리어런스 고리(clearance annulus)(905)를 제공하기 위하여 패터닝된다. 따라서 여기에서 버튼 비아라 불리는 비아(910)는 제 1 캐패시턴스 구조(815)의 내부 층의 노드로 형성되었다. 버튼 비아(910)는 제 1 캐패시턴스 구조(815)의 외부 전극 층의 캐패시티브 플레이트 부분들(915)로부터 전기적으로 절연된다. 게다가, 결정화된 유전체 산화물 층(2 마이크론 미만)의 두께로 인해, 버튼 비아의 바닥 도금은 도금된 외부 전극 층(810)의 표면 아래에 10 마이크론 미만의 표면을 가진다. 이런 측면은 10 마이크론 미만인 버튼 비아의 함몰부로서 가장 잘 참조되고, 상기 측면은 하기된 바와 같이 유일하게 이용된다. 게다가 이런 측면은 보다 느린 고형 비아 도금 기술에 대한 리소스 없이 유일하게 달성될 수 있고 그러므로 여기에 사용된 통상적인 도금보다 값비싸다. 물론, 버튼 비아(920)와 같은 다른 버튼 비아들이 형성되고 버튼 비아(910)를 가진 이 스테이지에 의해 도금되고, 다른 패턴들은 스핀들 비아로 형성되었던 클리어런스들(925)과 같이 형성될 수 있다.
도 10을 참조하여, 인쇄 회로 기판 서브 어셈블리(800)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 이 스테이지에서, 클리어런스 홀(1005)은 도 3을 참조하여 기술된 바와 동일한 방식으로 스핀들 비아를 위해, 즉 제 1 홀(305) 을 위하여 형성되었다.
도 11을 참조하여, 내장형 인쇄 회로 기판 서브 어셈블리(1100)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 이 스테이지에서, 폴리머 유전층 및 최외부 금속 층은 도 4를 참조하여 상기된 바와 같이 인쇄 회로 기판 서브 어셈블리(800)의 각각의 측면에 적층되었다. 게다가, 버튼 비아(910)의 일부를 노출시키는 홀(1105)은 리소그래피 및 에칭 또는 UV 또는 CO2 레이저 박리, 또는 이들의 조합과 같은 통상적인 기술을 사용하여 최외부 금속 층들 중 하나 및 폴리머 유전체를 통하여 형성되었다. 이후, 홀(1105)의 배럴 및 버튼 비아의 노출 부분은 도금되고, 버튼 비아(910) 및 적층된 블라인드 비아(1111)를 포함하는 적층된 비아(1110)를 형성하고, 적층된 비아(1110)는 제 1 캐패시턴스 구조(815)의 내부 전극 층을 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리(1100)의 최외부 금속 층에 전기적으로 접속하거나, 두 개의 임베디드 캐패시턴스 구조들의 일부가 아닌 임의의 금속 층이다. 이런 적층된 비아는 버튼 비아(910)의 함몰부가 작고, 버튼 비아(910)의 노출된 표면에 신뢰성 있는 도금이 가능하기 때문에 특히 효과적이다. 대조하여, 통상적으로 도금된 내부 층 비아들에 대한 종래 접속들은 엇갈린 비아 방법을 사용하고, 상기 방법은 다층 인쇄 회로 기판의 보다 많은 측면 영역을 차지한다. 적층된 블라인드 비아(1111)가 중첩(심지어 완전히)할 수 있는 측면 및 버튼 비아가 본 발명의 이들 실시예들의 유일한 측면인 것이 인식될 것이다. 이런 스테이지에서, 스핀들 비아(1115)가 형성되었고, 제 2 캐패시턴스 구조(1120)를 위 한 다른 적층된 비아, 및 블라인드 마이크로 비아(1125)와 같은 표준 블라인드 마이크로 비아들 또한 형성되었다.
도 12를 참조하여, 인쇄 회로 기판 어셈블리(1200)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 인쇄 회로 기판 서브 어셈블리(1200)는 도 1을 참조하여 기술된 바와 같이 동일한 인쇄 회로 기판 서브 어셈블리(100)로부터 형성될 수 있다. 도 12에 도시된 제조 스테이지에서, 홀(1205)은 두 개의 캐패시턴스 구조들(110) 중 제 1 캐패시턴스 구조(1210) 및 폴리머 유전층(105)을 통하여 제 2 캐패시티브 구조(1215) 표면 아래로(및 약간 주변) 형성되여, 두 개의 캐패시턴스 구조들(110) 모두의 내부 전극 층들의 일부를 노출시킨다. 상기 부분들은 제 1 캐패시턴스 구조(1210)의 내부 전극 에지 및 제 2 캐패시턴스 구조(1215)의 표면을 포함한다. 홀(1205)은 UV 또는 CO2 레이저 박리, 또는 이 둘의 조합을 사용하여 형성될 수 있다. 예를 들어, UV 레이저 박리는 제 1 캐패시턴스 구조(1210)를 통하여 절단하기 위하여 사용될 수 있고, 그 다음 폴리머 유전층(105)을 통하여 절단하고 제 2 캐패시티브 구조의 내부 전극 층의 표면에서 보다 정밀하게 멈추도록 폴리머 및 유리 재료들을 빠르게 연마하지만 금속을 빠르게 연마하지 않는 CO2 레이저를 사용한다. 홀(1205)(배럴 및 바닥 부분들)은 전기 도금과 같이 도금된다. 이에 따라 도금은 제 1 캐패시턴스 구조(1210)의 외부 전극 층에 두 개의 캐패시턴스 구조들(110)의 내부 전극 층들을 전기적으로 접속한다.
도 13을 참조하여, 인쇄 회로 기판 서브 어셈블리(1200)의 단면도는 본 발명 의 몇몇 실시예들에 따라 도시된다. 도 13에 의해 도시된 제조 스테이지에서, 클리어런스 고리(1305)는 리소그래피 및 에칭과 같은 종래 패터닝 기술들을 사용하여 제 1 캐패시턴스 구조(1210)의 외부 전극 층에서 홀(1205) 둘레에 패터닝된다. 이와 같이 리벳 비아(rivet via; 1315)는 두 개의 캐패시턴스 구조(110)의 결합된 내부 층들의 노드이도록 형성된다. 노드(1315)는 제 1 캐패시턴스 구조(1210)의 외부 전극 층의 캐패시티브 플레이트 부분들(1310)로부터 전기적으로 절연된다.
도 14를 참조하여, 인쇄 회로 기판 서브 어셈블리(1200)의 단면도는 본 발명의 몇몇 실시예들에 따라 도시된다. 도 14에 의해 도시된 제조 스테이지에서, 홀은 도 3을 참조하여 상기된 바와 같은 스핀들 홀, 즉 제 1 홀(305), 및 도 10의 홀(1005)을 위하여 형성되었다. 인쇄 회로 기판 서브 어세블리(1200)는 도 11을 참조하여 기술된 방식으로 추가로 처리될 수 있어서, 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리와 유사한 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리를 발생시키지만, 적층된 비아(1110)는 리벳 비아(1315) 및 엇갈린 블라인드 비아로 대체된다. 선택적으로, 만약 리벳 비아가 고형 비아 도금 기술을 사용하여 도금되면, 적층된 블라인드 비아가 사용될 수 있다.
리벳 비아(1315)는 두 개의 이유 때문에 도 5에 도시된 도금 관통 홀(510)에 비해 크기가 작다는 장점들을 제공한다. 첫째, 리벳 비아는 기계적 드릴링보다 레이저에 의해 형성되고, 그러므로 예를 들어 125 마이크론 대 250 마이크론의 직경으로 보다 작을 수 있다. 둘째, 리벳 비아는 대향 최외부 층 상에 방해 공간 없이 인쇄 회로 기판 서브 어셈블리(1200)의 하나의 측면 상 최외부 금속 층에 캐패시턴 스 구조들(110)의 양쪽 내부 층들을 전기적으로 접속한다.
인쇄 회로 기판 서브 어셈블리들(100, 800, 1200)이 하나의 인쇄 회로 기판 서브 어셈블리의 다른 부분들, 또는 4개의 층 인쇄 회로 기판 중 다른 부분들일 수 있다는 것이 인식될 것이다.
상기 명세서에서, 본 발명의 특정 실시예들은 기술되었다. 그러나, 당업자는 다양한 변형들 및 변화들이 하기 청구항들에 나타난 바와 같이 본 발명의 범위에서 벗어나지 않고 이루어질 수 있다는 것이 인식한다. 따라서, 상기 명세서 및 도면들은 제한적인 측면보다 도시하는 것으로 고려되고, 상기 변형들은 본 발명의 범위내에 포함되는 것으로 의도된다. 장점들, 잇점들, 문제들에 대한 해결책들, 및 임의의 장점들, 잇점, 또는 표시될 해결책을 유발할 수 있는 임의의 엘리먼트(들)은 임의의 또는 모든 청구항들의 중요하고, 요구되거나, 필수적인 특징부들 또는 엘리먼트들로서 해석되지 않는다. 본 발명은 제기된 청구항들의 모든 등가물들 및 이 출원의 계류 동안 이루어진 임의의 실시예들을 포함하는 첨부된 청구항들에 의해서만 제한된다.
Claims (13)
- 캐패시턴스 적층체(capacitance laminate)에 있어서,1.5 내지 5 밀리미터 두께인 유리 섬유 강화 폴리머(glass-fiber-reinforced polymer); 및두 개의 캐패시턴스 구조들을 포함하고,상기 두 개의 캐패시턴스 구조들 사이에 상기 유리 섬유강화 폴리머가 샌드위치되고, 상기 두 개의 캐패시턴스 구조들 각각은 내부 및 외부 전극 층들에 의해 샌드위치된 2 마이크론 두께 보다 작은 결정화된 유전체 산화물 층을 포함하는, 캐패시턴스 적층체.
- 다층 인쇄 회로 기판에 있어서,1.5 내지 5 밀리미터 두께인 유리 섬유 강화 폴리머; 및두 개의 캐패시턴스 구조들을 포함하고,상기 두 개의 캐패시턴스 구조들 사이에 상기 유리 섬유강화 폴리머가 샌드위치되고, 상기 두 개의 캐패시턴스 구조들의 각각은 내부 및 외부 전극 층들에 의해 샌드위치된 2 마이크론 두께 보다 작은 결정화된 유전체 산화물 층을 포함하고, 상기 내부 층들은 비아들에 의해 함께 전기적으로 접속되는, 다층 인쇄 회로 기판.
- 다층 인쇄 회로 기판에 있어서,두 개의 임베디드 캐패시턴스 구조들을 포함하고, 상기 각각의 구조들은 외부 전극 층 및 내부 전극 층 사이에 샌드위치된 결정화된 유전체 산화물을 포함하고, 상기 두 개의 내부 전극 층들은 전기적으로 함께 접속되는, 다층 인쇄 회로 기판.
- 제 3 항에 있어서,상기 두 개의 외부 전극 층들의 캐패시티브 플레이트 부분들로부터 전기적으로 절연되는 동안, 상기 두 개의 내부 전극 층들을 전기적으로 함께 접속하는 도금된 관통 홀을 더 포함하는, 다층 인쇄 회로 기판.
- 제 3 항에 있어서,상기 두 개의 내부 전극 층들을 전기적으로 함께 접속하는 리벳 비아(rivet via) 및 상기 두 개의 외부 전극 층들 중 하나에 전기적으로 절연된 노드를 더 포함하는, 다층 인쇄 회로 기판.
- 제 3 항에 있어서,상기 두 개의 임베디드 캐패시턴스 구조들 중 제 1 구조들의 외부 전극 층의 절연된 노드에 상기 두 개의 임베디드 캐패시턴스 구조들 중 제 1 구조의 내부 전극 층을 전기적으로 접속하는 버튼 비아(button via)를 더 포함하는, 다층 인쇄 회로 기판.
- 제 6 항에 있어서,상기 제 1 임베디드 캐패시턴스 구조의 결정화된 유전층은 2 마이크론 두께 보다 작은, 다층 인쇄 회로 기판.
- 제 6 항에 있어서,상기 버튼 비아와 중첩하고, 상기 두 개의 임베디드 캐패시턴스 구조들의 일부가 아닌 금속 층에 상기 두 개의 임베디드 캐패시턴스 구조들 중 제 1 구조의 내부 전극 층을 전기적으로 접속하는 적층된 블라인드 비아를 더 포함하는, 다층 인쇄 회로 기판.
- 임베디드 캐패시턴스 구조들을 가진 인쇄 회로 기판을 제조하는 방법에 있어서,두 개의 캐패시턴스 구조들 사이에 샌드위치된 폴리머 유전체층을 포함하는 인쇄 회로 기판 서브 어셈블리의 두 개의 외부 전극 층들을 패터닝하는 단계로서, 상기 두 개의 캐패시턴스 구조들 각각은 하나의 비아에 대한 비아 클리어런스들(via clearances)을 제공하기 위하여 외부 전극 층 및 내부 전극 층 사이에 샌드위치된 결정화된 유전체 산화물 층을 포함하는, 상기 패터닝 단계;상기 비아 클리어런스들 내에 패터닝 후 남아있는 상기 인쇄 회로 기판 서브 어셈블리의 층들을 통과하는 제 1 홀을 형성하는 단계;상기 인쇄 회로 기판 서브 어셈블리의 각각의 측면에 폴리머 유전층 및 최외부 금속 층을 적층하여, 최외부 금속 층들을 가진 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리를 형성하는 단계;상기 임베디드 캐패시턴스 인쇄 회로 기판 서브 어셈블리를 통하여 상기 제 1 홀의 주변에 제 2 홀을 형성하는 단계; 및상기 제 2 홀의 배럴을 도금하여, 상기 제 2 홀의 배럴이 상기 두 개의 캐패시턴스 구조들의 캐패시티브 플레이트 부분들로부터 전기적으로 절연되어있는 동안 상기 최외부 금속 층들을 전기적으로 접속하는 스핀들 비아(spindle via)를 형성하는 단계를 포함하는, 인쇄 회로 기판 제조 방법.
- 제 9 항에 있어서,상기 적층 단계 전에 폴리머 유전체 재료로 상기 제 1 홀을 충전하는 단계를 더 포함하는, 인쇄 회로 기판 제조 방법.
- 제 9 항에 있어서,상기 적층 단계 전에,상기 두 개의 캐패시턴스 구조들 중 제 1 캐패시턴스 구조 및 폴리머 유전층을 통하여 홀을 형성하여, 상기 두 개의 캐패시턴스 구조들의 내부 전극 층들의 부분들을 노출하는 단계;상기 홀을 도금하여, 상기 제 1 캐패시턴스 구조의 외부 전극 층에 상기 두 개의 캐패시턴스 구조들의 내부 전극 층들을 전기적으로 접속하는 단계; 및상기 제 1 캐패시턴스 구조의 외부 전극 층의 홀 주변에 클리어런스 고리(clearance annulus)를 패터닝하여, 상기 제 1 캐패시턴스 구조의 외부 전극 층의 캐패시티브 플레이트 부분들로부터 전기적으로 절연된 두 개의 캐패시턴스 구조들의 결합된 내부 층들의 노드인 리벳 비아를 형성하는 단계를 더 포함하는, 인쇄 회로 기판 제조 방법.
- 제 9 항에 있어서,상기 적층 단계 전에,상기 두 개의 캐패시턴스 구조들 중 상기 제 1 캐패시턴스 구조의 외부 전극 층에 홀을 패터닝하는 단계;상기 홀의 바닥에서 결정화된 유전체 산화물을 제거하여, 상기 제 1 캐패시턴스 구조의 내부 전극 층의 일부를 노출하는 단계;상기 제 1 캐패시턴스 구조의 내부 전극 층의 부분 및 상기 홀의 배럴을 도금하여, 상기 제 1 캐패시턴스 구조의 외부 전극 층에 상기 제 1 캐패시턴스 구조의 내부 전극 층을 전기적으로 접속하는 단계; 및상기 제 1 캐패시턴스 구조의 외부 전극 층의 홀 주변에 클리어런스 고리를 패터닝하여, 상기 제 1 캐패시턴스 구조의 외부 전극 층의 캐패시티브 플레이트 부분들로부터 전기적으로 절연되는 제 1 캐패시턴스 구조의 내부 층의 노드인 버튼 비아(button via)를 형성하는 단계를 더 포함하는, 인쇄 회로 기판 제조 방법.
- 제 12 항에 있어서,상기 적층 단계 후,상기 버튼 비아의 일부를 노출시키는 제 3 홀을 상기 최외부 금속 층들 및 상기 폴리머 유전층 중 하나를 통하여 형성하는 단계; 및상기 제 3 홀의 배럴 및 상기 버튼 비아의 노출된 부분을 도금하여, 상기 버튼 비아에 전기적으로 접속하고 상기 최외부 금속 층들 중 하나에 상기 제 1 캐패시턴스 구조의 내부 전극 층을 전기적으로 접속하는 적층된 비아 노드를 형성하는 단계를 더 포함하는, 인쇄 회로 기판 제조 방법.
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