KR20080074729A - 박막 트랜지스터 장치, 그 제조 방법 및 표시장치 - Google Patents

박막 트랜지스터 장치, 그 제조 방법 및 표시장치 Download PDF

Info

Publication number
KR20080074729A
KR20080074729A KR1020080006505A KR20080006505A KR20080074729A KR 20080074729 A KR20080074729 A KR 20080074729A KR 1020080006505 A KR1020080006505 A KR 1020080006505A KR 20080006505 A KR20080006505 A KR 20080006505A KR 20080074729 A KR20080074729 A KR 20080074729A
Authority
KR
South Korea
Prior art keywords
film
region
semiconductor layer
insulating film
metal film
Prior art date
Application number
KR1020080006505A
Other languages
English (en)
Inventor
아츠노리 니시우라
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20080074729A publication Critical patent/KR20080074729A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)

Abstract

양호한 소스·드레인 콘택 및 저장용량부의 용량안정화, 소스·드레인간의 리크 저감, 게이트 절연막의 내압향상, 콘택 저항의 저저항화를 할 수 있는 박막트랜지스터 장치, 그 제조 방법 및 박막트랜지스터 장치를 가지는 표시장치를 제공한다. 본 발명에 따른 박막트랜지스터 장치는, 기판 위의 소정 영역에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과, 반도체층 위에 형성된 금속막과, 금속막 위 및 반도체층 위에 형성된 게이트 절연막과, 게이트 전극과, 층간 절연막과, 배선 전극을 가지고, 금속막은, 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 콘택홀의 저부가 되는 영역에 형성되고, 금속막이 형성되지 않은 영역의 반도체층의 막두께는, 금속막이 형성된 반도체층의 막두께보다 얇은 것을 특징으로 한다.
저장용량부, 박막트랜지스터 장치, 게이트 절연막, 금속막, 콘택홀

Description

박막 트랜지스터 장치, 그 제조 방법 및 표시장치{THIN FILM TRANSISTOR DEVICE AND MANUFACTURING METHOD THEREOF AND DISPLAY DEVICE}
본 발명은, 액티브 매트릭스방식의 전기광학 표시장치, 특히 액정표시장치 및 유기전계발광(EL:Electroluminescence) 표시장치에 이용되는 박막트랜지스터(TFT:Thin Film Transistor)장치, 그 제조 방법 및 표시장치에 관한 것이다.
최근, TFT를 사용한 액정표시장치 및 EL표시장치 등의 박형표시장치의 개발이 진행되고 있다. 활성 영역의 재료로서 폴리실리콘을 사용한 TFT는 종래의 아모퍼스 실리콘의 TFT와 비교하여 고선명한 패널을 형성할 수 있는 점, 구동회로 영역과 화소 영역을 일체로 형성할 수 있는 점, 또는 구동회로 칩 및 실장의 비용이 불필요하게 되므로 저비용을 가능하게 하는 점등의 이점으로부터 주목받고 있다.
TFT의 구조에는 스태거형와 코플래너형이 있다. 폴리실리콘 TFT에 있어서는, 고온의 실리콘 결정화 공정을 프로세스의 처음에 행할 수 있는 점에서 코플래너가 주류를 이루고 있다. 코플래너형 폴리실리콘 TFT의 일반적인 구조 및 제조 공정을, 도 11을 사용하여 설명한다.
도 11에 나타내는 바와 같이 유리 기판(91)위에 바탕막이 되는 절연막(92)을 형성하고, 그 절연막(92) 위에 막두께가, 예를 들면 50∼100nm의 폴리실리콘 막(93)을 형성하여 패터닝 한다. 이에 따라 TFT를 형성한다. 이 때, 폴리실리콘 막(93)이 게이트 전극의 하층에 있을 경우, 채널 영역 이외의 도전막에도 폴리실리콘 막(93)을 사용하는 경우가 있다. 예를 들면 활성 영역과는 별도로 활성 영역의 연장 위에 폴리실리콘 막(93)을 패터닝하여, 저장용량부의 하부 전극으로서 사용하는 경우가 있다. 폴리실리콘 막(93)을 패터닝 한 후는, 폴리실리콘 막(93)위에 실리콘 산화막 등으로 이루어지는 게이트 절연막(95)을 형성한다. 그 위에 게이트 전극(96) 및 저장용량부의 상부 전극(100)을 형성하고, 층간 절연막(97)을 형성한다. 다음에 폴리실리콘 막(93)에 도달하도록, 게이트 절연막(95) 및 층간 절연막(97)에 깊이가 예를 들면 500∼600nm의 콘택홀(98)을 형성한다. 층간 절연막(97)위에 배선 전극(99)을 형성한다. 이 배선 전극(99)은, 콘택홀(98)을 통해 폴리실리콘 막(93)과 접속된다. 또한, 배선 전극(99)위에 상부 절연막(101)을 형성하여, 배선 전극(99)에 도달하도록 상부 콘택홀(102)을 형성한다. 여기에서, 상부 콘택홀(102)의 개구 불량을 방지하기 위해, 상부 콘택홀(102)은, 콘택홀(98)에 겹치지 않도록 형성한다. 상부 절연막(101)위에 화소 전극(103)을 형성한다. 화소 전극(103)은, 상부 콘택홀(102)을 통해 배선 전극(99)에 접속된다. 즉, 화소 전극(103)은 배선 전극(99)을 통해 폴리실리콘 막(93)에 접속된다. 이에 따라 액티브 매트릭스 방식의 TFT장치가 형성된다.
이상과 같이, 폴리실리콘 막을 게이트 전극의 하층에 형성한 TFT장치를 제조 할 때 주의할 점이 몇 가지 있다. 제1의 주의점은, 저장용량부의 하부 전극으로서 폴리실리콘 막을 사용할 경우, 하부 전극으로서 기능하도록 하기 위해, 폴리실리콘 막의 비저항을 충분하게 낮출 필요가 있다. 그렇게 하기 위해, 폴리실리콘 막으로의 불순물의 도핑량을 늘리는 방법을 생각할 수 있다. 이 때, 도핑량을 증대시키면 게이트 절연막의 데미지도 증대하므로, 데미지를 억제하면서 폴리실리콘 막으로의 도핑량을 증대시킬 필요가 있다. 예를 들면 특허문헌 1에는, 저장용량부의 하부 전극이 되는 폴리실리콘 막에 불순물을 도핑 할 때 저장용량부 이외를 마스크 하여, 하부 전극이 되는 영역의 비저항을 낮추는 방법이 기재되어 있다.
제2의 주의점은, 하층의 폴리실리콘 막에 도달하는 콘택홀을 층간 절연막과 게이트 절연막으로 이루어지는 절연막에 개구할 때, 콘택홀의 저부가 되는 폴리실리콘 막을 관통하지 않는 에칭 프로세스가 요구된다. 관통이 발생하면 콘택홀의 저부와 폴리실리콘 막이 접속되지 않게 된다. 이 때문에, 콘택홀을 통해 화소 전극과 폴리실리콘 막을 전기적으로 접속할 수 있는 개소는, 단지 콘택홀의 측면과 접속되는 폴리실리콘 막으로, 접속 저항이 증대한다.
또한 절연막의 막두께는 층간 절연막 및 게이트 절연막으로 합계 대략 600nm이 되는 한편, 하층의 폴리실리콘 막의 막두께는 대략 50nm이기 때문에, 프로세스의 균일성 및 제어성을 향상시키는 것 만으로는 모든 콘택홀에 있어서 폴리실리콘 막을 관통하지 않고 절연막을 완전히 에칭하는 것은 매우 곤란하다. 그 때문에 이러한 에칭 프로세스에 있어서는, 절연막의 폴리실리콘 막에 대한 높은 에칭 속도비가 필요하다. 에칭 속도비만을 중시한 에칭을 행하면, 폴리실리콘 막의 관통을 발 생시키지 않고 양호하게 콘택홀을 개구할 수 있다. 그러나, 에칭 속도비 만을 중시할 경우, 에칭 속도의 저하에 이어지므로, 매우 두꺼운 절연막을 개구시키기 위해서는 장시간을 필요로 하고, TFT장치의 생산성이 저하하는 문제점이 있었다. 이와 같이, 에칭의 속도비를 중시할 경우, 생산성이 저하하는 트레이드오프를 해결하기 위해서는, 예를 들면 특허문헌 2에 기재한 에칭을 2 내지 3단계로 행함으로써, 선택성 및 양산성을 양립시키는 기술이 있다.
또한, 특허문헌 3에 있어서, 폴리실리콘 막의 하층에 실리콘 막, 실리사이드 막 혹은 금속막 등을 형성함으로써, 에칭의 프로세스 마진을 증대시켜 폴리실리콘 막의 관통이나 에칭 부족도 해소하는 방법이 기재되어 있다.
[특허문헌 1] 일본국 공개특허공보 특개2001-296550호
[특허문헌 2] 일본국 공개특허공보 특개2001-264813호
[특허문헌 3] 일본국 공개특허공보 특개평10-170952호
그러나, 특허문헌 1에 기재한 바와 같이, 폴리실리콘 막을 저장용량부의 하부 전극으로서 사용할 경우, 폴리실리콘 막을 높은 농도로 도핑 할 필요가 있다. 이 경우, 긴 처리 시간을 필요로 하므로, 이 도핑 공정을 가질 경우, TFT장치의 양산성이 낮아진다. 또한 도핑에 의한 저장용량부의 용량이 되는 절연막의 데미지는 회피할 수 없어 저장용량부의 열화를 야기하는 경우가 있다. 또한, 하부 전극을 폴리실리콘 막으로 형성할 경우, 도핑 농도를 변경하는 것 만으로는 저저항화에 한계가 있다. 그로 인해 하부 전극자체가 용량성분을 가지고, 원하는 저장용량특성을 얻을 수 없다는 문제점이 있었다. 또한 저장용량특성 이외에 있어서도, 저장용량의 하부 전극을 폴리실리콘 막으로 형성함으로써, 저장용량에 직렬로 형성되는 저항성분이 증대하는 문제점도 있었다.
그리고, 특허문헌 2에 기재한 기술에서는, 콘택홀의 개구를 2 내지 3단계의 에칭으로 함으로써, 반도체장치의 양산성이 저하하는 경우가 있다. 또한, 특허문헌 3에 기재한 바와 같이, 폴리실리콘 막 아래에 별도의 실리콘 막 등을 형성하는 방법은, 선택성의 면에서 효과는 낮고, 층간 절연막의 에칭 속도 및 막두께의 면내 분포의 편차에 완전히 대응할 수 없는 경우가 있다. 또한 예를 들면 콘택홀의 개구가 양호하게 행해지지 않았을 경우, 신호 배선과 폴리실리콘 막의 도핑 영역과의 전도가 불충분하게 된다. 또한, 폴리실리콘 막의 도핑 영역과 화소 전극의 신호 전달도 양호하게 행해지지 않는 경우가 있기 때문에, 표시 시에 결함을 야기하는 경 우가 있다.
상기의 문제점을 해결하기 위해서는, 예를 들면 적어도 채널부를 형성하는 폴리실리콘 막의 도핑 영역 위에서, 콘택홀의 저부가 되는 영역에 금속막을 형성하는 구조를 생각할 수 있다. 또한 이 콘택홀을 통해 금속막에 상층의 화소 전극 등이 직접 접속되는 구조 및 폴리실리콘 막 및 금속막을 연장시켜서 형성함으로써, 저장용량부의 하부 전극을 형성하는 구조를 생각할 수 있다.
즉, 상기 기재의 구조에 있어서는, 콘택홀을 통해 접속되는 상층의 화소 전극 등과의 접속 저항을 저감 할 수 있고, 양호한 표시 특성을 얻을 수 있다. 또한 저장용량부의 하부 전극 위에 저저항인 금속막을 형성하고 있기 때문에, 도핑 시의 절연막의 열화를 억제하여, 양산성을 확보할 수 있다. 이 때문에, 안정된 용량을 형성할 수 있고, 표시 특성을 향상시킬 수 있다.
그러나, 상기 기재의 구조에 있어서는, 금속막이 폴리실리콘 막과 실리사이드 반응 등 할 경우, 게이트 전극 바로 아래 및 주변의 금속막의 제거 공정후에 있어서도, 실리사이드 막이 완전히 제거되지 않는 경우가 있다. 이 실리사이드 막이 채널층 위에 잔존하고 있으면, 실리사이드 막이 소스·드레인간의 리크 패스가 된다. 이에 따라 오프 전류가 증대하여 양호한 트랜지스터 특성을 얻을 수 없는 문제점이 있다.
본 발명은, 이러한 문제점을 해결하기 위한 것으로서, 반도체층의 소스 영역 및 드레인 영역과 배선 사이의 양호한 콘택 및 저장용량부의 용량의 안정화와 함께, 소스·드레인간의 리크를 저감하여, 게이트 절연막의 내압을 향상시키고, 콘택 저항을 저감 할 수 있는 박막트랜지스터 장치, 그 제조 방법 및 박막트랜지스터 장치를 가지는 표시장치를 제공하는 것을 목적으로 한다.
전술한 과제를 해결하기 위해, 본 발명에 따른 박막트랜지스터 장치는, 기판위의 소정 영역에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과, 상기 반도체층 위에 형성된 금속막과, 상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과, 상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막에 접속되는 배선 전극을 가지고, 상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇은 것을 특징으로 한다.
또한 전술한 과제를 해결하기 위해, 본 발명에 따른 박막트랜지스터 장치의 제조 방법은, 기판 위의 소정 영역에 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층을 형성하는 공정과, 상기 반도체층 위에 금속막을 형성하는 공정과, 상기 금속막 위 및 상기 반도체층 위에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 위 및 상기 게이트 절연막 위에 층간 절연막을 형성하는 공정과, 상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막과 접속되는 배선 전극을 형성하는 공정을 가지 고, 상기 반도체층의 상기 소스 영역 및 상기 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 상기 금속막이 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇은 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 장치에 의하면, 반도체층의 소스 영역 및 드레인 영역과 배선 사이의 양호한 콘택 및 저장용량부의 용량의 안정화와 함께, 소스·드레인간의 리크를 저감하여, 게이트 절연막의 내압을 향상시키고, 콘택 저항을 저감 할 수 있다.
실시예 1.
이하, 본 발명을 적용한 구체적인 실시예에 대해, 도면을 참조하면서 상세하게 설명한다. 본 발명의 실시예에 따른 박막트랜지스터 장치는, TFT어레이 기판(1)을 구성한다. 도 1은 본 실시예에 따른 TFT어레이 기판(1)의 구성을 나타내는 평면 모식도다. TFT어레이 기판(1)은, 표시 영역(2)과, 표시 영역(2)을 둘러싸고 설치된 액틀 영역(3)을 가진다. 이 표시 영역(2)에는, 복수의 게이트 신호선(4) 및 복수의 소스 신호선(5)이 형성되어 있다. 복수의 게이트 신호선(4)은 각각 평행하게 설치되어 있다. 마찬가지로, 복수의 소스 신호선(5)은 각각 평행하게 설치된다. 또 게이트 신호선(4)과, 소스 신호선(5)은 직교하고 있다. 게이트 신호선(4)과 소스 신호선(5)으로 둘러싸인 영역이 화소(6)가 된다. 즉, TFT어레이 기판(1)위에서는, 화 소(6)가 매트릭스 모양으로 배열된다.
또한, TFT어레이 기판(1)의 액틀 영역(3)에는, 게이트 신호 구동회로(7)와 소스 신호 구동회로(8)가 설치된다. 게이트 신호선(4) 및 소스 신호선(5)은, 각각 표시 영역(2)에서 액틀 영역(3)까지 연장하여 설치되어 있다. 게이트 신호선(4)은, TFT어레이 기판(1)의 단부에서 게이트 신호 구동회로(7)와 접속된다. 게이트 신호 구동회로(7)의 근방에는, 도시하지 않은 외부배선이 형성되어, 게이트 신호 구동회로(7)와 접속되어 있다. 소스 신호선(5)은, TFT어레이 기판(1)의 단부에서, 소스 신호 구동회로(8)와 접속된다. 또한 소스 신호 구동회로(8)의 근방에는, 도시하지 않은 외부배선이 형성되어, 소스 신호 구동회로(8)와 접속된다.
화소(6)안에는, 적어도 하나의 TFT(9)와 저장용량부(10)가 형성되어 있다. TFT(9)는 게이트 신호선(4)과 소스 신호선(5)이 교차하는 근방에 형성되어 있다. 또,TFT(9)에는 저장용량부(10)가 직렬로 접속되어 있다.
다음에 이와 같이 구성된 TFT어레이 기판(1)에 대해, 더욱 상세하게 설명한다. 본 실시예는, 본 발명을, 예를 들면 액정표시장치를 구성하는 박막트랜지스터 장치가 되는 액정 패널용 기판에 적용할 수 있다. 도 3b에 본 실시예에 따른 TFT어레이 기판(1)을 구성하는 박막트랜지스터 장치(이하, TFT장치라고 한다.)의 단면도를 나타낸다. 도 3b에 나타내는 바와 같이 유리 기판(11)위에 보호 절연막(12)이 형성되어 있다. 보호 절연막(12)위에 반도체층이 되는 폴리실리콘 막(13)이 형성되고, 채널 영역 13c을 사이에 두고 소스 영역 13a 및 드레인 영역 13b가 형성되어 있다. 폴리실리콘 막(13)위에 금속막(14)이 형성되어 있다. 금속막(14)위에 게이트 절연막(15)이 형성되고, 게이트 절연막(15)을 사이에 두고 채널 영역 13c와 대향하는 위치에 게이트 전극(16)이 형성되어 있다. 또한, 그 위에, SiO2등으로 이루어지는 층간 절연막(17)이 형성되어 있다. 층간 절연막(17) 및 게이트 절연막(15)에 금속막(14)에 도달하는 콘택홀(18)이 형성되어 있다. 또한 배선 전극(19)이 층간 절연막(17)위에 형성되어 있다. 배선 전극(19)은, 콘택홀(18)을 통해 소스 영역 13a위 및 드레인 영역 13b위에 형성되어 있는 금속막(14)과 접속된다.
도 3b에 나타내는 TFT장치에 있어서, 소스 영역 13a 및 드레인 영역 13b위에서, 적어도 콘택홀(18)의 저부가 되는 영역에 금속막(14)이 형성되어 있기 때문에, 콘택홀(18)을 개구할 때의 에칭에 있어서, 폴리실리콘 막(13)을 관통하는 것을 억제할 수 있다. 이 이유는 후술한다. 또한 금속막(14)을 통해 배선 전극(19)을 폴리실리콘 막(13)의 소스 영역 13a 및 드레인 영역 13b와 저저항으로 접속할 수 있다. 이 때문에, 이 TFT장치를 가지는 표시장치의 표시특성을 향상시킬 수 있다. 또한 후술하는 바와 같이, 에칭에 의해, 채널 영역 13c위에 형성된 실리사이드 막 등을 제거한다. 이에 따라 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감을 방지 할 수 있다. 또한 후술하는 바와 같이, 폴리실리콘 막(13)위에 형성된 금속막(14)을, 예를 들면 습식 에칭에 의해 패터닝 한다. 이 때, 금속막(14)이 제거된 영역인 채널 영역 13c의 표면의 요철(거칠기)은, 폴리실리콘 막(13)의 금속막(14)이 형성되어 있는 영역인 소스 영역 13a 및 드레인 영역 13b의 요철보다도 작아진다. 이에 따라 게이트 절연막(15)의 내압을 향상시킬 수 있다. 상세한 것은 후술한다.
다음에 도 2a 내지 도 2c 및 도 3a 및 도 3b를 사용하여 도 3b에 나타내는 TFT장치의 제조 방법을 나타낸다. 도 2a에 나타내는 바와 같이 석영기판 또는 유리 기판등으로 이루어지는 기판(11)의 표면에, CVD법을 사용하여 실리콘 산화막 또는 실리콘 질화막등의 절연성 막으로 이루어지는 보호 절연막(12)을 형성한다. 보호 절연막(12)위에, 예를 들면 막두께 50∼200nm의 폴리실리콘 막(13)을 형성한다. 이 폴리실리콘 막(13)을 에칭으로 패터닝 하고, 섬 형상의 폴리실리콘 막(13)을 형성한다. 폴리실리콘 막(13)에는, 후공정에 있어서, 채널 영역 13c를 사이에 두고 소스 영역 13a 및 드레인 영역 13b가 형성된다(도시 생략).
도 2b에 나타내는 바와 같이 스퍼터링법 등에 의해 폴리실리콘 막(13)위에 금속막(14)을 형성한다. 그리고, 금속막(14)을 사진제판법 또는 인산 및 질산 등의 혼합액에 의한 습식 에칭으로 패터닝 한다. 이 때, 패터닝으로 금속막(14)을 남기는 영역은, 적어도 후술하는 콘택홀(18)의 저부에 해당하는 영역이며, 소스 영역 13a 및 드레인 영역 13b의 상부이다. 이 금속막(14)의 막두께가 두꺼울 경우, 금속막(14)의 하층에 형성되어 있는 폴리실리콘 막(13)으로의 불순물의 도핑이 곤란하게 되는 경우가 있다. 이 때문에, 금속막(14)의 막두께는 대략 20nm이하인 것이 바람직하다. 또한 TFT의 임계값 및 이동도의 성능향상으로 인해, 후공정에 있어서 금속막(14)에, 350∼500도의 열처리를 행하는 것이 바람직하다. 이 열처리를 용이하게 행하기 위해, 금속막(14)은, 예를 들면 Ti(티탄), Ta(탄탈), W(텅스텐) 및 Mo(몰리브덴) 등의 고융점 금속 또는 TiN, TaN, WN, MoN, ZrN, VN, NbN, TiB2, ZrB2, HfB2, VB2, NbB2 또는 TaB2등의 도전성의 금속 화합물을 사용하는 것이 바람직하다. 다음에 금속막(14)위에 레지스트(24)를 형성한다.
도 2c에 나타내는 바와 같이 폴리실리콘 막(13)위의 금속막(14)이 형성되어 있는 소스 영역 13a 및 드레인 영역 13b위 이외를 CF4 및 CHF3등의 혼합 가스를 사용한 드라이 에칭으로, 예를 들면 2∼20nm에칭한다. 이에 따라 금속막(14) 및 폴리실리콘 막(13)이 형성되고, 금속막(14)의 패터닝 시에 제거되지 않은 실리사이드 막등이, 폴리실리콘 막(13)의 채널 영역 13c위에서 제거된다. 이 실리사이드 막이 채널 영역 13c의 표면에 잔존할 경우, 소스·드레인간의 리크 패스가 되는 경우가 있다. 이에 따라 오프 전류가 증대하여, 트랜지스터 특성이 저감하는 경우가 있다. 또한 폴리실리콘 막(13)의 표면을 드라이 에칭함으로써, 폴리실리콘 막(13)의 표면의 요철을 저감시켜, 후술하는 게이트 절연막의 내압을 향상시킬 수 있다. 또한 채널 영역 13c위에 형성되는 실리사이드 막 등을 제거함으로써, 채널 영역 13c의 폴리실리콘 막(13)의 막두께를 얇게 한다. 이에 따라 TFT의 임계값 전압 Vth를 저감할 수 있는 경우가 있다.
그리고, 도 3a에 나타내는 바와 같이, CVD법 등을 사용하여 보호 절연막(12), 폴리실리콘 막(13) 및 금속막(14) 위에, 예를 들면 막두께 70∼150nm의 게이트 절연막(15)을 형성한다. 게이트 절연막(15)은, 예를 들면 실리콘 산화막 등으로 형성한다. 그 후에 게이트 절연막(15)위에 스퍼터링법등을 사용하여, TFT의 게 이트 전극이 되는 금속막을 형성한다. 이 때, 금속막의 막두께는, 100∼150nm으로 형성하는 것이 바람직하다. 그리고, 이 게이트 전극이 되는 금속막을 에칭하여, 패터닝을 행하고, 게이트 전극(16)을 형성한다. 다음에 게이트 전극(16)을 마스크로서, 예를 들면 인 등의 불순물의 이온 주입에 의해, TFT의 능동층인 폴리실리콘 막(13)에 소스 영역 13a 및 드레인 영역 13b가 되는 영역을 자기정합으로 형성한다. 이 때, 게이트 전극(16)의 하측의 영역에는 불순물은 주입되지 않는다. 이 불순물이 주입되지 않는 영역이 채널 영역 13c가 된다.
여기에서, 도 3a에 나타내는 바와 같이 게이트 전극(16)의 드레인 영역 13b측의 단부와, 드레인 영역 13b위에 형성된 금속막(14)의 채널 영역 13c측의 단부의 거리 L은, TFT의 리크를 방지하기 위해, L≥1㎛로 하는 것이 바람직하다. 다음에 게이트 전극(16) 및 게이트 절연막(15)위에, 예를 들면 CVD법을 사용하여, 실리콘 산화막 등으로 이루어지는 층간 절연막(17)을 형성한다. 이 때, 층간 절연막(17)의 막두께는, 300∼700nm으로 하는 것이 바람직하다.
다음에 도 3b에 나타내는 바와 같이 폴리실리콘 막(13)위에 형성된 금속막(14)에 도달하도록, 층간 절연막(17) 및 게이트 절연막(15)에 예를 들면 이방성 드라이에칭법을 사용하여 콘택홀(18)을 형성한다. 드라이에칭은, 예를 들면 CF4 및 SF6을 에칭 가스로서 사용하는 반응성 이온에칭, 케미컬 드라이에칭, 또는 플라즈마에칭 등을 사용한다. 이 때, 에칭 가스의 혼합비를 바꾸어 에칭 레이트를 바꾸어도 된다.
일반적으로, 케미컬 드라이에칭 또는 플라즈마에칭에 있어서, 폴리실리콘 막(13)과 실리콘 산화막의 에칭 속도비는 대략 10이상이다. 즉, 게이트 절연막(15)인 실리콘 산화막보다 폴리실리콘 막(13)의 에칭 속도 쪽이 빠르다. 이 때문에, 케미컬 드라이에칭 또는 플라즈마에칭 시, 에칭이 폴리실리콘 막(13)의 표면에서 멈추지 않고, 폴리실리콘 막(13)을 관통하는 경우가 있다. 한편, 반응성 이온 에칭에 있어서는, 에칭 속도비를 역회전시켜서 실리콘 산화막보다 폴리실리콘 막(13)의 에칭 속도를 느리게 할 수 있다. 그러나, 기판면 내에 있어서 복수 형성되는 콘택홀(18)을 개구시키기 위해, 층간 절연막(17)의 막두께의 편차를 고려하여 오버 에칭을 행할 필요가 있다. 또한 폴리실리콘 막(13)의 막두께는 층간 절연막(17)의 막두께에 대하여 얇다. 이 때문에, 폴리실리콘 막(13)의 표면에서 에칭이 멈추도록 하는 것은 곤란하다. 또한, 에칭 속도비를 역회전시켜서 실리콘 산화막보다 폴리실리콘 막(13)의 에칭 속도를 느리게 하면 에칭 전체의 속도가 늦어지므로, TFT장치의 양산성을 저하시키고, 에칭면에 잔사가 부착되는 경우도 있다. 이 경우, 이 잔사를 제거하기 위한 후 처리가 필요한 경우가 있다.
그래서, 본 실시예에 있어서는, 폴리실리콘 막(13)위에서, 적어도 콘택홀(18)의 저부에 해당하는 영역의 소스 영역 13a위 및 드레인 영역 13b위에 금속막(14)을 형성한다. 이에 따라 콘택홀(18)의 저부에 금속막(14)이 형성된다. 일반적으로, 금속막과 실리콘 산화막의 에칭 속도비를 대략 1미만으로 하는 것은 용이하다. 이 때문에, 폴리실리콘 막(13)위에 금속막(14)을 형성함으로써, 에칭 시에, 콘택홀(18)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있고, 후술하는 배선 전극과 소스 영역 13a 및 드레인 영역 13b의 접속을 양호하게 할 수 있다.
그 후에 예를 들면 스퍼터링법을 사용하여, TFT장치의 기판 전체면에 알루미늄 등의 저저항 도전막을 형성하여, 패터닝을 행함으로써, 층간 절연막(17)위에 배선 전극(19)을 형성한다. 이 배선 전극(19)은 콘택홀(18) 및 금속막(14)을 통해 소스 영역 13a 또는 드레인 영역 13b에 접속된다.
여기에서, 도 4에 도 3b에서 나타내는 박막트랜지스터 장치의 점선원 내의 확대도를 나타낸다. 도 4에 나타내는 바와 같이 반도체층인 폴리실리콘 막(13)은, 이 폴리실리콘 막(13)위에 금속막(14)이 형성되어 있는 영역인 소스 영역 13a와, 금속막(14)이 형성되지 않는 영역인 채널 영역 13c에 있어서, 표면의 요철이 다르다. 금속막(14)이 형성되지 않는 영역인 채널 영역 13c의 폴리실리콘 막(13)의 표면은, 금속막(14)이 형성되어 있는 영역인 소스 영역 13a의 표면보다도 요철(거칠기)이 작다. 이하에, 도 5를 사용하여 폴리실리콘 막(13)의 표면의 요철 차이를 설명한다.
도 5는, 폴리실리콘 막(13)위에 금속막(14)을 형성하여, 이 금속막(14)을 제거하는 공정을 나타내는 제조공정 단면도이다. 도 5a에 나타내는 바와 같이 폴리실리콘 막(13)의 표면은 요철을 가진다. 다음에 도 5b에 나타내는 바와 같이 폴리실리콘 막(13)위에 금속막(14)이 형성된다. 이 때, 폴리실리콘 막(13)과 금속막(14) 사이에는, 막두께 대략 1∼3mm의 실리사이드 막(30)이 형성된다. 그리고, 도 5c에 나타내는 바와 같이 실리사이드 막(30) 및 금속막(14)이, 예를 들면 습식 에칭에 의해 제거된다. 폴리실리콘 막(13)위에 형성되는 실리사이드 막(30) 및 금속막(14) 을 에칭에 의해 제거하므로, 폴리실리콘 막(13)의 표면의 요철이 감소한다. 이 때문에, 도 5c에 나타내는 금속막(14)이 제거된 영역의 폴리실리콘 막(13)의 표면은, 도 5a에 나타내는 폴리실리콘 막(13)의 표면보다도 요철이 저감된다. 이 때, 금속막(14) 및 실리사이드 막(30)이 제거된 영역의 폴리실리콘 막(13)의, JISBO601로 규정되는 표면 거칠기 Ra는, 금속막(14)이 형성되어 있는 영역의 폴리실리콘 막(13)의 표면 거칠기 Ra에 대하여, 대략 1/2이하가 된다. 그리고, 폴리실리콘 막(13) 표면의 요철이 저감되므로, 폴리실리콘 막(13)위에 형성되는 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다. 여기에서, 채널 영역 13c위의 실리사이드 막(30) 및 금속막(14)이 드라이에칭에 의해 제거될 경우, 실리사이드 막(30) 및 금속막(14)이 제거된 영역의 폴리실리콘 막(13)의 표면의 요철을 보다 저감시킬 수 있기 때문에, 게이트 절연막(15)의 게이트 절연 내압을 더 향상시킬 수 있다. 또한 폴리실리콘 막(13)의 소스 영역 13a 및 드레인 영역 13b에 있어서, 표면의 요철을 미리 크게 형성하면, 금속막(14)을 통해, 소스 영역 13a 및 드레인 영역 13b와, 배선 전극(19)의 접촉 면적을 증대시킬 수 있다. 이에 따라 콘택 저항을 저감 할 수 있다.
여기에서, 도 6에, 폴리실리콘 막(13)의 채널 영역 13c를 에칭할 경우와, 에칭하지 않는 경우에 있어서의 게이트 절연 내압을 나타낸다. 도 6의 가로축은 게이트 절연막 내부의 전계 강도(MV/cm), 세로축은 게이트 전류(A)를 나타낸다. 도 6에 나타내는 바와 같이 에칭된 폴리실리콘 막(13)은, 에칭되지 않은 폴리실리콘 막(13)보다도 높은 게이트 절연 내압을 가진다.
본 실시예에서는, 폴리실리콘 막(13)의 소스 영역 13a 및 드레인 영역 13b위에서, 적어도 콘택홀(18)의 저부가 되는 영역에 금속막(14)을 형성한다. 그리고, 금속막과 실리콘 산화막의 에칭 속도비를 대략 1미만으로 하여, 콘택홀(18)형성을 위한 에칭을 행한다. 이에 따라 에칭 시에, 콘택홀(18)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있다. 또, 소스 영역 13a 또는 드레인 영역 13b와 배선 전극(19)의 접속 저항의 증대를 억제할 수 있다. 그리고, 금속막(14)이 형성되지 않는 채널 영역 13c의 표면을 에칭하여, 채널 영역 13c의 막두께를 금속막(14)이 형성되어 있는 소스 영역 13a 및 드레인 영역 13b의 막두께보다 얇게 형성한다. 이에 따라 실리사이드 막 등이 제거되므로, 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감 등을 방지할 수 있다. 또한, 폴리실리콘 막(13)위에 금속막(14)을 형성하고, 채널 영역 13c의 금속막(14)을 제거함으로써, 폴리실리콘 막(13)의 채널 영역 13c의 표면의 요철이 저감된다. 이에 따라 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다.
실시예 2.
실시예 2에 따른 표시장치에 대해서 도 7을 참조하여 설명한다. 도 7은, 실시예 2에 따른 TFT장치의 단면도다. 도 7에 나타내는 실시예 2에 따른 TFT장치에 있어서, 도 2 및 도 3에 나타내는 실시예 1과 동일 구성요소에는 동일한 부호를 붙여, 그 상세한 설명은 생략한다.
도 7에 나타내는 TFT장치에 있어서, 도 2 및 도 3에 나타내는 실시예 1과 다른 점은, 게이트 전극(16)과 동층에 형성된 저장용량부의 상부 전극(20)을 가지는 점 및 게이트 절연막(15)을 사이에 두고 저장용량부의 상부 전극(20)과 대향하는 하부 전극에 금속막(14) 및 폴리실리콘 막(13)의 적층막을 가지고 있는 점이다.
이하, 본 실시예에 따른 TFT장치의 제조 방법에 대해 상세하게 설명한다. 실시예 1과 공통되는 TFT장치의 상세한 제조 방법은 생략한다. 우선, 폴리실리콘 막(13)을 섬 모양으로 패터닝 할 때 및 금속막(14)을 형성할 때, 폴리실리콘 막(13) 및 금속막(14)을 저장용량부의 하부 전극을 형성하는 영역까지 연장하여 형성한다. 다음에 금속막(14)위에 게이트 절연막(15)을 형성한다. 여기에서, 저장용량부의 하부 전극이 되는 폴리실리콘 막(13) 및 금속막(14)위에 형성되는 게이트 절연막(15)이 저장용량부의 유전막이 된다. 즉, 저장용량부의 유전막과 게이트 절연막(15)은 동일재료로 이루어진다. 게이트 절연막(15)위에 형성된 금속막을 패터닝 하여 게이트 전극(16) 및 저장용량부의 상부 전극(20)을 형성한다. 즉, 게이트 전극(16)과 저장용량부의 상부 전극(20)은 동일재료로 이루어진다. 이 때, 폴리실리콘 막(13)위에 형성된 금속막(14)과 저장용량부의 유전막이 되는 게이트 절연막 (15)을 사이에 두고 대향하는 위치에 저장용량부의 상부 전극(20)을 형성한다.
여기에서, 종래와 같이, 저장용량부의 하부 전극을 폴리실리콘 막(13)에만 형성할 경우, 저장용량부의 상부 전극(20)의 형성전에, 하부 전극의 비저항을 저감시키기 위해, 고도즈의 불순물을 폴리실리콘 막(13)에 도핑 할 필요가 있었다. 본 실시예에 있어서는, 폴리실리콘 막(13)위에 금속막(14)을 형성하고 있는 것으로 저장용량부의 하부 전극의 저저항화를 도모할 수 있기 때문에, 이러한 도핑 공정은 불필요하다. 게이트 전극(16) 및 저장용량부의 상부 전극(20)을 형성한 후는, 실시 예 1과 마찬가지로, 층간 절연막(17), 콘택홀(18), 배선 전극(19)을 순서대로 형성한다.
또한, 저장용량부의 상부 전극(20)과 하부 전극 사이에 형성되는 유전막으로서는, 전술한 게이트 절연막(15)을 사용할 수 있다. 이 경우, 게이트 절연막(15)을 저장용량부의 유전막으로서 사용하므로, TFT장치의 제조 공수가 증대하지 않는다. 또한 본 실시예에서는, 저장용량부의 유전막으로서 게이트 절연막(15)을 사용했지만, 이에 한정되지 않고, 별도로 형성해도 된다. 예를 들면 실리콘 질화막등의 유전율이 높은 절연막을 별도로 형성해도 된다. 이 경우, 저장용량부의 용량을 증대시킬 수 있다.
이와 같이 구성된 본 실시예에서는, 폴리실리콘 막(13) 및 금속막(14)을 저장용량부의 하부 전극을 형성하는 영역까지 연장하여 형성한다. 즉, 소스 영역 13a 및 드레인 영역 13b위이며, 적어도 콘택홀(18)의 저부가 되는 영역에 금속막(14)을 형성한다. 이 때, 채널 영역 13c위에 형성된 금속막(14) 및 실리사이드 막(3O)은 에칭에 의해 제거된다. 또한 저장용량부의 하부 전극이 되는 폴리실리콘 막(13)위에 금속막(14)을 형성한다. 금속막(14)이 형성되지 않는 채널 영역 13c의 막두께는, 채널 영역 13c위에 형성된 실리사이드 막등을 제거함으로써, 금속막(14)이 형성되어 있는 영역인 소스 영역 13a 및 드레인 영역 13b의 막두께보다 얇게 형성한다. 또한, 게이트 절연막(15)을 저장용량부까지 연장하여 형성하여, 게이트 절연막(15)을 저장용량부의 유전막으로 한다. 게이트 절연막(15)위에 게이트 전극(16)과 동 층에 저장용량부의 상부 전극(20)을 형성한다.
폴리실리콘 막(13)의 소스 영역 13a 및 드레인 영역 13b위이며 콘택 홀트(18)의 저부가 되는 영역에 금속막(14)이 형성되어 있기 때문에, 에칭 시에, 콘택홀(18)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있다. 또한 실리사이드 막등을 제거함으로써, 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감 등을 방지할 수 있다. 또한, 저장용량부의 하부 전극을 금속막(14)과 폴리실리콘 막(13)의 적층막으로 하고 있기 때문에, 하부 전극의 저저항화를 위한 도핑 공정이 불필요하여, 대폭 TFT장치의 제조 공정시간을 단축할 수 있다. 또한 저장용량부의 하부 전극이 폴리실리콘 막(13)뿐인 경우와 비교하여 보다 저저항화할 수 있으며, 저장용량부에 직렬로 형성되는 저항성분을 저감시킬 수 있다. 즉, 저장용량부의 용량을 안정시킬 수 있다. 또한, 폴리실리콘 막(13)의 채널 영역 13c에 형성된 실리사이드 막 및 금속막(14)을 제거함으로써, 폴리실리콘 막(13)의 채널 영역 13c의 표면의 요철이 저감된다. 이에 따라 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다.
실시예 3.
실시예 3에 따른 TFT장치에 대해서 도 3a 및 도 8을 참조하여 설명한다. 도 8에 나타내는 TFT장치에 있어서, 도 2 및 도 3에 나타내는 실시예 1에 따른 TFT장치와 다른 점은, 층간 절연막(17)위에 형성된 상부 절연막(21)을 가지는 점, 상부 절연막(21)위에 형성된 화소 전극(23)을 가지는 점 및 화소 전극(23)과 금속막(14)을 접속하기 위해, 상부 콘택홀(22)을 가지는 점이다.
즉, 도 3a에 나타내는 TFT장치에 있어서, 소스 영역 13a위에 형성된 금속 막(14)에 도달하도록 층간 절연막(17) 및 게이트 절연막(15)을 에칭하여, 콘택홀(18)을 형성한다. 층간 절연막(17)위에 금속막(14)을 통해 소스 영역 13a 또는 드레인 영역 13b에 접속되는 배선 전극(19)을 형성한다. 상부 절연막(21)은, 예를 들면 CVD법을 사용하여 실리콘 산화막 또는 실리콘 질화막 등을 형성한다. 또는, 수지막등을 도포해도 된다. 또한, 이들의 적층막 등이어도 된다. 그 후에 드레인 영역 13b위에 형성된 금속막(14)이 노출하도록 상부 절연막(21), 층간 절연막(17) 및 게이트 절연막(15)을 에칭하여, 상부 콘택홀(22)을 형성한다. 그리고, 상부 절연막(21)위에 화소 전극(23)을 형성함으로써, 화소 전극(23)과 금속막(14)을 접속한다. 화소 전극(23)은, 예를 들면 ITO등의 투명도전 재료또는 Al등의 금속재료를, 스퍼터링법을 사용하여 형성하고, 그 후 패터닝하여 형성한다.
상부 콘택홀(22)을 개구할 때에 에칭되는 절연막은, 상부 절연막(21), 층간 절연막(17) 및 게이트 절연막(15)이다. 실시예 1에 있어서, 드레인 영역 13b위에 콘택홀(18)을 형성할 때에 에칭되는 절연막은, 층간 절연막(17) 및 게이트 절연막(15)이다. 즉, 본 실시예에 있어서의 상부 콘택홀(22)쪽이 에칭되는 절연막의 막두께가 두껍다. 에칭되는 절연막의 막두께가 두꺼울 경우, 콘택홀의 저면의 개구를 넓히기 위해서는, 장시간 에칭할 필요가 있다. 이 때문에, 에칭에 의해 형성되는 콘택홀이 폴리실리콘 막(13)을 관통할 가능성이 증대한다. 그러나, 폴리실리콘 막(13)위에 금속막(14)이 형성되어 있기 때문에, 상부 콘택홀(22)의 에칭 시에 폴리실리콘 막(13)에 상부 콘택홀(22)이 관통되지 않고 절연막을 제거할 수 있다. 또한 화소 전극(23)과 드레인 영역 13b는 금속막(14)을 통해 접속되어 있기 때문에, 저저항으로 접속할 수 있고, 표시장치의 표시 특성을 향상시킬 수 있다.
여기에서, 도 9에 종래의 상부 콘택홀(22)이 형성되어 있는 TFT장치를 나타낸다. 도 9에 나타내는 바와 같이 종래는, 화소 전극(23)은, 상부 콘택홀(22)을 통해, 배선 전극(19)에 접속되어 있다. 또한, 배선 전극(19)은, 콘택홀(18)을 통해 금속막(14)에 접속되어 있다. 본 실시예의 TFT장치는, 화소 전극(23)과 드레인 영역 13b 사이에 형성되어 있는 도전층은, 배선 전극(19) 및 금속막(14)의 2종류에서 금속막(14)의 1종류로 저감할 수 있다. 즉, 화소 전극(23)과 드레인 영역 13b 사이에 형성되는 도전층을 2종류에서 1종류로 함으로써, 다른 재질로 이루어지는 도전 층 사이에 발생하는 접속저항을 저감 할 수 있기 때문에, TFT장치 전체의 접속 저항을 저감할 수 있고, 표시장치의 표시 특성을 향상시킬 수 있다.
이와 같이 구성된 본 실시예에서는, 소스 영역 13a위에서, 적어도 콘택홀(18)의 저부가 되는 영역에 금속막(14)을 형성한다. 또한 드레인 영역 13b위이며, 적어도 상부 콘택홀(22)의 저부가 되는 영역에 금속막(14)을 형성한다. 이 때, 채널 영역 13c위에 형성되는 금속막(14) 및 실리사이드 막(30)은, 에칭 등에 의해 제거된다. 금속막(14)이 형성되지 않은 채널 영역 13c의 막두께는, 채널 영역 13c위에 형성되는 실리사이드 막 등을 제거함으로써, 금속막(14)이 형성되어 있는 영역의 소스 영역 13a 및 드레인 영역 13b의 막두께보다 얇게 형성한다. 또한, 배선 전극(19)위에 상부 절연막(21)을 형성한다. 다음에 상부 절연막(21), 층간 절연막(17) 및 게이트 절연막(15)을 에칭함으로써 상부 콘택홀(22)을 형성한다.상부 절연막(21)위에 화소 전극(23)을 형성한다.
소스 영역 13a 및 드레인 영역 13b위이며, 적어도 콘택홀(18) 및 상부 콘택홀(22)의 저부가 되는 영역에 금속막(14)을 형성함으로써, 에칭 시에, 콘택홀(18) 및 상부 콘택홀(22)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있다. 또한 채널 영역 13c위에 형성되는 실리사이드 막 등이 제거되므로, 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감 등을 방지할 수 있다. 또한, 화소 전극(23)과 폴리실리콘 막(13)의 드레인 영역 13b 사이에 형성되는 도전막은 금속막(14)만으로 할 수 있기 때문에, TFT장치 전체의 접속 저항을 저감 할 수 있다. 이에 따라 표시장치의 표시 특성을 향상시킬 수 있다. 또한 폴리실리콘 막(13)의 채널 영역 13c위에 형성된 금속막(14) 및 실리사이드 막(30)을 제거한다. 이에 따라 폴리실리콘 막(13)의 채널 영역 13c의 표면의 요철이 저감되므로, 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다.
실시예 4.
실시예 4에 따른 TFT장치에 대해 도 3a 및 도 10을 참조하여 설명한다. 도 10에 나타내는 TFT장치에 있어서, 도 2 및 도 3에 나타내는 실시예 1에 따른 TFT장치와 다른 점은, 층간 절연막(17)위에 배선 전극(19)이 형성되는 점, 배선 전극(19)은 직접 금속막(14)에 접속되지 않고, 상부 절연막(21)위에 형성되는 화소 전극(23)을 통해 금속막(14)에 접속되는 점이다.
즉, 도 3a에 나타내는 TFT장치에 있어서 층간 절연막(17)까지 형성한 후, 층간 절연막(17)위이며 소스 영역 13a 및 드레인 영역 13b위와는 다른 영역에 배선 전극(19)을 형성한다. 그리고, 배선 전극(19)위에 상부 절연막(21)을 형성한다. 다 음에 상부 콘택홀(22)을 소스 영역 13a 및 드레인 영역 13b위에 각각 형성된 금속막(14)에 도달하도록 형성한다. 상부 절연막(21)위에 화소 전극(23)을 형성함으로써, 화소 전극(23)을 통해 배선 전극(19)과 금속막(14)을 접속시킨다. 소스 영역 13a위와 드레인 영역 13b위에 각각 형성되는 상부 콘택홀(22)을 1공정으로 형성하고, 상부 절연막(21)위에 형성되는 화소 전극(23)과 금속막(14)을 접속하고 있기 때문에, TFT장치의 제조 시간을 단축할 수 있다. 또한 콘택홀 형성을 위해 필요한 마스크수를 삭감할 수 있다.
이와 같이 구성된 본 실시예에 있어서는, 소스 영역 13a 및 드레인 영역 13b위에서, 적어도 상부 콘택홀(22)의 저부가 되는 영역에 금속막(14)을 형성한다. 이 때, 채널 영역 13c위에 형성된 금속막(14) 및 실리사이드 막(30)은, 예를 들면 에칭에 의해 제거된다. 또한 금속막(14)이 형성되지 않는 채널 영역 13c의 막두께는, 채널 영역 13c위에 형성되는 실리사이드 막 등을 제거함으로써, 금속막(14)이 형성되어 있는 영역의 소스 영역 13a 및 드레인 영역 13b의 막두께보다 얇게 형성한다. 또한 층간 절연막(17)위에 배선 전극(19)을 형성하고, 배선 전극(19)위에 형성된 상부 절연막(21)위에 화소 전극(23)을 형성한다.이 화소 전극(23)을 통해, 배선 전극(19)과 금속막(14)이 접속된다. 소스 영역 13a 및 드레인 영역 13b위이며, 적어도 상부 콘택홀(22)의 저부가 되는 영역에 금속막(14)을 형성함으로써, 에칭 시에, 상부 콘택홀(22)이 폴리실리콘 막(13)을 관통하는 것을 방지할 수 있다. 또한 채널 영역 13c위에 형성되는 실리사이드 막 등이 제거되므로, 소스·드레인간의 리크 패스 등에 의한 트랜지스터 특성의 저감 등을 방지할 수 있다. 또한, 소스 영역 13a 위와 드레인 영역 13b위에 각각 형성되는 상부 콘택홀(22)을 1공정으로 형성할 수 있고, TFT장치의 제조 시간을 보다 단축할 수 있다. 또한, 폴리실리콘 막(13)의 채널 영역 13c위에 형성된 금속막(14) 및 실리사이드 막(30)을 제거함으로써, 폴리실리콘 막(13)의 채널 영역 13c의 표면의 요철이 저감된다. 이에 따라 게이트 절연막(15)의 게이트 절연 내압을 향상시킬 수 있다.
또한, 본 발명은 전술한 실시예에만 한정되는 것은 아니고, 본 발명의 요지를 벗어나지 않는 범위에 있어서 여러가지의 변경이 가능한 것은 물론이다.
도 1은 실시예 1에 따른 TFT어레이 기판의 평면 모식도다.
도 2는 실시예 1에 따른 TFT장치의 제조 공정단면도다.
도 3은 실시예 1에 따른 TFT장치의 제조 공정단면도다.
도 4는 도 3에 나타내는 TFT장치의 일부를 나타내는 단면도다.
도 5는 폴리실리콘 막 위에 금속막을 형성하는 제조 공정단면도다.
도 6은 게이트 절연막의 게이트 내압을 도시한 도면이다.
도 7은 실시예 2에 따른 TFT장치의 단면도다.
도 8은 실시예 3에 따른 TFT장치의 단면도다.
도 9는 실시예 3과 비교하는 종래의 TFT장치의 단면도다.
도 10은 실시예 4에 따른 TFT장치의 단면도다.
도 11은 종래의 TFT장치의 단면도다.
[부호의 설명]
1 : TFT어레이 기판 2 : 표시 영역
3 : 액틀 영역 4 : 게이트 신호선
5 : 소스 신호선 6 : 화소
7 : 게이트 신호 구동회로 8 : 소스 신호 구동회로
9 : TFT 10 : 저장 용량
11 : 기판 12 : 보호 절연막
13, 93 : 폴리실리콘 막 13a : 소스 영역
13b : 드레인 영역 13c : 채널 영역
14 : 금속막 15, 95 : 게이트 절연막
16, 96 : 게이트 전극 17, 97 : 층간 절연막
18, 98 : 콘택홀 19. 99 : 배선 전극
20, 100 : 상부 전극 21, 101 : 상부 절연막
22, 102 : 상부 콘택홀 23, 103 : 화소 전극
30 : 실리사이드 막 91 : 유리 기판
92 : 절연막

Claims (10)

  1. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도층과,
    상기 반도체층 위의 소정 영역에 형성된 금속막과,
    상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극과,
    상기 게이트 전극 위 및 상기 게이트 절연막위에 형성된 층간 절연막과,
    상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막에 접속되는 배선 전극을 가지고,
    상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇은 것을 특징으로 하는 박막트랜지스터 장치.
  2. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과,
    상기 반도체층 위의 소정 영역에 형성된 금속막과,
    상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극과,
    상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과,
    상기 층간 절연막 위에 형성되어, 상기 소스 영역 위에 형성된 상기 금속막과 콘택홀을 통해 접속되는 배선 전극과,
    상기 배선 전극 위에 형성되는 상부 절연막과,
    상기 상부 절연막 위에 있어, 상기 드레인 영역 위에 형성된 상기 금속막과 상부 콘택홀을 통해 접속되는 화소 전극을 가지고,
    상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀 및 상기 상부 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇은 것을 특징으로 하는 박막트랜지스터 장치.
  3. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과,
    상기 반도체층 위의 소정 영역에 형성된 금속막과,
    상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극과,
    상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과,
    상기 층간 절연막 위에 형성된 배선 전극과,
    상기 층간 절연막 및 상기 배선 전극 위에 형성된 상부 절연막과,
    상기 상부 절연막 위에 형성되어, 상기 배선 전극과 상기 금속막을, 상부 콘택홀을 통해 접속하는 화소 전극을 가지고,
    상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 상부 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇고,
    상기 배선 전극은 상기 화소 전극을 통해 상기 금속막에 접속되는 것을 특징으로 하는 박막트랜지스터 장치.
  4. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과,
    상기 반도체층 위의 소정 영역에 형성된 금속막과,
    상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극과,
    상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과,
    상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막에 접속되는 배선 전극을 가지고,
    상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇고,
    상기 금속막이 형성되지 않은 영역의 상기 반도체층의 표면의 요철은, 상기 금속막이 형성되어 있는 상기 반도체층의 표면의 요철보다 작은 것을 특징으로 하는 박막트랜지스터 장치.
  5. 기판 위에 형성된 소스 영역 및 드레인 영역 및 채널 영역을 가지는 반도체층과,
    상기 반도체층 위의 소정 영역에 형성된 금속막과,
    상기 금속막 위 및 상기 반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극과,
    상기 게이트 전극 위 및 상기 게이트 절연막 위에 형성된 층간 절연막과,
    상기 층간 절연막 위에 형성되어, 콘택홀을 통해 상기 금속막에 접속되는 배선 전극을 가지고,
    상기 금속막은, 상기 반도체층의 소스 영역 및 드레인 영역 위에서, 적어도 상기 콘택홀의 저부가 되는 영역에 형성되고, 상기 금속막이 형성되지 않는 영역의 상기 반도체층의 막두께는, 상기 금속막이 형성된 상기 반도체층의 막두께보다 얇고,
    상기 금속막이 형성되지 않는 영역의 상기 반도체층의 JISBO601로 규정되는 표면 거칠기 Ra는, 상기 금속막이 형성되어 있는 상기 반도체층의 표면 거칠기 Ra의 1/2이하인 것을 특징으로 하는 박막트랜지스터 장치.
  6. 제 1항에 있어서,
    상기 기판 위에서, 저장용량부가 되는 영역에 연장하여 형성된 반도체층과,
    상기 반도체층 위에 형성된 금속막과,
    상기 금속막 위에 형성되어, 상기 저장용량부의 유전막이 되는 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 상기 저장용량부의 상부전극을 더 가지는 것을 특징으로 하는 박막트랜지스터 장치.
  7. 제 6항에 있어서,
    상기 게이트 전극과 상기 저장용량부의 상기 상부전극은 동일재료로 이루어지는 것을 특징으로 하는 박막트랜지스터 장치.
  8. 제 6항에 있어서,
    상기 게이트 절연막과 상기 저장용량부의 유전막이 되는 상기 게이트 절연막은 동일재료로 이루어지는 것을 특징으로 하는 박막트랜지스터 장치.
  9. 제 1항에 있어서,
    상기 금속막은, 고융점 금속 또는 도전성 금속화합물로 이루어지는 것을 특징으로 하는 박막트랜지스터 장치.
  10. 제 9항에 있어서,
    상기 고융점 금속은, Ti, Ta, W 또는 Mo로 이루어지고, 상기 도전성 금속화합물은, TiN, TaN, WN, MoN, ZrN, VN, NbN, TiB2, ZrB2, HfB2, VB2, NbB2 또는 TaB2 중 적어도 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 장치.
KR1020080006505A 2007-02-08 2008-01-22 박막 트랜지스터 장치, 그 제조 방법 및 표시장치 KR20080074729A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00028807 2007-02-08
JP2007028807 2007-02-08
JPJP-P-2007-00125239 2007-05-10
JP2007125239A JP2008218960A (ja) 2007-02-08 2007-05-10 薄膜トランジスタ装置、その製造方法、及び表示装置

Publications (1)

Publication Number Publication Date
KR20080074729A true KR20080074729A (ko) 2008-08-13

Family

ID=39838591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080006505A KR20080074729A (ko) 2007-02-08 2008-01-22 박막 트랜지스터 장치, 그 제조 방법 및 표시장치

Country Status (4)

Country Link
JP (1) JP2008218960A (ko)
KR (1) KR20080074729A (ko)
CN (1) CN101241937A (ko)
TW (1) TW200837961A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101108175B1 (ko) * 2010-06-09 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법
KR20140076471A (ko) * 2012-12-12 2014-06-20 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR20170059010A (ko) * 2012-06-15 2017-05-29 소니 주식회사 표시 장치, 반도체 장치 및 표시 장치의 제조 방법
US11626471B2 (en) 2020-09-14 2023-04-11 Samsung Display Co., Ltd. Display device including transistor with separate insulating patterns and etch stoppers overlying active layer thereof, and method of manufacturing the same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2517245B1 (en) * 2009-12-25 2019-07-24 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US8541781B2 (en) * 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120319113A1 (en) * 2011-06-17 2012-12-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6019331B2 (ja) * 2012-03-05 2016-11-02 株式会社Ｊｏｌｅｄ トランジスタ、半導体装置、表示装置および電子機器、並びに半導体装置の製造方法
CN102789989A (zh) * 2012-08-15 2012-11-21 京东方科技集团股份有限公司 多晶硅晶体管制造方法及多晶硅晶体管、显示器件
CN103199113B (zh) * 2013-03-20 2018-12-25 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN103367165A (zh) * 2013-07-01 2013-10-23 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板及显示器
CN104253159B (zh) 2014-08-19 2017-06-13 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN104779171A (zh) 2015-05-05 2015-07-15 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管及制作方法、阵列基板、显示装置
US9875332B2 (en) * 2015-09-11 2018-01-23 Arm Limited Contact resistance mitigation
US10777475B2 (en) * 2015-12-04 2020-09-15 Renesas Electronics Corporation Semiconductor chip, semiconductor device, and electronic device
CN105428243B (zh) * 2016-01-11 2017-10-24 京东方科技集团股份有限公司 一种薄膜晶体管及制作方法、阵列基板和显示装置
CN105932067A (zh) * 2016-06-07 2016-09-07 京东方科技集团股份有限公司 一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板
CN105895638A (zh) * 2016-06-21 2016-08-24 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法、液晶显示装置
TW201817014A (zh) * 2016-10-07 2018-05-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
CN107134412B (zh) * 2017-03-23 2019-08-16 北京理工大学 一种源漏电极过孔刻蚀工艺及应用
CN107275345B (zh) * 2017-06-28 2019-11-19 上海天马有机发光显示技术有限公司 显示基板、显示装置及显示基板的制作方法
KR102649752B1 (ko) * 2017-12-22 2024-03-19 엘지디스플레이 주식회사 표시 장치
JP7019459B2 (ja) * 2018-03-02 2022-02-15 株式会社ジャパンディスプレイ 表示装置
CN109192668A (zh) * 2018-09-19 2019-01-11 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示面板
CN110010701B (zh) 2019-06-04 2019-09-17 成都京东方光电科技有限公司 薄膜晶体管和制作方法、阵列基板、显示面板、显示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101108175B1 (ko) * 2010-06-09 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법
US8674359B2 (en) 2010-06-09 2014-03-18 Samsung Display Co., Ltd. TFT, array substrate for display apparatus including TFT, and methods of manufacturing TFT and array substrate
KR20170059010A (ko) * 2012-06-15 2017-05-29 소니 주식회사 표시 장치, 반도체 장치 및 표시 장치의 제조 방법
KR20140076471A (ko) * 2012-12-12 2014-06-20 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
US11626471B2 (en) 2020-09-14 2023-04-11 Samsung Display Co., Ltd. Display device including transistor with separate insulating patterns and etch stoppers overlying active layer thereof, and method of manufacturing the same
US11917878B2 (en) 2020-09-14 2024-02-27 Samsung Display Co., Ltd. Display device including transistor with vias contacting active layer through etch stop layer, and method of manufacturing same

Also Published As

Publication number Publication date
JP2008218960A (ja) 2008-09-18
CN101241937A (zh) 2008-08-13
TW200837961A (en) 2008-09-16

Similar Documents

Publication Publication Date Title
KR20080074729A (ko) 박막 트랜지스터 장치, 그 제조 방법 및 표시장치
CN107017287B (zh) 薄膜晶体管、显示装置及薄膜晶体管的制造方法
KR20080074827A (ko) 박막 트랜지스터 장치 및 그 제조 방법
US5686328A (en) Semiconductor device and process for fabricating the same
US9478562B2 (en) Array substrate and manufacturing method thereof, display device, thin film transistor and manufacturing method thereof
KR100349562B1 (ko) 식각 방법, 박막 트랜지스터 매트릭스 기판 및 그 제조 방법
KR101233348B1 (ko) 표시 장치 및 그 제조 방법
KR100763913B1 (ko) 박막 트랜지스터의 제조방법
EP2579237A1 (en) Thin film transistor substrate and method for producing same
WO2018054122A1 (en) Thin-film transistor, manufacturing method thereof, and array substrate
US20080191207A1 (en) Thin film transistor device, method of manufacturing the same, and display apparatus
US20080108226A1 (en) Method of fabricating thin film transistor substrate and thin film transistor substrate produced using the same
US20190296050A1 (en) Active matrix substrate and method for manufacturing same
US20100096645A1 (en) Display device and manufacturing method thereof
US10115745B2 (en) TFT array substrate and method of forming the same
KR20020050085A (ko) 박막 트랜지스터
KR20040011385A (ko) 박막 트랜지스터의 제조방법과 평면표시장치의 제조방법및 박막 트랜지스터와 평면표시장치
US9123691B2 (en) Thin-film transistor and method for manufacturing the same
US8309965B2 (en) Display device and manufacturing method thereof
JP2005064337A (ja) アレイ基板、液晶表示装置およびアレイ基板の製造方法
KR100903791B1 (ko) 표시 장치와 그 제조 방법
US8421939B2 (en) Display control substrate, manufacturing method thereof, liquid crystal display panel, electronic information device
JPH10209452A (ja) 薄膜トランジスタ及びその製造方法
TWI715310B (zh) 畫素結構及其製造方法
TWI383230B (zh) 影像顯示系統及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application