CN105932067A - 一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 32
- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- 239000004020 conductor Substances 0.000 claims abstract description 36
- 239000010410 layer Substances 0.000 claims description 106
- 239000010409 thin film Substances 0.000 claims description 71
- 230000004888 barrier function Effects 0.000 claims description 36
- 239000012212 insulator Substances 0.000 claims description 33
- 239000010408 film Substances 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 229910044991 metal oxide Inorganic materials 0.000 claims description 21
- 150000004706 metal oxides Chemical class 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 7
- 230000005611 electricity Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 239000011241 protective layer Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000007788 liquid Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 102100035366 Centromere protein M Human genes 0.000 description 1
- 101000737696 Homo sapiens Centromere protein M Proteins 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- -1 before graphical Substances 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本申请公开了一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板，以降低顶栅型薄膜晶体管源电极与漏电极之间的电阻，提高顶栅型薄膜晶体管的电学性能。本申请公开的顶栅型薄膜晶体管，在有源层与栅极绝缘层之间形成有第一电极和第二电极，所述源电极通过设置在所述栅极绝缘层和所述源漏极绝缘层上的第一过孔与所述第一电极连接，所述漏电极通过设置在所述栅极绝缘层和所述源漏极绝缘层上的第二过孔与所述第二电极连接，并且，所述第一电极至少部分覆盖所述有源层的第一导体化区域，所述第二电极至少部分覆盖所述有源层的第二导体化区域。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板。
背景技术
平面显示器(F1at Pane1Disp1ay，FPD)己成为市场上的主流产品，平面显示器的种类也越来越多，如液晶显示器(Liquid Crysta1Disp1ay，LCD)、有机发光二极管(Organic Light Emitted Diode，OLED)显示器、等离子体显示面板(P1asma Disp1ay Pane1，PDP)及场发射显示器(Field Emission Display，FED)等。作为FPD产业核心技术的薄膜晶体管(Thin Film Transistor，TFT)背板技术，也在经历着深刻的变革。尤其是金属氧化物薄膜晶体管(Metal Oxide ThinFilm Transistor，MOTFT)，由于具有较高的迁移率(在5～50cm2/Vs左右)、制作工艺简单、成本较低，且具有优异的大面积均匀性等特点，因此MOTFT技术自诞生以来便备受业界瞩目。
如图1所示，为现有顶栅型薄膜晶体管结构，包括：衬底基板1、形成于衬底基板1之上的有源层2、形成于有源层2之上的栅极绝缘层3、形成于栅极绝缘层3之上的栅电极4、形成于栅电极4之上的源漏极绝缘层5以及形成于源漏极绝缘层5之上的源电极6和漏电极7，其中，源电极6和漏电极7通过不同的过孔与有源层2连接。
其中，为了减少寄生电容，提高像素电容的充放电速度，设置的源电极6、漏电极7通常与栅电极4不交叠。参见图1，该种结构的薄膜晶体管，有源层2的沟道区域C-0与源电极6的连接位置之间存在第一导体化区域D-11，以及沟道区域C-0与漏电极7的连接位置之间存在第二导体化区域D-12，此时，源电极6与漏电极7之间的电阻为：
RDS＝ROhm+RChannel+RD，
其中，ROhm由两部分接触电阻构成，一部分为源电极6与有源层2的接触电阻，另一部分为漏电极7与有源层2的接触电阻，RChannel为有源层2的沟道区域C-0的电阻，RD为有源层2的第一导体化区域D-11电阻和第二导体化区域D-12电阻的阻值之和，通常，RD越大，器件的电学性能会越差。
综上所述，现有的顶栅型薄膜晶体管在使源电极6和漏电极7与栅电极4不交叠时，有源层2存在阻值较大的第一导体化区域D11和第二导体化区域D12，使得顶栅型薄膜晶体管源电极6与漏电极7之间的电阻较大，降低了器件的电学性能。
发明内容
本申请实施例的目的是提供一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板，以降低顶栅型薄膜晶体管源电极与漏电极之间的电阻，提高顶栅型薄膜晶体管的电学性能。
本申请实施例提供一种顶栅型薄膜晶体管，包括：衬底基板、形成于所述衬底基板之上的有源层、形成于所述有源层之上的栅极绝缘层、形成于所述栅极绝缘层之上具有栅电极的栅电极、形成于所述栅电极之上的源漏极绝缘层以及形成于所述源漏极绝缘层之上的源电极和漏电极，其中，
所述有源层与所述栅极绝缘层之间还形成有第一电极和第二电极，所述源电极通过设置在所述栅极绝缘层和所述源漏极绝缘层上的第一过孔与所述第一电极连接，所述漏电极通过设置在所述栅极绝缘层和所述源漏极绝缘层上的第二过孔与所述第二电极连接，并且，所述第一电极至少部分覆盖所述有源层的第一导体化区域，所述第二电极至少部分覆盖所述有源层的第二导体化区域。
本申请实施例提供的顶栅型薄膜晶体管，在所述有源层与所述栅极绝缘层之间还形成有第一电极和第二电极，所述第一电极覆盖所述有源层的第一导体化区域，所述第二电极覆盖所述有源层的第二导体化区域，由于第一电极和第二电极的电阻小于有源层的第一导体化区域和第二导体化区域的电阻，进而可以减小电子由源电极到达漏电极的电阻，降低顶栅型薄膜晶体管源电极与漏电极之间的电阻，提高顶栅型薄膜晶体管的电学性能。
优选的，在垂直于所述衬底基板的方向上，所述栅电极的投影与所述第一电极和所述第二电极的投影均不交叠。
本申请提供的顶栅型薄膜晶体管，所栅电极的投影与所述第一电极和所述第二电极的投影均不交叠，可以避免第一电极或第二电极与栅电极形成交叠电容，降低器件的电学性能。
优选的，所述衬底基板与所述有源层之间还形成有钝化层。
优选的，所述衬底基板与所述钝化层之间还形成有底部遮光层，其中，在垂直于所述衬底基板的方向上，所述底部遮光层的投影覆盖所述栅电极的投影。
本申请实施例提供的顶栅型薄膜晶体管，所述底部遮光层的投影覆盖所述栅电极的投影，可以避免顶栅型薄膜晶体管有源层沟道区域的半导体受光照后产生光生载流子，从而影响器件性能。
优选的，所述源电极和所述漏电极之上还形成有保护层。
优选的，所述第一电极和所述第二电极的材质为铝、钼、钛中的任意一种。
本申请实施例提供一种阵列基板，包括本申请实施例提供的所述顶栅型薄膜晶体管。
本申请实施例提供一种显示面板，包括本申请实施例提供的所述阵列基板。
本申请实施例提供一种顶栅型薄膜晶体管的制备方法，用于制备本申请实施例提供的所述顶栅型薄膜晶体管，所述方法包括：
在衬底基板之上形成有源层以及所述有源层之上的第一电极和第二电极，并且，所述第一电极至少部分覆盖所述有源层的第一导体化区域，所述第二电极至少部分覆盖所述有源层的第二导体化区域；
在所述第一电极和所述第二电极之上形成栅极绝缘层；
在所述栅极绝缘层之上形成栅电极；
在所述栅电极之上形成源漏极绝缘层；
在所述源漏极绝缘层和所述栅极绝缘层形成第一过孔和第二过孔，所述第一过孔由所述源漏极绝缘层向所述第一电极延伸并暴露所述第一电极，所述第二过孔由所述源漏极绝缘层向所述第二电极延伸并暴露所述第二电极；
在所述源漏极绝缘层之上形成源电极和漏电极，其中，所述源电极通过所述第一过孔和所述第一电极连接，所述漏电极通过所述第二过孔和所述第二电极连接。
优选的，在衬底基板之上形成有源层以及所述有源层之上的第一电极和第二电极，具体包括：
在衬底基板上依次形成金属氧化物薄膜、金属薄膜以及光刻胶，通过半色调掩膜或者灰色调掩工艺使所述光刻胶形成具有第一厚度区域和第二厚度区域的光刻胶图层；
通过第一步刻蚀工艺使所述金属薄膜形成具有第一图案的第一图层以及使所述金属氧化物薄膜形成所述有源层；
通过灰化处理去掉具有第二厚度区域的全部光刻胶以及具有第一厚度区域的部分光刻胶；
通过第二步刻蚀工艺使所述第一图层形成所述第一电极和第二电极。
本申请实施例提供的顶栅型薄膜晶体管的制备方法，通过使用半透视或灰色调掩膜工艺，可以在不增加掩膜曝光次数的前提下改善顶栅型薄膜晶体管性能，制作工序简单。
优选的，所述第二步刻蚀工艺为干法刻蚀。
本申请实施例提供的顶栅型薄膜晶体管的制备方法，所述第二步刻蚀工艺为干法刻蚀，可以对有源层的沟道区域进行修饰，改善器件的电学性能。
附图说明
图1为现有的顶栅型薄膜晶体管的结构示意图；
图2为本申请实施例提供的一种顶栅型薄膜晶体管的结构示意图；
图3为本申请实施例提供的另一种顶栅型薄膜晶体管的结构示意图；
图4为本申请实施例提供的一种顶栅型薄膜晶体管的制作流程图；
图5为本申请实施例在制作顶栅型薄膜晶体管的过程中，在钝化层上形成金属氧化物薄膜、金属薄膜以及光刻胶的示意图；
图6为本申请实施例在制作顶栅型薄膜晶体管的过程中，使光刻胶形成具有第一厚度区域和第二厚度区域的光刻胶图层的示意图；
图7为本申请实施例在制作顶栅型薄膜晶体管的过程中，使导体化薄膜形成具有第一图案的第一图层以及使金属氧化物薄膜形成有源层的示意图；
图8为本申请实施例在制作顶栅型薄膜晶体管的过程中，去掉具有第二厚度区域的全部光刻胶以及具有第一厚度区域的部分光刻胶的示意图；
图9为本申请实施例在制作顶栅型薄膜晶体管的过程中，使第一图层形成第一电极和第二电极的示意图；
图10为本申请实施例在制作顶栅型薄膜晶体管的过程中，在第一电极和第二电极之上形成栅极绝缘层的示意图；
图11为本申请实施例在制作顶栅型薄膜晶体管的过程中，在栅极绝缘层之上形成栅电极的示意图；
图12为本申请实施例在制作顶栅型薄膜晶体管的过程中，在栅电极之上形成源漏极绝缘层的示意图；
图13为本申请实施例在制作顶栅型薄膜晶体管的过程中，在源漏极绝缘层和栅极绝缘层形成第一过孔和第二过孔的示意图；
图14为本申请实施例在制作顶栅型薄膜晶体管的过程中，在源漏极绝缘层之上形成源电极和漏电极的示意图。
具体实施方式
下面结合说明书附图对本申请实施例的实现过程进行详细说明。需要注意的是，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
参见图2，本申请实施例提供一种顶栅型薄膜晶体管，包括：衬底基板1、形成于衬底基板1之上的有源层2、形成于有源层2之上的栅极绝缘层3、形成于栅极绝缘层3之上的栅电极4、形成于栅电极4之上的源漏极绝缘层5以及形成于源漏极绝缘层5之上的源电极6和漏电极7，其中，
有源层2与栅极绝缘层3之间还形成有第一电极8和第二电极9，源电极6通过设置在栅极绝缘层3和源漏极绝缘层5上的第一过孔10与第一电极8连接，漏电极7通过设置在栅极绝缘层3和源漏极绝缘层5上的第二过孔11与第二电极9连接，并且，第一电极8至少部分覆盖有源层2的第一导体化区域D-11，第二电极9至少部分覆盖有源层2的第二导体化区域D-12。
其中，有源层2的材质通常为半导体，具体可以为氢化非晶硅(a-Si:H)，也可以为低温多晶硅(Low Temperature Poly-silicon，LTPS)，也可以为金属氧化物。优选的，有源层2的材质金属氧化物。具体的金属氧化物可以为含有In、Zn、Ga和Sn中的至少一种的金属氧化物，例如，具体可以为InGaZnO或InSnZnO。具体的，第一电极8和第二电极9的材质可以为金属。一般而言，由于金属的电阻小于半导体的电阻，因而选用金属材质的第一电极和第二电极可以使源极6的电子较容易到达漏电极7，即，降低了顶栅型薄膜晶体管源电极6与漏电极7之间的电阻，进而提高器件的电学性能。优选的，第一电极8和第二电极9的材质为铝、钼、钛中的任意一种。
需要说明的是，在垂直于衬底基板1的方向上，第一电极8和第二电极9的投影和栅电极4的投影可以交叠，也可以不交叠。优选的，第一电极8和第二电极9的投影和栅电极4的投影不交叠。第一电极8和第二电极9的投影和栅电极4的投影不交叠时，可以避免第一电极8或第二电极9与栅电极4形成寄生电容，避免降低器件的电学性能。
参见图3，在具体的实施例中，本申请实施例提供的顶栅型薄膜晶体管，在衬底基板1与有源层2之间还可以形成有钝化层12，在源电极6和漏电极7之上还可以形成有保护层(图中未示出)，以及在衬底基板1与钝化层12之间还可以形成有底部遮光层13，其中，在垂直于衬底基板1的方向上，底部遮光层13的投影覆盖栅电极4的投影。底部遮光层13的投影覆盖栅电极4的投影，可以避免顶栅型薄膜晶体管沟道区域C-0的半导体受光照后光生载流子，从而避免影响器件性能。
本申请实施例提供一种阵列基板，包括本申请实施例提供的顶栅型薄膜晶体管。
本申请实施例提供一种显示面板，包括本申请实施例提供的阵列基板。
参见图4，本申请实施例提供一种顶栅型薄膜晶体管的制备方法，用于制备本申请实施例提供的顶栅型薄膜晶体管，方法包括：
401，在衬底基板之上形成有源层以及有源层之上的第一电极和第二电极，并且，第一电极至少部分覆盖有源层的第一导体化区域，第二电极至少部分覆盖有源层的第二导体化区域。
优选的，为了在不增加掩膜曝光次数的前提下改善顶栅型薄膜晶体管性能，通过一次构图工艺得到顶栅型薄膜晶体管的沟道区域和导体化区域，简化制作工序，在衬底基板之上形成有源层以及有源层之上的第一电极和第二电极的步骤，具体可以为：
在衬底基板上依次形成金属氧化物薄膜、金属薄膜以及光刻胶，通过半色调掩膜或者灰色调掩工艺使光刻胶形成具有第一厚度区域和第二厚度区域的光刻胶图层；
通过第一步刻蚀工艺使金属薄膜形成具有第一图案的第一图层以及使金属氧化物薄膜形成有源层；
通过灰化处理去掉具有第二厚度区域的全部光刻胶以及具有第一厚度区域的部分光刻胶；
通过第二步刻蚀工艺使第一图层形成第一电极和第二电极。为了对有源层的沟道区域进行修饰，改善器件的电学性能，优选的，第二步刻蚀工艺为干法刻蚀。
402，在第一电极和第二电极之上形成栅极绝缘层。
403，在栅极绝缘层之上形成栅电极。
404，在栅电极之上形成源漏极绝缘层。
405，在源漏极绝缘层和栅极绝缘层形成第一过孔和第二过孔，第一过孔由源漏极绝缘层向第一电极延伸并暴露第一电极，第二过孔由源漏极绝缘层向第二电极延伸并暴露第二电极。
406，在源漏极绝缘层之上形成源电极和漏电极，其中，源电极通过第一过孔和第一电极连接，漏电极通过第二过孔和第二电极连接。
为了更清楚的描述本发明中阵列基板的制备方法，以顶栅型薄膜晶体管具有图2所示的结构为例，结合图5至图14详细说明如下：
步骤一，在衬底基板1上依次形成金属氧化物薄膜21、金属薄膜22以及光刻胶23，如图5所示。
本申请在金属氧化物薄膜上形成的导体化薄膜22，在图形化之前，金属薄膜22元素会向金属氧化物薄膜21进行扩散，可以改善后期形成的有源层2沟道区域C-0的电学性能，优化器件的电学性能。
步骤二，通过半色调掩膜或者灰色调掩工艺使光刻胶23形成具有第一厚度区域231和第二厚度区域232的光刻胶图层24，如图6所示。
步骤三，通过第一步刻蚀工艺使导体化薄膜22形成具有第一图案的第一图层32以及使金属氧化物薄膜21形成有源层2，如图7所示。
具体的，可以选择合适的刻蚀液，通过一次刻蚀使导体化薄膜22形成具有第一图案的第一图层32以及使金属氧化物薄膜21形成有源层2。也可以通过选择不同的刻蚀液，通过两次刻蚀使导体化薄膜22形成具有第一图案的第一图层32以及使金属氧化物薄膜21形成有源层2。对于通过两次刻蚀使导体化薄膜22形成具有第一图案的第一图层32以及使金属氧化物薄膜21形成有源层2，可以先刻蚀导体化薄膜22，使导体化薄膜22刻蚀形成具有第一图案的第一图层32，再刻蚀金属氧化物薄膜21，使金属氧化物薄膜21形成有源层2。
步骤四，通过灰化处理去掉具有第二厚度区域232的全部光刻胶以及具有第一厚度区域231的部分光刻胶，如图8所示。
步骤五，通过第二步刻蚀工艺使第一图层32形成第一电极8和第二电极9，如图9所示。去掉剩余光刻胶。
优选的，可以通过干法刻蚀使第一图层32形成第一电极8和第二电极9。通过干法刻蚀可以在使第一图层32形成第一电极8和第二电极9的同时，也可以对有源层的沟道区域进行改善，有利于提高器件的电学性能。
步骤六，在第一电极8和第二电极9之上形成栅极绝缘层3，如图10所示。
步骤七，在栅极绝缘层3之上形成栅电极4，如图11所示。
具体的，可以在栅极绝缘层3之上形成栅极金属薄膜，通过构图工艺使栅极金属薄膜形成栅电极4。
步骤八，在栅电极4之上形成源漏极绝缘层5，如图12所示。
步骤九，在源漏极绝缘层3和栅极绝缘层5形成第一过孔10和第二过孔11，第一过孔10由源漏极绝缘层5向第一电极8延伸并暴露第一电极8，第二过孔11由源漏极绝缘层5向第二电极9延伸并暴露第二电极9，如图13所示。
步骤十，在源漏极绝缘层5之上形成源电极6和漏电极7，如图14所示。其中，源电极6通过第一过孔10和第一电极8连接，漏电极7通过第二过孔11和第二电极9连接。
本申请提供的顶栅型薄膜晶体管，在有源层2与栅极绝缘层3之间还形成有第一电极8和第二电极9，第一电极8覆盖有源层2的第一导体化区域D-11，第二电极9覆盖有源层2的第二导体化区域D-12，由于第一电极8和第二电极9的电阻小于有源层2的第一导体化区域D-11和第二导体化区域D-12的电阻，进而可以减小电子由源电极6到达漏电极7的电阻，进而可以降低顶栅型薄膜晶体管源电极6与漏电极7的电阻，提高顶栅型薄膜晶体管的电学性能。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (11)
1.一种顶栅型薄膜晶体管，其特征在于，包括：衬底基板、形成于所述衬底基板之上的有源层、形成于所述有源层之上的栅极绝缘层、形成于所述栅极绝缘层之上的栅电极、形成于所述栅电极之上的源漏极绝缘层以及形成于所述源漏极绝缘层之上的源电极和漏电极，其中，
所述有源层与所述栅极绝缘层之间还形成有第一电极和第二电极，所述源电极通过设置在所述栅极绝缘层和所述源漏极绝缘层上的第一过孔与所述第一电极连接，所述漏电极通过设置在所述栅极绝缘层和所述源漏极绝缘层上的第二过孔与所述第二电极连接，并且，所述第一电极至少部分覆盖所述有源层的第一导体化区域，所述第二电极至少部分覆盖所述有源层的第二导体化区域。
2.如权利要求1所述的顶栅型薄膜晶体管，其特征在于，在垂直于所述衬底基板的方向上，所述栅电极的投影与所述第一电极和所述第二电极的投影均不交叠。
3.利要求1所述的顶栅型薄膜晶体管，其特征在于，所述衬底基板与所述有源层之间还形成有钝化层。
4.利要求3所述的顶栅型薄膜晶体管，其特征在于，所述衬底基板与所述钝化层之间还形成有底部遮光层，其中，在垂直于所述衬底基板的方向上，所述底部遮光层的投影覆盖所述栅电极的投影。
5.如权利要求1所述的顶栅型薄膜晶体管，其特征在于，所述源电极和所述漏电极之上还形成有保护层。
6.如权利要求1所述的顶栅型薄膜晶体管，其特征在于，所述第一电极和所述第二电极的材质为铝、钼、钛中的任意一种。
7.一种阵列基板，其特征在于，包括如权利要求1～6任一权项所述的顶栅型薄膜晶体管。
8.一种显示面板，其特征在于，包括如权利要求7所述的阵列基板。
9.一种顶栅型薄膜晶体管的制备方法，其特征在于，用于制备如权利要求1所述的顶栅型薄膜晶体管，所述方法包括：
在衬底基板之上形成有源层以及所述有源层之上的第一电极和第二电极，并且，所述第一电极至少部分覆盖所述有源层的第一导体化区域，所述第二电极至少部分覆盖所述有源层的第二导体化区域；
在所述第一电极和所述第二电极之上形成栅极绝缘层；
在所述栅极绝缘层之上形成栅电极；
在所述栅电极之上形成源漏极绝缘层；
在所述源漏极绝缘层和所述栅极绝缘层形成第一过孔和第二过孔，所述第一过孔由所述源漏极绝缘层向所述第一电极延伸并暴露所述第一电极，所述第二过孔由所述源漏极绝缘层向所述第二电极延伸并暴露所述第二电极；
在所述源漏极绝缘层之上形成源电极和漏电极，其中，所述源电极通过所述第一过孔和所述第一电极连接，所述漏电极通过所述第二过孔和所述第二电极连接。
10.如权利要求9所述的制备方法，其特征在于，在衬底基板之上形成有源层以及所述有源层之上的第一电极和第二电极，具体包括：
在衬底基板上依次形成金属氧化物薄膜、金属薄膜以及光刻胶，通过半色调掩膜或者灰色调掩工艺使所述光刻胶形成具有第一厚度区域和第二厚度区域的光刻胶图层；
通过第一步刻蚀工艺使所述金属薄膜形成具有第一图案的第一图层以及使所述金属氧化物薄膜形成所述有源层；
通过灰化处理去掉具有第二厚度区域的全部光刻胶以及具有第一厚度区域的部分光刻胶；
通过第二步刻蚀工艺使所述第一图层形成所述第一电极和所述第二电极。
11.如权利要求10所述的制备方法，其特征在于，所述第二步刻蚀工艺为干法刻蚀。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610403651.4A CN105932067A (zh) | 2016-06-07 | 2016-06-07 | 一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610403651.4A CN105932067A (zh) | 2016-06-07 | 2016-06-07 | 一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板 |
Publications (1)
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|---|---|
| CN105932067A true CN105932067A (zh) | 2016-09-07 |
Family
ID=56832820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610403651.4A Pending CN105932067A (zh) | 2016-06-07 | 2016-06-07 | 一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105932067A (zh) |
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