KR20040011385A

KR20040011385A - 박막 트랜지스터의 제조방법과 평면표시장치의 제조방법및 박막 트랜지스터와 평면표시장치

Info

Publication number: KR20040011385A
Application number: KR1020030052300A
Authority: KR
Inventors: 후지무라다케시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2002-07-30
Filing date: 2003-07-29
Publication date: 2004-02-05
Also published as: TW200402889A; US20040023446A1; JP2004063845A; US20050148119A1

Abstract

열공정을 증가시키는 일없이 박막 트랜지스터 및 평면표시장치를 제조하는 방법과 그에 의해 얻은 박막 트랜지스터 및 평면표시장치에 관한 것으로, 절연기판 상에 섬모양의 반도체영역을 형성하고, 이 반도체영역의 위쪽에 게이트절연막을 매개로 하여 게이트전극을 형성하며, 이 게이트전극을 마스크로 하여 상기 반도체영역에 불순물을 주입하여 채널영역을 사이에 두고 그 양측에 각각 소스·드레인영역을 자기정합적으로 형성하고, 상기 게이트전극 및 상기 게이트절연막 상에 층간 절연막을 형성하며, 이 후 상기 불순물을 활성화하는 공정과 상기 층간 절연막을 소성하는 공정을 1회의 열처리공정으로 동시에 실행한다.

Description

박막 트랜지스터의 제조방법과 평면표시장치의 제조방법 및 박막 트랜지스터와 평면표시장치 {METHOD OF MANUFACTURING THIN FILM TRANSISTOR, METHOD OF MANUFACTURING FLAT DISPLAY DEVICE, THIN FILM TRANSISTOR AND FLAT DISPLAY DEVICE}

본 발명은 박막 트랜지스터의 제조방법, 평면표시장치의 제조방법, 박막 트랜지스터 및 평면표시장치에 관한 것이다.

근래, 다결정실리콘막을 이용한 고정세 액정 디스플레이나 주변회로를 동일기판 상에 형성한 구동회로 일체형의 액정표시장치(TFT-LCD)의 연구개발이 왕성하게 이루어지고 있다.

이 구동회로 일체형의 TFT-LCD의 일반적인 제조방법은 이하와 같다.

먼저, TFT의 채널층을 형성하기 위해, 기판 상에 비정질실리콘(a-Si)막을 CVD(Chemical Vapor Deposition)법을 이용하여 성막한다. TFT의 특성을 향상시키기 위해 엑시머 레이저(Excimer Laser) 등의 에너지 빔에 의해 a-Si막을 어닐(anneal)하여 다결정실리콘(p-Si)막으로 한다. 이 p-Si막을, 포토리소그래피공정 및 에칭공정을 거쳐 임의의 형상으로 패터닝한다. 그 후에, p-Si막을 덮도록 하여, 게이트절연막을 CVD법에 의해 성막한다. 다음에, 게이트절연막 상에 게이트전극으로 되는 금속을 성막하고, 이것을 패터닝하여 게이트전극으로 한다. 다음에, 게이트전극을 마스크로 하여 불순물(붕소(Boron) 또는 인)을 p-Si막에 주입한다. 다음에, 주입된 불순물을 열어닐에 의해 활성화시켜 소스영역과 드레인영역을 형성한다. 다음에, 게이트전극 등을 덮도록 하여, 층간 절연막을 CVD법에 의해 성막한다. 다음에, 층간 절연막을 에칭하여 소스영역 및 드레인영역으로 통하는 컨택트홀(contact hole)을 각각 형성한다. 다음에, 신호선 등으로 되는 금속을 성막, 패터닝하여, 소스영역 및 드레인영역으로의 컨택트홀을 통해 연결되는 소스전극 및 드레인전극을 형성한다. 더욱이, 소스전극과 전기적으로 접속된 신호선 등을 층간 절연막 상에 형성하는 등의 스텝을 거쳐, 구동회로 일체형의 TFT-LCD를 완성시킨다.

상기 주변회로의 집적도를 높이기 위해, 상기 신호선 등의 배선의 더 한층의 미세화가 요구된다. 그러나, 특히 TFT 부분은 상기로부터 알 수 있는 바와 같이 여러 가지 층을 적층하여 형성되어 있다. 이 때문에, 배선을 미세화하면, 배선은 하측의 층에서의 단차부를 타고 넘는 부분에서 단선될 확률이 증대하여 수율의 저하를 일으킨다.

이에 대한 대책으로서, 층간 절연막을 코터(coater)로 도포하는 방법(도포법)이 개발되어 있다. 이 수법에 의하면, 층간 절연막의 표면을 평탄화할 수 있다. 즉, 이 수법에 의하면, 밑바탕 층에 단차부가 있어도, 그 위의 층간 절연막의 표면에는 단차가 생기지 않아 여기에 형성하는 배선의 단선을 방지하는 것이 가능하다. 그러나, 상기 도포법에 의해 코터를 이용하여 층간 절연막을 형성하는 경우에는, 400℃ 전후의 소성(燒成)이 필요하게 된다. 이 때문에, 상술한 바로부터 알 수 있는 바와 같이, 불순물의 활성화공정과 본 소성공정의 2회의 열처리공정이 필요하게 된다. 일반적으로, 열처리공정에서는 기판이 팽창수축하기 때문에, 적층막 내에 크랙(crack) 등이 발생할 가능성이 있다. 즉, 열처리공정의 증가는 불량발생의 기회를 증가시키는 것으로 된다. 또, 당연하지만, 생산성의 저하로 직결된다.

본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 열공정을 증가시키는 일이 없는 박막 트랜지스터의 제조방법, 평면표시장치의 제조방법을 제공하는 것을 목적으로 한다. 더욱이, 본 발명은 크랙 등에 의한 불량을 극력 적게 한 박막 트랜지스터 및 평면표시장치를 제공하는 것을 목적으로 한다.

도 1a∼도 1c는 본 발명의 1실시형태로서의 제1 TFT의 제조공정의 도중까지를 나타낸 단면도이다.

도 2a 및 도 2b는 본 발명의 1실시형태로서의 도 1에 이어지는 제1 TFT의 제조공정을 나타낸 단면도이다.

도 3은 불순물의 활성화와 층간 절연막의 소성을 1회의 열처리공정에 의해 행한 때의 열처리온도와 시트(sheet)저항의 관계를 나타낸 그래프이다.

도 4a∼도 4c는 본 발명의 다른 실시형태로서의 제2 TFT의 제조공정을 도중까지 나타낸 단면도이다.

도 5는 본 발명의 상기 다른 실시형태로서의 도 4에 이어지는 제2 TFT의 제조공정을 나타낸 단면도이다.

도 6은 상기 제1 TFT와 상기 제2 TFT의 각각의 온전류값을 비교하여 나타낸 그래프이다.

< 도면부호의 설명 >

1 --- 절연기판, 2 --- 언더코트층,

3a --- 비정질실리콘막, 3b --- 다결정실리콘막,

3c --- 소스영역, 3d --- 드레인영역,

4 --- 게이트절연막, 5 --- 게이트전극,

6a, 6b --- 층간 절연막, 7a, 7b --- 컨택트홀,

8a --- 소스전극, 8b --- 드레인전극,

15 --- 실리콘질화막(SiN막), 16a, 16b --- 층간 절연막,

17a, 17b --- 컨택트홀, 18a --- 소스전극,

18b --- 드레인전극, SGL --- 신호선,

SCL --- 주사선, TFT --- 트랜지스터,

C --- 용량.

본 발명의 박막 트랜지스터의 제조방법은, 절연기판 상에 섬모양의 반도체영역을 형성하고, 이 반도체영역의 위쪽에 게이트절연막을 매개로 하여 게이트전극을 형성하며, 이 게이트전극을 마스크로 하여 상기 반도체영역에 불순물을 주입하여채널영역을 사이에 두고 그 양측에 각각 소스·드레인영역을 자기정합적으로 형성하고, 상기 게이트전극 및 상기 게이트절연막 상에 층간 절연막을 형성하며, 이 후 상기 불순물을 활성화하는 공정과 상기 층간 절연막을 소성하는 공정을 1회의 열처리공정으로 동시에 실행하는 것을 구비한 것으로서 구성된다.

본 발명의 평면표시장치의 제조방법은, 이하와 같이 구성된다. 즉, 평면표시장치(매트릭스모양으로 배치된 화소를 가진다. 각 화소의 트랜지스터를 별개로 온(ON), 오프(OFF)함으로써, 화상이 표시된다.)의 제조방법에 있어서,

상기 각 트랜지스터를, 절연기판 상에 섬모양의 반도체영역을 형성하고, 이 반도체영역의 위쪽에 게이트절연막을 매개로 하여 게이트전극을 형성하며, 이 게이트전극을 마스크로 하여 상기 반도체영역에 불순물을 주입하여 채널영역을 사이에 두고 그 양측에 각각 소스·드레인영역을 자기정합적으로 형성하고, 상기 게이트전극 및 상기 게이트절연막 상에 층간 절연막을 형성하며, 이 후 상기 불순물을 활성화하는 공정과 상기 층간 절연막을 소성하는 공정을 1회의 열처리공정으로 동시에 실행하는 것과 같이 하여 제조하는 것으로서 구성된다.

본 발명의 박막 트랜지스터는, 절연기판과, 이 절연기판 상에 형성된 섬모양의 반도체층의 중앙부분으로서의 채널영역, 이 반도체층의 상기 채널영역을 사이에 두고 형성된 한쌍의 소스·드레인영역, 이들을 덮도록 형성된 상기 반도체층에서의 댕글링결합(dangling bond; 결합되어 있지 않은 화학 결합 손)을 종단(終端)하는 수소가 그들의 댕글링결합으로부터 탈리(脫離: 이탈)하는 것을 방지하는 탈리방지막 및, 이 탈리방지막 상에 형성된 층간 절연막을 구비한 것으로서 구성된다.

본 발명의 평면표시장치는, 이하와 같이 구성된다. 즉, 평면표시장치(매트릭스모양으로 배치된 화소를 가진다. 각 화소의 트랜지스터를 별개로 온, 오프함으로써, 화상이 표시된다.)에 있어서, 상기 각 트랜지스터가, 절연기판과, 이 절연기판 상에 형성된 섬모양의 반도체층의 중앙부분으로서의 채널영역, 이 반도체층의 상기 채널영역을 사이에 두고 형성된 한쌍의 소스·드레인영역, 이들을 덮도록 형성된 상기 반도체층에서의 댕글링결합을 종단하는 수소가 그들의 댕글링결합으로부터 탈리하는 것을 방지하는 탈리방지막 및, 이 탈리방지막 상에 형성된 층간 절연막을 구비하는 것으로서 구성된다.

(발명의 실시형태)

먼저, 본 발명의 액정표시장치에 대해 간단히 설명한다.

이 액정표시장치는, 고정세 액정 디스플레이나 주변회로를 동일 기판 상에 형성한 구동회로 일체형의 액정표시장치(TFT-LCD)이고, 그 일례에서의 TFT부분이 도 2b에 도시된다.

즉, 절연기판(1) 상에 언더코트층(under coat layer; 2)을 매개로 하여 채널층으로 되는 다결정실리콘막(3b)이 형성되어 있다. 이 다결정실리콘막(3b)의 위쪽에는 게이트절연막(4)을 매개로 하여 게이트전극(5)이 형성되어 있다. 더욱이, 이 다결정실리콘막(3b)의 양측에 소스·드레인영역(3c, 3d)이 형성되어 있다. 이들 소스·드레인영역(3c, 3d)에는 상기 게이트절연막(4) 및 층간 절연막(6b)을 통해 소스·드레인전극(8a, 8b)이 접속되어 있다. 여기서, 7a, 7b는 컨택트홀(contact hole)이다.

이하, 도면을 참조하면서 본 발명의 평면표시장치의 제조방법의 1실시형태를 설명한다.

도 1a∼도 1c 및 도 2a 및 도 2b는 본 발명의 1실시형태로서의 박막 트랜지스터(제1 TFT)의 제조방법의 단면도이다.

이 제1 TFT는, TFT-LCD의 어레이기판의 각 화소부에 대응하여 형성되는 TFT, 혹은 어레이기판의 주변회로에 만들어 넣어지는 TFT이다.

이하, 제1 TFT를 제조하는 공정에 대해 상세히 설명한다.

먼저, 도 1a로부터 알 수 있는 바와 같이, 예컨대 가로 500㎜×세로 400㎜의 크기의 무알칼리 유리(non-alkaline glass)로 이루어진 절연기판(1) 상에 언더코트층(2)을 형성한다. 언더코트층(2)은 실리콘질화막(SiN막)과 실리콘산화막(SiO₂막)을 플라즈마 CVD법에 의해 순차 성막한 2층 구조의 것이다. 이어서, 언더코트층(2) 상에, 예컨대 50㎚의 두께의 비정질실리콘막(3a)을 형성한다. 그 후, 500℃에서 1시간의 어닐을 행하여 비정질실리콘(3a) 내의 수소를 증발시켜 수소농도를 저감시킨다. 이어서, 예컨대 파장 308㎚(XeCL)의 엑시머 레이저를 이용해 비정질실리콘막(3a)을 어닐하여 다결정실리콘막(3b)으로 한다. 결정화하기 위한 레이저 빔은 KrF, ArF 등이라도 상관없다.

다음에, 도 1b로부터 알 수 있는 바와 같이, 다결정실리콘막(3b)을 섬모양으로 패터닝한 후, 실리콘산화막(SiO₂막)으로 이루어진 게이트절연막(4)을, 다결정실리콘막(3b)을 덮도록 하여, 플라즈마 CVD법에 의해 성막한다.

다음에, 도 1c로부터 알 수 있는 바와 같이, 인 등을 도프한 다결정실리콘막을 게이트절연막(4) 상의 전면에 성막하고 패터닝하여 게이트전극(5)을 형성한다. 또, 게이트전극(5)의 형성과 동시에, 게이트선이나 보조용량선 등도 형성한다. 게이트전극(5)의 재료로서는, 다결정실리콘막 외에, 몰리브덴(Mo)이나 탄탈(Ta) 등의 고융점금속을 이용해도 좋다. 이어서, 이온도핑(ion doping)법을 이용하여 도펀트(dopant: 불순물)을 게이트전극(5)을 마스크로 하여 자기정합적으로 다결정실리콘막(3b)에 주입하여 소스·드레인영역(3c, 3d)을 형성한다. 이어서, 다결정실리콘막(3b)의 댕글링결합을 종단(終端)하기 위해 플라즈마 CVD법을 이용하여 수소 플라즈마처리를 행한다.

다음에, 도 2a로부터 알 수 있는 바와 같이, 실리콘원자 및 산소원자(Si-O)를 주성분으로 하는 층간 절연막(6a)을, 게이트전극(5)을 덮도록 하여, 코터에 의해 도포한다(도포법). 층간 절연막(6a)으로서는, 유기절연재료 혹은 무기절연재료를 이용할 수 있다. 이 후, 다결정실리콘막(3b)에 주입된 불순물을 활성화시킴과 동시에, 층간 절연막(6a)을 소성하기 위해, 예컨대 350℃, 400℃, 450℃, 500℃의 어느 한 온도에서 1시간의 열처리를 행한다. 즉, 불순물을 활성화시키는 공정과 층간 절연막(6a)을 소성하는 공정을 동일의 열처리로 겸해서 행한다. 이 소성온도는 상기 활성화가 달성되는 온도 중 될 수 있는 한 낮은 온도로 하는 것이 바람직하다. 이에 따라, 열공정에 의한 장치로의 악영향이 극력 억제된다. 이러한 소성에 의해, 도 2b로부터 알 수 있는 바와 같이, 최종적으로 소스·드레인영역(3c, 3d)이 형성됨과 더불어, 층간 절연막(6b)이 소성형성된다. 즉, TFT의 형성과 층간절연막의 형성이 동시에 이루어진다. 이와 같이 함으로써, 1회의 열처리공정으로, 즉 CVD법을 이용하는 경우와 비교해도, 열처리공정을 증가시키는 일없이 층간 절연막을 최종적으로 형성할 수 있다.

다음에, 도 2b로부터 알 수 있는 바와 같이, 층간 절연막(6b)에 소스·드레인영역(3c, 3d)에 도달하는 컨택트홀(7a) 및 컨택트홀(7b)을 형성한다. 다음에, 알루미늄(Al)으로 이루어진 금속을 스퍼터(sputter)에 의해 컨택트홀(7a, 7b) 내에 매립함과 더불어, 층간 절연막(6b) 상에 성막한다. 이 후, 이 금속중 층간 절연막(6b) 상에 성막된 부분을 패터닝한다. 이에 따라, 도 2b에 나타낸 바와 같이, 컨택트홀(7a, 7b)을 매개로 하여 소스·드레인영역(3c, 3d)에 연결되는 소스·드레인전극(8a, 8b)이 형성된다. 이때, 당연히 신호선 등의 배선(도시하지 않음)도 층간 절연막(6b) 상에 형성된다.

도 3은 불순물의 활성화공정과 층간 절연막의 소성공정의 2가지의 공정을 겸한 열처리공정을, 상술한 바와 같이 각각 350℃, 400℃, 450℃, 500℃의 열처리온도에 있어서 1시간 행한 때의 각 열처리온도와 채널부의 시트저항의 관계를 나타낸 그래프이다. 이 그래프는, 본 발명자에 의한 실제의 실험결과에 기초하여 작성된 것이다. 이 그래프의 세로축에 나타낸 시트저항값은 상기 제1 TFT의 채널부에 있어서 측정한 것으로, 낮을수록 좋은 것은 당연하다. 또한, 상술한 바와 같이 열처리온도가 낮을수록 불순물의 활성화율이 낮아지는 것이 예상되기 때문에, 그것에 맞추어 이온도핑의 주입조건을 각 열처리온도에 대응시켜 각각 변화시키고 있다.

도 3의 시트저항값을 나타낸 그래프 11D∼11A로부터 알 수 있는 바와 같이,열처리온도가 500℃, 450℃, 400℃, 350℃로 낮아짐에 따라, 시트저항은 높아졌다. 여기서, 350℃의 경우는, 그래프 11A로 나타낸 바와 같이, 시트저항값이 거의 7000(Ω/㎠) 이하로 되었다. 이것은, 충분히 실용(實用)에 제공할 수 있는 값이다. 이것은, 이하의 것을 나타내고 있다. 즉, 상기 불순물의 활성화나 층간 절연막의 소성의 열처리에 있어서 크랙 등의 불량을 확실히 방지하기 위해서는 열처리온도는 낮은 것이 바람직하다. 그렇게 해서, 이러한 저온의 열처리라도 실용에 제공하는 것이 가능한 시트저항값의 TFT를 얻을 수 있다. 또한, 불순물 주입 시에 있어서의 이온도핑의 가속전압, 게이트절연막(4)의 막두께, 그 외 다결정실리콘막(3b)의 막두께 등을 최적으로 함으로써, 그래프 11A로 나타낸 350℃의 열처리에서의 시트저항값을 더 낮출 수 있다.

다음에, 상기 실시형태의 효과를 확인하기 위해, 비교예를 이하에 설명한다. 즉, 불순물을 활성화시키는 공정과 층간 절연막을 소성하는 공정의 2가지의 열처리공정을 겸해서 행하지 않고, 각각 별개로 행한 때의 시트저항값을 기록한다. 구체적으로는, 이온도핑법에 의해 다결정실리콘막에 도펀트를 주입한 후, 500℃에서 1시간, 불순물을 활성화시키는 공정을 행하고, 더욱이 이 후 400℃에서 1시간, 층간 절연막을 소성하는 공정을 행했다. 이 때의 시트저항값은 약 2200(Ω/㎠)이었다. 이 점으로부터, 본 실시형태의 효과가 확인되었다.

이상과 같이, 본 발명의 제1 실시형태에 의하면, 다결정실리콘층에 주입한 불순물을 활성화시키는 공정과 층간 절연막을 소성하는 공정을 동일의 열처리공정으로서 1공정으로 행하도록 했으므로, 각 적층막 내에 있어서 크랙 등의 불량이 생기는 것을 가급적으로 방지하면서, 도포법을 이용하여 층간 절연막을 형성할 수 있다.

도 4a∼도 5는 본 발명의 제2실시형태에 관한 것으로, 다른 TFT(제2 TFT)의 제조공정의 단면도이다. 도 4a∼도 5에 있어서, 도 1a∼도 2에 나타낸 것과 동등 부분에는 동일한 부호를 붙이고 설명을 생략하고 있다. 이 제2실시형태가 제1실시형태와 다른 점은, 상기 층간 절연막의 밑바탕 층으로서 실리콘질화막을 형성하는 점에 있다.

이하, 제2 TFT를 제조하는 공정에 대해 상세히 설명한다.

먼저, 도 4a는 전술한 도 1c와 같은 공정을 나타낸다. 즉, 제1실시형태에서의 도 1a, 도 1b의 공정을 거쳐 도 4a에 나타낸 바와 같이 게이트전극(5)을 마스크로 하여 자기정합적으로 다결정실리콘층(3b)에 불순물을 주입하여 소스·드레인영역을 형성한다.

다음에, 도 4b로부터 알 수 있는 바와 같이, 다결정실리콘막(3b)의 댕글링결합을 종단하기 위해, 플라즈마 CVD법을 이용하여 수소 플라즈마처리를 행한다. 그 후, 도 4b에 나타낸 바와 같이, 게이트전극(5)을 덮도록 하여 실리콘질화막(SiN막; 15)을 예컨대 200㎚의 두께로 성막한다.

다음에, 도 4c로부터 알 수 있는 바와 같이, 실리콘질화막(15) 상의 전면에 걸쳐 층간 절연막(16a)을 도포한다. 이 후, 다결정실리콘층(3b)에 주입된 불순물을 활성화시키는 공정과, 층간 절연막(16a)을 소성하는 공정을, 동일 공정으로서 행하기 위해 400℃ - 1시간의 열처리를 행한다. 이에 따라, 도 5에 나타낸 바와같이, 다결정실리콘층(3b)에 소스·드레인영역(3c, 3d)이 최종적으로 형성됨과 더불어, 층간 절연막(16b)이 최종적으로 소성형성된다.

이 후는, 제1실시형태와 마찬가지로 하여, 도 5에 나타낸 바와 같이 다결정실리콘 TFT가 얻어진다. 즉, 도 5로부터 알 수 있는 바와 같이, 층간 절연막(16b)을 에칭하고, 소스·드레인영역(3c, 3d)에 도달하는 컨택트홀(17a, 17b)을 각각 형성한다. 이어서, 알루미늄으로 이루어진 소스·드레인전극(18a, 18b)을 형성한다.

도 6은 본 발명자가 실제로 이 제2실시형태에 의해 제조한 제2 TFT와, 상기 제1실시형태에 의해 제조한 제1 TFT의 각각에서의 온(ON)전류값(드레인전류값)을 나타낸 그래프이다. 덧붙여서 말하면, 온전류값은 클수록 좋은 것은 당연하다.

도 6의 그래프 20a로 나타낸 바와 같이, 실리콘질화막을 가지는 제2 TFT의 온전류값 1.2×10^-4(A)은 그래프 20b로 나타낸 실리콘질화막을 가지지 않은 제1 TFT의 온전류값 1.0×10^-4(A)보다도 크다. 이 이유는 이하와 같다.

즉, 도 2b로부터 알 수 있는 바와 같이, 층간 절연막(6b)의 아래에, 즉 다결정실리콘막(3b) 상에 실리콘질화막이 형성되어 있지 않을 때는, 다결정실리콘막(3b)의 댕글링결합을 종단하고 있는 수소가 상기 400℃의 소성어닐(열처리공정)에 있어서 탈리해 버린다. 즉, 다결정실리콘막(3b)의 댕글링결합을 종단하고 있는 수소가 상층의 층간 절연막(6b)을 매개로 하여 외부로 이탈해 버린다. 이에 따라, 채널 내를 이동하는 전자가 도중에서 트랩(trap)되어 온전류가 저하된다고 생각된다.

한편, 도 5로부터 알 수 있는 바와 같이, 다결정실리콘막(3b) 상에 실리콘질화막(15)이 형성되어 있을 때는, 실리콘질화막(15)이 뚜껑층(cap layer)으로서 기능하여 다결정실리콘막(3b) 내의 댕글링결합을 종단하고 있는 수소가 댕글링결합으로부터 탈리하는 것을 방지한다. 더욱이, 실리콘질화막(15)에는 막 내에 많은 수소가 포함되어 있고, 이 수소가 다결정실리콘막(3b)으로 확산하여 다결정실리콘막(3b)의 댕글링결합을 더 종단한다. 그 때문에, 실리콘질화막을 가지고 있는 제2 TFT는 실리콘질화막을 가지고 있지 않은 제1 TFT와 비교하여 다결정실리콘막(3b) 내를 이동하고 있는 전자가 상기 댕글링결합에 의해 트랩되기 어렵게 된다. 즉, 도 6으로부터도 알 수 있는 바와 같이, 제2 TFT의 쪽이 제1 TFT보다도 온전류값이 커진다.

이상과 같이, 본 발명의 제2실시형태에 의하면, 다결정실리콘층과 층간 절연막 사이에 뚜껑층으로서의 실리콘질화막을 설치했으므로, 다결정실리콘층 내로부터 댕글링결합을 종단하고 있는 수소가 탈리하는 것을 방지할 수 있다. 또, 실리콘질화막 내에 함유된 수소가 다결정실리콘층으로 확산되므로, 다결정실리콘층의 댕글링결합을 한층 더 종단할 수 있고, 이에 따라 온전류값이 큰 TFT를 형성할 수 있다.

상기 본 발명의 제1실시형태 및 본 발명의 제2실시형태에 있어서는, 본 발명의 평면표시장치의 제조방법을 액정표시장치에 적용한 예를 나타냈지만, 유기EL표시장치에도 적용할 수 있다.

즉, 상술한 제1 및 제2실시형태의 트랜지스터를 짜 넣어 액정표시장치 또는유기EL표시장치 등의 평면표시장치를 구성할 수 있다.

도 7은 액정표시장치의 예를 나타낸다. 이 액정표시장치 자체는 널리 알려져 있으므로, 상세하게는 설명하지 않지만, 간단하게는 이하와 같다. 이 액정표시장치는, 매트릭스모양으로 배치된 복수의 화소를 가진다. 각 화소에서의 트랜지스터를 별개로 온, 오프함으로써, 화상이 표시된다. 도 7 중, 세로로 신호선(SGL)이, 가로로 주사선(SCL)이 형성되어 있다. 이들 세로, 가로의 선의 각 교점에 트랜지스터(TFT)가 배치되어 있다. 각 트랜지스터(TFT)의 게이트는 주사선(SCL)에, 소스는 신호선(SGL)에 각각 접속되어 있다. 각 트랜지스터(TFT)의 온상태 시에, 신호선(SGL)으로부터의 신호가 이 트랜지스터(TFT)를 매개로 하여 용량(C)에 축적된다.

한편, 유기EL표시장치는 구조 자체는 액정표시장치와 다르지만, 주지이기 때문에 여기서는 도시는 하지 않는다. 이 유기EL표시장치의 경우에 있어서도, 거기에 사용되는 TFT로서 상술한 본 발명의 제1 또는 제2실시형태의 TFT를 사용할 수 있다.

본 발명에 의하면, 반도체층에 주입한 불순물의 활성화와, 도포된 층간 절연막의 소성을 1회의 열처리공정에 의해 겸해서 행하도록 했으므로, 전체로서의 열처리공정을 감소시킬 수 있고, 이에 따라 기판상의 각 적층막 내에 크랙 등의 불량의 발생을 극력 억제하면서, 도포법에 의한 층간 절연막을 형성할 수 있다.

Claims

절연기판 상에 섬모양의 반도체영역을 형성하고,

이 반도체영역의 위쪽에 게이트절연막을 매개로 하여 게이트전극을 형성하며,

이 게이트전극을 마스크로 하여 상기 반도체영역에 불순물을 주입하여 채널영역을 사이에 두고 그 양측에 각각 소스·드레인영역을 자기정합적으로 형성하고,

상기 게이트전극 및 상기 게이트절연막 상에 층간 절연막을 형성하며,

이 후 상기 불순물을 활성화하는 공정과 상기 층간 절연막을 소성하는 공정을 1회의 열처리공정으로 동시에 실행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제1항에 있어서, 상기 섬모양의 반도체영역은 상기 절연기판 상에 형성된 언더코트층 상에 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제2항에 있어서, 상기 언더코트층으로서, 실리콘질화막과 실리콘산화막의 2층 구조막을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제1항에 있어서, 상기 섬모양의 반도체영역은,

비정질실리콘층을 형성하고, 이것을 엑시머 레이저에 의해 다결정화하며, 이후 패터닝하여 상기 섬모양의 반도체영역을 형성하는 것과 같이 하여 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제4항에 있어서, 상기 비정질실리콘을 어닐하여 수소를 증발시켜 수소농도를 저하시킨 후에, 상기 다결정화하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제4항에 있어서, 상기 불순물을 주입하여 소스·드레인영역을 형성한 후에, 플라즈마 CVD법에 의한 수소 플라즈마처리를 행하여 다결정화한 실리콘층의 댕글링결합을 수소에 의해 종단시킨 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제1항에 있어서, 상기 층간 절연막으로서, 실리콘원자 및 산소원자를 주성분으로 하는 유기절연재료 또는 무기절연재료를 사용한 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제7항에 있어서, 상기 소성은 350℃, 400℃, 450℃, 500℃의 어느 한 온도에서 1시간의 열처리인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제6항에 있어서, 상기 층간 절연막의 밑바탕 층으로서 제2 실리콘질화막(상기 댕글링결합을 종단하고 있는 수소가 댕글링결합으로부터 탈리하지 않도록 하는)을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제9항에 있어서, 상기 제2 실리콘질화막을 200㎚의 두께로 성막하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
제10항에 있어서, 상기 열처리공정으로서, 400℃, 1시간의 열처리를 행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
평면표시장치(매트릭스모양으로 배치된 화소를 가진다. 각 화소의 트랜지스터를 별개로 온, 오프함으로써, 화상이 표시된다.)의 제조방법에 있어서,

상기 각 트랜지스터를,

절연기판 상에 섬모양의 반도체영역을 형성하고,

이 반도체영역의 위쪽에 게이트절연막을 매개로 하여 게이트전극을 형성하며,

이 게이트전극을 마스크로 하여 상기 반도체영역에 불순물을 주입하여 채널영역을 사이에 두고 그 양측에 각각 소스·드레인영역을 자기정합적으로 형성하고,

상기 게이트전극 및 상기 게이트절연막 상에 층간 절연막을 형성하며,

이 후 상기 불순물을 활성화하는 공정과 상기 층간 절연막을 소성하는 공정을 1회의 열처리공정으로 동시에 실행하는 것과 같이 하여 제조하는 것을 특징으로 하는 평면표시장치의 제조방법.
제12항에 있어서, 상기 섬모양의 반도체영역은 상기 절연기판 상에 형성된 언더코트층 상에 형성되는 것을 특징으로 하는 평면표시장치의 제조방법.
제13항에 있어서, 상기 언더코트층으로서, 실리콘질화막과 실리콘산화막의 2층 구조막을 형성하는 것을 특징으로 하는 평면표시장치의 제조방법.
제12항에 있어서, 상기 섬모양의 반도체영역은,

비정질실리콘층을 형성하고, 이것을 엑시머 레이저에 의해 다결정화하며, 이 후 패터닝하여 상기 섬모양의 반도체영역을 형성하는 것과 같이 하여 형성되는 것을 특징으로 하는 평면표시장치의 제조방법.
제15항에 있어서, 상기 비정질실리콘을 어닐하여 수소를 증발시켜 수소농도를 저하시킨 후에, 상기 다결정화하는 것을 특징으로 하는 평면표시장치의 제조방법.
제15항에 있어서, 상기 불순물을 주입하여 소스·드레인영역을 형성한 후에, 플라즈마 CVD법에 의한 수소 플라즈마처리를 행하여 다결정화한 실리콘층의 댕글링결합을 수소에 의해 종단시킨 것을 특징으로 하는 평면표시장치의 제조방법.
제12항에 있어서, 상기 층간 절연막으로서, 실리콘원자 및 산소원자를 주성분으로 하는 유기절연재료 또는 무기절연재료를 사용한 것을 특징으로 하는 평면표시장치의 제조방법.
제18항에 있어서, 상기 소성은 350℃, 400℃, 450℃, 500℃의 어느 한 온도에서 1시간의 열처리인 것을 특징으로 하는 평면표시장치의 제조방법.
제17항에 있어서, 상기 층간 절연막의 밑바탕 층으로서 제2 실리콘질화막(상기 댕글링결합을 종단하고 있는 수소가 댕글링결합으로부터 탈리하지 않도록 하는)을 형성하는 것을 특징으로 하는 평면표시장치의 제조방법.
제20항에 있어서, 상기 제2 실리콘질화막을 200㎚의 두께로 성막하는 것을 특징으로 하는 평면표시장치의 제조방법.
제21항에 있어서, 상기 열처리공정으로서, 400℃, 1시간의 열처리를 행하는 것을 특징으로 하는 평면표시장치의 제조방법.
절연기판과,

이 절연기판 상에 형성된 섬모양의 반도체층의 중앙부분으로서의 채널영역,

이 반도체층의 상기 채널영역을 사이에 두고 형성된 한쌍의 소스·드레인영역,

이들을 덮도록 형성된 상기 반도체층에서의 댕글링결합을 종단하는 수소가 그들의 댕글링결합으로부터 탈리하는 것을 방지하는 탈리방지막 및,

이 탈리방지막 상에 형성된 층간 절연막을 구비한 것을 특징으로 하는 박막 트랜지스터.
평면표시장치(매트릭스모양으로 배치된 화소를 가진다. 각 화소의 트랜지스터를 별개로 온, 오프함으로써, 화상이 표시된다.)에 있어서,

상기 각 트랜지스터가,

절연기판과,

이 절연기판 상에 형성된 섬모양의 반도체층의 중앙부분으로서의 채널영역,

이 반도체층의 상기 채널영역을 사이에 두고 형성된 한쌍의 소스·드레인영역,

이들을 덮도록 형성된 상기 반도체층에서의 댕글링결합을 종단하는 수소가 그들의 댕글링결합으로부터 탈리하는 것을 방지하는 탈리방지막 및,

이 탈리방지막 상에 형성된 층간 절연막을 구비한 것을 특징으로 하는 평면표시장치.