KR20080062016A - 반도체 소자의 듀얼 폴리 게이트 형성방법 - Google Patents
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Abstract
반도체 소자의 듀얼 폴리 게이트 형성방법은, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 N+ 폴리실리콘막을 형성하는 단계; 상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 노출시키는 SOG(Spin-On Glass)막을 형성하는 단계; 상기 SOG막에 의해 노출된 N+ 폴리실리콘막 부분을 선택적으로 P+ 폴리실리콘막으로 변환하는 단계; 상기 SOG막을 제거하는 단계; 상기 N+ 폴리실리콘막과 P+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, N+ 폴리실리콘막과 P+ 폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함한다.
Description
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 110 : 소자분리막
112 : 게이트절연막 114 : N+ 폴리실리콘막
116 : SOG막 118 : P+ 폴리실리콘막
120 : 금속계막 122 : 하드마스크막
130 : P+ 폴리 게이트 140 : N+ 폴리 게이트
본 발명은 반도체 소자의 듀얼 폴리 게이트(Dual Poly Gate) 형성방법에 관한 것으로, 보다 상세하게는, 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막을 사용해왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그리고, 씨모스(CMOS) 소자는 셀 영역 및 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 N+ 폴리실리콘 게이트를 형성하여 왔는데, 이 경우, 엔모스 소자는 표면 채널(Surface Channel) 특성을 갖는 반면, 피모스 소자는 카운트 도핑(Count Doping)에 의해 매몰 채널(Buried Channel) 특성을 갖는다.
한편, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭, 예컨대, 게이트의 반-피치(Half-Pitch)가 100nm 이하로 좁아지게 되면, 표면 채널 특성을 갖는 엔모스 소자와 달리 피모스 소자는 매몰 채널 특성에 의해 단채널효과(Short Channel Effect)가 심화된다는 단점이 있다.
이에 따라, 근래에는 엔모스 영역에는 인(P)이 도핑된 N+ 폴리 게이트를, 그리고, 피모스 영역에는 보론(B)이 도핑된 P+ 폴리 게이트를 형성하는 듀얼 폴리 게이트 형성방법이 이용되고 있으며, 이러한 듀얼 폴리 게이트 형성방법의 경우, 엔모스 및 피모스 소자 모두 표면 채널 특성을 가지므로 상기 매몰 채널로 인한 단점이 해결된다.
이하에서는, 종래 기술에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법을 간략하게 설명하도록 한다.
먼저, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 내에 셀 영역을 정의하는 소자분리막을 형성한 후, 상기 소자분리막을 포함한 기판 전면 상에 게이트절연막을 증착한다.
이어서, 상기 게이트절연막 상에 N+ 폴리실리콘막을 증착한 다음, 상기 N+ 폴리실리콘막 상에 피모스 형성 영역을 선택적으로 노출시키는 마스크패턴을 형성한다. 그리고 나서, 상기 마스크패턴에 의해 노출된 N+ 폴리실리콘막에 대해 선택적으로 P형 이온주입을 수행하여 피모스 형성 영역에 형성된 N+ 폴리실리콘막을 P+ 폴리실리콘막으로 변환시킨다.
이때, 상기 피모스 형성 영역의 N+ 폴리실리콘막을 P+ 폴리실리콘막으로 변환시키기 위해 이온주입 대신 플라즈마 도핑법을 사용해도 무방하다.
다음으로, 산소 플라즈마 애슁(Ashing) 공정을 통해 상기 마스크패턴을 제거하고 P+ 폴리실리콘막과 N+ 폴리실리콘막 상에 금속계막 및 하드마스크를 형성한 후, 상기 하드마스크막, 금속계막, P+ 폴리실리콘막과 N+ 폴리실리콘막 및 게이트절연막을 패터닝하여 상기 피모스 형성 영역에 P+ 폴리 게이트를 형성함과 아울러 엔모스 영역에 N+ 폴리 게이트를 형성한다.
그러나, 전술한 종래 기술의 경우에는, 상기 피모스 형성 영역의 N+ 폴리실리콘막을 P+ 폴리실리콘막으로 변환시키기 위한 이온주입시 1×1020이온/cm2 이상의 높은 도우즈로 수행하게 되는데, 이렇게 높은 도우즈로 이온주입을 수행하면 마스크패턴이 급격하게 경화되기 때문에, 후속 산소 플라즈마 애슁 공정시 상기 마스크패턴이 완전히 제거되지 않는다.
상기 마스크패턴이 완전히 제거되지 않아 폴리실리콘막 상에 마스크패턴이 잔류되면, 후속 열공정시 잔류된 마스크패턴이 연소되는 현상이 발생하여 기판이 오염되고, 이러한 현상이 심화되면 후속 공정 진행 자체가 어렵게 된다. 또한, 상기 기판의 오염은 반도체 소자 제조 수율을 저하시킨다.
한편, 상기 마스크패턴을 잔류시키지 않고 완전히 제거하기 위해, 산소 플라즈마 애슁 공정과 습식 식각 공정을 수회 반복 수행하는 방법에 제안된 바 있다. 하지만, 이 경우에는, 폴리실리콘막 내에 주입된 불순물들이 다시 배출되는 현상이 유발되어 상기 폴리실리콘막 내의 불순물 농도가 감소하게 되며, 이 때문에, 트랜지스터의 문턱 전압 감소, 구동 전류 감소, 게이트의 저항 증가 등이 야기되어 소자 특성 및 신뢰성이 열화된다.
따라서, 본 발명은 듀얼 폴리 게이트(Dual Poly Gate)의 형성시 이온주입 마스크패턴의 잔류를 방지하여 소자 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법을 제공한다.
또한, 본 발명은 듀얼 폴리 게이트의 형성시 이온주입 마스크패턴의 잔류를 방지하여 제조 수율을 향상시킬 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 듀얼 폴리 게이트 형성방법은, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 N+ 폴리실리콘막을 형성하는 단계; 상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 노출시키는 SOG(Spin-On Glass)막을 형성하는 단계; 상기 SOG막에 의해 노출된 N+ 폴리실리콘막 부분을 선택적으로 P+ 폴리실리콘막으로 변환하는 단계; 상기 SOG막을 제거하는 단계; 상기 N+ 폴리실리콘막과 P+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, N+ 폴리실리콘막과 P+ 폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함한다.
여기서, 상기 게이트절연막은 SiO2, SiON, Al2O3, HfO2, ZrO2, TiO2 및 Ta2O5 중 적어도 어느 하나 이상의 막으로 형성한다.
상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 노출시키는 SOG막을 형성하는 단계는, 상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 가리는 마스크 패턴을 형성하는 단계; 상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계; 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.
상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계 후, 그리고, 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계 전, 상기 SOG막을 핫 플레이트(Hot Plate), 또는, 오븐(Oven)에서 50∼150℃의 온도로 베이킹하는 단계;를 더 포함한다.
상기 마스크패턴을 제거하는 단계는, 산소 플라즈마 애슁(Ashing) 방식으로 수행한다.
상기 SOG막에 의해 노출된 N+ 폴리실리콘막 부분을 선택적으로 P+ 폴리실리콘막으로 변환하는 단계는, 카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping) 방식으로 수행한다.
상기 카운터 도핑 방식은, B, BF2 및 BxHy 이온 중 적어도 어느 하나 이상의 불순물을 사용하여 3×1015∼3×1016이온/cm2의 도우즈로 수행한다.
상기 플라즈마 도핑 방식은, BxHy, 또는, BF3 가스 중 적어도 어느 하나 이상의 불순물을 사용하여 5×1015∼2×1017이온/cm2의 도우즈로 수행한다.
상기 SOG막을 제거하는 단계는, 희석된 HF 용액, 또는, 희석된 NH4F+HF 용액을 사용하는 습식 식각 방식으로 수행한다.
상기 금속계막은 WSi2, W, WNx, 비정질-Si, CoSi2, NiSi2, TaSi2, TiSi2, Ti, TaN 및 TiN 중 적어도 어느 하나 이상의 막으로 형성한다.
상기 하드마스크막은 SiO2, Si3N4 및 SiON 중 적어도 어느 하나 이상의 막으로 형성한다.
다른 실시예에 있어서, 반도체 소자의 듀얼 폴리 게이트 형성방법은, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 P+ 폴리실리콘막을 형성하는 단계; 상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 노출시키는 SOG(Spin-On Glass)막을 형성하는 단계; 상기 SOG막에 의해 노출된 P+ 폴리실리콘막 부분을 선택적으로 N+ 폴리실리콘막으로 변환하는 단계; 상기 SOG막을 제거하는 단계; 상기 P+ 폴리실리콘막과 N+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, P+ 폴리실리콘막과 N+ 폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함한다.
여기서, 상기 게이트절연막은 SiO2, SiON, Al2O3, HfO2, ZrO2, TiO2 및 Ta2O5 중 적어도 어느 하나 이상의 막으로 형성한다.
상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 노출시키는 SOG막을 형성하는 단계는, 상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 가리는 마스크 패턴을 형성하는 단계; 상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계; 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.
상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계 후, 그리고, 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계 전, 상기 SOG막을 핫 플레이트(Hot Plate), 또는, 오븐(Oven)에서 50∼150℃의 온도로 베이킹하는 단계;를 더 포함한다.
상기 마스크패턴을 제거하는 단계는, 산소 플라즈마 애슁(Ashing) 방식으로 수행한다.
상기 SOG막에 의해 노출된 P+ 폴리실리콘막 부분을 선택적으로 N+ 폴리실리콘막으로 변환하는 단계는, 카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping) 방식으로 수행한다.
상기 카운터 도핑 방식은, P 이온 사용하여 3×1015∼3×1016이온/cm2의 도우즈로 수행한다.
상기 플라즈마 도핑 방식은, PH3를 사용하여 5×1015∼2×1017이온/cm2의 도우즈로 수행한다.
상기 SOG막을 제거하는 단계는, 희석된 HF 용액, 또는, 희석된 NH4F+HF 용액을 사용하는 습식 식각 방식으로 수행한다.
상기 금속계막은 WSi2, W, WNx, 비정질-Si, CoSi2, NiSi2, TaSi2, TiSi2, Ti, TaN 및 TiN 중 적어도 어느 하나 이상의 막으로 형성한다.
상기 하드마스크막은 SiO2, Si3N4 및 SiON 중 적어도 어느 하나 이상의 막으로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
본 발명은, 듀얼 폴리 게이트의 형성방법에 있어서, 피모스 형성 영역에 형성된 N+ 폴리실리콘막을 P+ 폴리실리콘막으로 변환시키기 위한 고농도 이온주입시 종래의 마스크패턴 대신 SOG(Spin-On Glass)막을 이온주입 마스크로서 사용한다.
이렇게 하면, 상기 고농도 이온주입으로 인해 마스크패턴이 경화되어 이온주입 후에도 마스크패턴이 잔류되는 것을 억제할 수 있으므로, 상기 마스크패턴의 잔류됨으로써 유발되는 반도체 기판의 오염을 방지하여 제조 수율을 향상시킬 수 있다.
또한, 본 발명은 상기 이온주입 후에도 마스크패턴이 잔류되지 않기 때문에, 마스크패턴을 완전히 제거하기 위해 산소 플라즈마 애슁(Ashing) 및 습식 식각 공정을 반복 수행할 필요가 없으므로 소자 특성 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 피모스 및 엔모스 형성 영역을 갖는 반도체 기판(100) 내에 셀 영역을 정의하는 소자분리막(110)을 형성한 다음, 상기 소자분리막(110)을 포함한 기판(100) 전면 상에 게이트절연막(112)을 형성한다. 상기 게이트절연막(112)은 SiO2, SiON, Al2O3, HfO2, ZrO2, TiO2 및 Ta2O5 중 적어도 하나 이상의 막으로 형성한다.
도 1b를 참조하면, 상기 피모스 및 엔모스 형성 영역에 형성된 게이트절연막(112) 상에 N+ 폴리실리콘막(114)을 형성한다.
도 1c를 참조하면, 상기 N+ 폴리실리콘막(114) 상에 상기 피모스 형성 영역을 가리는 마스크패턴(도시안됨)을 형성한 후, 상기 마스크패턴을 포함한 기판(100) 결과물 상에 상기 마스크패턴을 덮도록 SOG(Spin-On Glass)막(120)을 증착한다. 그리고 나서, 상기 SOG막(116)을 핫 플레이트(Hot Plate), 또는, 오븐(Oven)에서 50∼150℃ 정도의 온도로 베이킹하여 상기 SOG막(116) 내에 잔류 용매(Solvent)를 제거한다.
그리고 나서, 상기 SOG막(116)을 상기 마스크패턴이 노출되도록 건식 방식으로 전면 식각(Blanket Etch)한 다음, 산소 플라즈마 애슁(Ashing) 방식을 통해 상기 마스크패턴을 제거하여 상기 피모스 형성 영역을 노출시킨다.
도 1d를 참조하면, 상기 SOG막(116)에 의해 노출된 N+ 폴리실리콘막(114) 부분에 대해 카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping)을 수행하여 상기 노출된 N+ 폴리실리콘막(114) 부분을 선택적으로 P+ 폴리실리콘막(118)으로 변환한다.
상기 P+ 폴리실리콘막(118)으로의 변환을 카운터 도핑 방식으로 수행하는 경우에는, B, BF2 및 BxHy 이온 중 적어도 어느 하나 이상의 불순물을 사용하여 3×1015∼3×1016이온/cm2 정도의 도우즈로 수행하며, 플라즈마 도핑 방식으로 수행하는 경우에는, BxHy, 또는, BF3 가스 중 적어도 하나 이상의 불순물을 사용하여 5×1015∼2×1017이온/cm2 정도의 도우즈로 수행한다.
도 1e를 참조하면, 희석된 HF 용액, 또는, 희석된 NH4F+HF 용액을 사용하는 습식 식각 방식을 통해 상기 SOG막을 제거한다.
도 1f를 참조하면, 상기 N+ 폴리실리콘막(114)과 P+ 폴리실리콘막(118) 상에 금속계막(120) 및 하드마스크막(122)을 차례로 증착한다. 상기 금속계막(120)은 WSi2, W, WNx, 비정질-Si, CoSi2, NiSi2, TaSi2, TiSi2, Ti, TaN 및 TiN 중 적어도 어느 하나 이상의 막으로 형성하며, 상기 하드마스크막(122)은 SiO2, Si3N4 및 SiON 중 적어도 어느 하나 이상의 막으로 형성한다.
도 1g를 참조하면, 상기 하드마스크막(112), 금속계막(120), N+ 폴리실리콘막(114)과 P+ 폴리실리콘막(118) 및 게이트절연막(112)을 식각하여 상기 반도체 기 판(100)의 피모스 형성 영역에 P+ 폴리 게이트(130)를 형성함과 아울러 엔모스 영역에 N+ 폴리 게이트(140)를 형성한다.
여기서, 본 발명은 듀얼 폴리 게이트를 형성하기 위한 고농도 이온주입시 종래의 마스크패턴 대신에 SOG막을 사용함으로써, 상기 마스크패턴이 경화되어 이온주입 후에도 상기 마스크패턴이 잔류되는 것을 방지할 수 있으며, 이를 통해, 상기 상기 잔류된 마스크패턴으로 인한 기판의 오염을 방지하여 반도체 소자 제조 수율을 향상시킬 수 있다.
또한, 본 발명은 상기 고농도 이온주입 후에도 마스크패턴이 잔류되지 않으므로 상기 마스크패턴을 제거하기 위한 산소 플라즈마 애슁(Ashing) 및 습식 식각 공정을 반복 수행할 필요가 없으며, 따라서, 반도체 소자 특성 및 신뢰성을 개선할 수 있다.
한편, 전술한 본 발명의 일 실시예의 경우에는 게이트절연막 상에 N+ 폴리실리콘막을 증착하고 나서 SOG막에 의해 노출된 피모스 형성 영역에 형성된 N+ 폴리실리콘막 부분을 P+ 폴리실리콘막으로 변환시켜 듀얼 폴리 게이트를 형성하였지만, 본 발명의 다른 실시예로서 게이트절연막 상에 P+ 폴리실리콘막을 증착하고 나서 SOG막에 의해 노출된 엔모스 형성 영역에 형성된 P+ 폴리실리콘막 부분을 N+ 폴리실리콘막으로 변환시켜 듀얼 폴리 게이트를 형성하는 방법도 가능하다.
이때, 상기 엔모스 형성 영역에 형성된 P+ 폴리실리콘막 부분을 N+ 폴리실리콘막으로 변환시키기 위해 카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping) 방식을 수행하는데, 상기 카운터 도핑 방식은, P 이온 사용하여 3×1015∼3×1016이온/cm2 정도의 도우즈로 수행하며, 상기 플라즈마 도핑 방식은, PH3를 사용하여 5×1015∼2×1017이온/cm2 정도의 도우즈로 수행한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 듀얼 폴리 게이트(Dual Poly Gate)의 형성방법에 있어서 고농도 이온주입시 마스크패턴 대신 SOG(Spin-On Glass)막을 사용함으로써, 반도체 소자 특성 및 신뢰성을 개선할 수 있다.
또한, 본 발명은 듀얼 폴리 게이트의 형성방법에 있어서 고농도 이온주입시 이온주입 마스크패턴 대신 SOG막을 사용함으로써, 반도체 소자의 제조 수율을 향상시킬 수 있다.
Claims (22)
- 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 N+ 폴리실리콘막을 형성하는 단계;상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 노출시키는 SOG(Spin-On Glass)막을 형성하는 단계;상기 SOG막에 의해 노출된 N+ 폴리실리콘막 부분을 선택적으로 P+ 폴리실리콘막으로 변환하는 단계;상기 SOG막을 제거하는 단계;상기 N+ 폴리실리콘막과 P+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막, 금속계막, N+ 폴리실리콘막과 P+ 폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 1 항에 있어서,상기 게이트절연막은 SiO2, SiON, Al2O3, HfO2, ZrO2, TiO2 및 Ta2O5 중 적어도 어느 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 1 항에 있어서,상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 노출시키는 SOG막을 형성하는 단계는,상기 N+ 폴리실리콘막 상에 상기 피모스 형성 영역을 가리는 마스크패턴을 형성하는 단계;상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계;상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계; 및상기 마스크패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 3 항에 있어서,상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계 후, 그리고, 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계 전,상기 SOG막을 핫 플레이트(Hot Plate), 또는, 오븐(Oven)에서 50∼150℃의 온도로 베이킹하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 3 항에 있어서,상기 마스크패턴을 제거하는 단계는,산소 플라즈마 애슁(Ashing) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 1 항에 있어서,상기 SOG막에 의해 노출된 N+ 폴리실리콘막 부분을 선택적으로 P+ 폴리실리콘막으로 변환하는 단계는,카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 6 항에 있어서,상기 카운터 도핑 방식은, B, BF2 및 BxHy 이온 중 적어도 어느 하나 이상의 불순물을 사용하여 3×1015∼3×1016이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 6 항에 있어서,상기 플라즈마 도핑 방식은, BxHy, 또는, BF3 가스 중 적어도 어느 하나 이 상의 불순물을 사용하여 5×1015∼2×1017이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 1 항에 있어서,상기 SOG막을 제거하는 단계는,희석된 HF 용액, 또는, 희석된 NH4F+HF 용액을 사용하는 습식 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 1 항에 있어서,상기 금속계막은 WSi2, W, WNx, 비정질-Si, CoSi2, NiSi2, TaSi2, TiSi2, Ti, TaN 및 TiN 중 적어도 어느 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 1 항에 있어서,상기 하드마스크막은 SiO2, Si3N4 및 SiON 중 적어도 어느 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 피모스 및 엔모스 형성 영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 P+ 폴리실리콘막을 형성하는 단계;상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 노출시키는 SOG막을 형성하는 단계;상기 SOG막에 의해 노출된 P+ 폴리실리콘막 부분을 선택적으로 N+ 폴리실리콘막으로 변환하는 단계;상기 SOG막을 제거하는 단계;상기 P+ 폴리실리콘막과 N+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막, 금속계막, P+ 폴리실리콘막과 N+ 폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 12 항에 있어서,상기 게이트절연막은 SiO2, SiON, Al2O3, HfO2, ZrO2, TiO2 및 Ta2O5 중 적어도 어느 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 12 항에 있어서,상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 노출시키는 SOG막을 형성하는 단계는,상기 P+ 폴리실리콘막 상에 상기 엔모스 형성 영역을 가리는 마스크패턴을 형성하는 단계;상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계;상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계; 및상기 마스크패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 14 항에 있어서,상기 마스크패턴을 포함한 기판 결과물 상에 SOG막을 증착하는 단계 후, 그리고, 상기 SOG막을 상기 마스크패턴이 노출되도록 전면 식각하는 단계 전,상기 SOG막을 핫 플레이트(Hot Plate), 또는, 오븐(Oven)에서 50∼150℃의 온도로 베이킹하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 14 항에 있어서,상기 마스크패턴을 제거하는 단계는,산소 플라즈마 애슁(Ashing) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 12 항에 있어서,상기 SOG막에 의해 노출된 P+ 폴리실리콘막 부분을 선택적으로 N+ 폴리실리콘막으로 변환하는 단계는,카운터 도핑(Counter Doping), 또는, 플라즈마 도핑(Plasma Doping) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 17 항에 있어서,상기 카운터 도핑 방식은, P 이온 사용하여 3×1015∼3×1016이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 17 항에 있어서,상기 플라즈마 도핑 방식은, PH3를 사용하여 5×1015∼2×1017이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 12 항에 있어서,상기 SOG막을 제거하는 단계는,희석된 HF 용액, 또는, 희석된 NH4F+HF 용액을 사용하는 습식 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 12 항에 있어서,상기 금속계막은 WSi2, W, WNx, 비정질-Si, CoSi2, NiSi2, TaSi2, TiSi2, Ti, TaN 및 TiN 중 적어도 어느 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 제 12 항에 있어서,상기 하드마스크막은 SiO2, Si3N4 및 SiON 중 적어도 어느 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
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