KR101024255B1 - 듀얼 폴리실리콘 게이트 제조 방법 - Google Patents

듀얼 폴리실리콘 게이트 제조 방법 Download PDF

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Abstract

본 발명은 듀얼 폴리실리콘 게이트 형성시 N형 폴리실리콘과 P형 폴리실리콘의 식각율을 개선하여 NMOS와 PMOS의 게이트 패턴의 프로파일을 균일하게 개선할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 NMOS와 PMOS가 구비된 기판을 제공하는 단계; 상기 NMOS 및 PMOS의 기판 상에 각각 N형 폴리실리콘막과 P형 폴리실리콘막을 형성하는 단계; 상기 N형 및 P형 폴리실리콘막 상에 게이트전극용 금속막과 게이트 하드마스크막을 적층하는 단계; 상기 게이트 하드마스크막 및 게이트전극용 금속막을 패터닝하여 상기 N형 및 P형 폴리실리콘막을 노출시키는 단계; 상기 노출된 P형 폴리실리콘막에 N형 불순물을 카운터 도핑하여 N형 폴리실리콘막으로 바꾸는 단계; 상기 게이트 하드마스크막을 식각장벽으로 N형 폴리실리콘막을 식각하는 단계를 포함하여, NMOS와 PMOS에 균일한 프로파일을 갖는 게이트 패턴을 형성하고, PMOS의 식각속도가 빨라짐에 따라 식각마진이 확보되며, 금속전극의 보잉(Bowing), 폴리실리콘막의 경사 프로파일 및 로딩(Loading) 등의 식각 프로파일 문제를 개선하여 식각 공정 마진이 개선된다.
듀얼 폴리실리콘, 이온주입, 식각율

Description

듀얼 폴리실리콘 게이트 제조 방법{METHOD FOR FABRICATING DUAL POLYSILICON GATE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 폴리실리콘 게이트의 제조 방법에 관한 것이다.
현재 디램(DRAM) 공정에서 높은 스피드와 저파워(High Speed/Low Power) 제품 개발을 위해 듀얼 폴리실리콘 게이트(Dual Poly Gate)를 형성하는 공정이 사용되고 있다.
종래 싱글 폴리실리콘 게이트(Single Poly Gate) 공정에 비해 보론 이온주입(Boron Implant)을 통한 P형 폴리실리콘 공정이 추가되면서 이에 따른 게이트 구조를 형성하는 식각공정에 많은 이슈(Issue)가 발생하고 있다.
대표적으로, 주변영역의 폴리실리콘 식각시 N형 폴리실리콘과 P형 폴리실리콘 간의 식각율(Etch Rate) 차이에 의해 불균일한 프로파일이 형성되는 문제점이 있다.
더욱이, P형 폴리실리콘 형성시 보론 침투 및 공핍(Boron Penetration, Boron Depletion) 등의 문제를 개선하기 위해 폴리실리콘과 상부 게이트전극 간에 배리어 메탈(Barrier Metal)을 적용하고, 게이트 패턴 형성을 위한 식각공정시 동시에 식각을 진행하는 경우 프로파일 조절(Profile Control)이 더욱 어려운 문제점이 있다.
도 1a 및 도 1b는 N형 폴리실리콘과 P형 폴리실리콘의 식각율을 비교하기 위한 TEM사진이다. 도 1a 및 도 1b는 동일한 조건 하에서 게이트 패턴을 식각할 때의 프로파일이다.
도 1a 및 도 1b에 도시된 바와 같이, 텅스텐 전극을 식각한 후, 하부 배리어메탈 및 폴리실리콘막을 식각할 때 염소(Cl)가스를 포함하는 식각가스를 사용하면, N형 폴리실리콘의 식각율이 언도프드 폴리실리콘에 비해 10배 정도 빨라지는데 반해, P형 폴리실리콘의 식각율은 언도프드 폴리실리콘에 비해 1/2로 감소한다.
이는, 폴리실리콘에 도핑되는 인(P) 또는 비소(AS) 도펀트에 의해 폴리시릴콘의 페르미 레벨(Fermi-Level)이 높아져서 화학적으로 결합된 염소로의 전자 전이에 대한 에너지 장벽에 낮추게 되기 때문이다.
이에 따라, N형 폴리실리콘은 수직 프로파일을 가지며 식각율이 높은 반면, P형 폴리실리콘은 베리어메탈 식각 후, 폴리실리콘막에서 식각이 정지되면서 텅스텐전극의 보잉(Bowing), 폴리실리콘의 경사 프로파일 및 로딩(Loading) 증가 등의 문제가 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 듀얼 폴리실리콘 게이트 형성시 N형 폴리실리콘과 P형 폴리실리콘의 식각율을 개선하여 NMOS와 PMOS의 게이트 패턴의 프로파일을 균일하게 개선할 수 있는 듀얼 폴리실리콘 게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 듀얼 폴리실리콘 게이트 제조 방법은 NMOS와 PMOS가 구비된 기판을 제공하는 단계; 상기 NMOS 및 PMOS의 기판 상에 각각 N형 폴리실리콘막과 P형 폴리실리콘막을 형성하는 단계; 상기 N형 및 P형 폴리실리콘막 상에 게이트전극용 금속막과 게이트 하드마스크막을 적층하는 단계; 상기 게이트 하드마스크막 및 게이트전극용 금속막을 패터닝하여 상기 N형 및 P형 폴리실리콘막을 노출시키는 단계; 상기 노출된 P형 폴리실리콘막에 N형 불순물을 카운터 도핑하여 N형 폴리실리콘막으로 바꾸는 단계; 상기 게이트 하드마스크막을 식각장벽으로 N형 폴리실리콘막을 식각하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 게이트전극용 금속막은 텅스텐을 포함하고, 상기 게이트 하드마스크막은 질화막을 포함하는 것을 특징으로 한다.
또한, 상기 게이트 하드마스크막 및 게이트전극용 금속막을 패터닝하는 단계 및 상기 N형 폴리실리콘막을 식각하는 단계는, ECR, ICP 및 CCP로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 장비에서 진행하는 것을 특징으로 한다.
또한, 상기 N형 폴리실리콘막을 식각하는 단계는, 상기 N형 폴리실리콘막을 1차 부분식각하는 단계; 상기 N형 폴리실리콘막을 포함하는 전체구조의 단차를 따라 캡핑막을 형성하는 단계; 상기 게이트 하드마스크막을 식각장벽으로 상기 N형 폴리실리콘막의 나머지를 2차 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 캡핑막을 질화막을 포함하는 것을 특징으로 한다.
또한, 상기 N형 폴리실리콘막을 식각하는 단계는, 염소를 포함하는 식각가스를 이용하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 듀얼 폴리실리콘 게이트 제조 방법은 게이트 패턴 형성시 식각되는 P형 폴리실리콘막에 N형 불순물을 카운터 도핑하여 N형 폴리실리콘막으로 바꿈으로써 NMOS와 PMOS에 균일한 프로파일을 갖는 게이트 패턴을 형성한다.
또한, PMOS의 식각속도가 빨라짐에 따라 식각마진이 확보된다.
또한, 금속전극의 보잉(Bowing), 폴리실리콘막의 경사 프로파일 및 로딩(Loading) 등의 식각 프로파일 문제를 개선하여 식각 공정 마진이 개선된다.
또한, 식각될 부분만 부분적으로 이온주입을 진행함에 따라 소자 특성에는 불필요한 영향을 주지 않으면서 식각율만 선택적으로 증가시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 듀얼 폴리실리콘 게이트 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, NMOS와 PMOS가 구비된 기판(11) 상에 게이트 절연막(12)을 형성한다. 기판(11)은 DRAM공정이 진행되는 반도체(실리콘) 기판이며, 게이트 절연막(12)은 산화막으로 형성하는 것이 바람직하다. 게이트 절연막(12)은 열산화막 또는 플라즈마 산화막으로 형성할 수 있다.
이어서, 게이트 절연막(12) 상에 NMOS에는 N형 폴리실리콘막(13A)를 형성하고, PMOS에는 P형 폴리실리콘막(13B)를 형성한다. 이러한, 듀얼 폴리실리콘막은 먼저, 기판(11) 전면에 N형 폴리실리콘막을 형성한 후, PMOS를 오픈시키는 마스크패턴을 형성하고, PMOS의 N형 폴리실리콘막에 선택적으로 P형 불순물을 카운터도핑함으로써 형성할 수 있다. 또는, 기판(11) 상에 언도프드 폴리실리콘막을 형성한 후, NMOS 또는 PMOS를 오픈시키는 각각의 마스크패턴을 형성하고 N형 또는 P형 불순물을 도핑하여 형성할 수 있다. 이외에도 듀얼 폴리실리콘막을 형성하는 모든 방법으로 형성 가능하다.
이어서, N형 및 P형 폴리실리콘막(13A, 13B) 상에 배리어 메탈(14), 게이트전극용 금속막(15) 및 게이트 하드마스크막(16)을 적층한다. 게이트 전극의 저항을 위해 게이트 전극용 금속막(15)은 텅스텐으로 형성하는 것이 바람직하다. 또한, 게이트 하드마스크막(16)은 질화막으로 형성할 수 있다.
이어서, 게이트 하드마스크막(16) 상에 하드마스크막(17)을 형성하고, 하드마스크막(17) 상에 감광막 패턴(18)을 형성한다. 하드마스크막(17)은 게이트 패턴 형성시 식각마진을 확보하기 위한 것으로, 카본계 물질로 형성하되, 비정질 카본으로 형성하는 것이 바람직하다. 또한, 감광막 패턴(18)을 형성하기 전에 반사방지막을 형성할 수 있다.
도 2b에 도시된 바와 같이, 감광막 패턴(18, 도 2a 참조)을 식각장벽으로 하드마스크막(17, 도 2a 참조)을 식각하고, 하드마스크막(17)을 식각장벽으로 게이트 하드마스크막(16, 도 2a 참조)을 식각한다. 게이트 하드마스크막(16)의 식각은 ECR, ICP 및 CCP로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 장비에서 진행할 수 있다.
이어서, 게이트 전극용 금속막(15, 도 2a 참조) 및 배리어 메탈(14, 도 2a 참조)를 식각하여 N형 및 P형 폴리실리콘막(13A, 13B)를 노출시킨다.
게이트 전극용 금속막(15) 및 배리어 메탈(14)의 식각은 게이트 하드마스크패턴(16A)의 식각과 동일 챔버에서 진행하되, ECR, ICP 및 CCP로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 장비에서 진행할 수 있다.
감광막 패턴(18) 및 하드마스크막(17)은 게이트 하드마스크막(16)를 식각한 후 제거하거나, 배리어 메탈(14)의 식각이 완료된 후 제거할 수 있다. 감광막 패턴(18)및 하드마스크막(17)은 건식식각으로 제거하되, 산소 스트립공정으로 제거하 는 것이 바람직하다.
이하, 식각된 게이트 하드마스크막(16)을 '게이트 하드마스크패턴(16A)'이라고 하고, 식각된 게이트 전극용 금속막(15)을 '금속전극(15A)'라고 하고, 배리어 메탈(14)을 '배리어 메탈패턴(14A)'이라고 한다.
도 2c에 도시된 바와 같이, 노출된 P형 폴리실리콘막(13B)에 N형 불순물을 카운터 도핑하여 N형 폴리실리콘막(13A)으로 바꾼다. 이때, 게이트 하드마스크패턴(16A)이 이온주입 배리어 역할을 하여 게이트 전극으로 사용되는 부분은 도핑되지 않으므로 P형 폴리실리콘막(13B) 그대로 잔류한다.
N형 불순물은 인(P) 또는 비소(As)를 이용하는 것이 바람직하며, 기판(11) 전면에 도핑처리를 진행하나, 게이트 하드마스크패턴(16A)에 의해 실제 게이트 패턴으로 동작할 지역은 도핑되지 않으므로 소자특성에 영향을 미치지 않는다. 또한, 노출된 지역 중 PMOS의 P형 폴리실리콘막(13B)이 카운터 도핑되어 N형 폴리실리콘막(13A)으로 바뀌기 때문에 후속 폴리실리콘막 식각시 P형 폴리실리콘막(13B)과 대비하여 상대적으로 식각율 특성이 빨라진다.
도 2d에 도시된 바와 같이, 게이트 하드마스크패턴(16A)을 식각장벽으로 노출된 N형 폴리실리콘막(13A)을 식각하여 게이트 패턴을 형성한다. N형 폴리실리콘막(13A)의 식각은 금속전극(15A), 배리어 메탈패턴(14A)의 식각 및 게이트 하드마스크패턴(16A)의 식각과 동일 챔버에서 진행하되, ECR, ICP 및 CCP로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 장비에서 진행할 수 있다.
N형 폴리실리콘막(13A)의 식각은 염소(Cl)를 포함하는 식각가스를 이용하여 진행하는 것이 바람직하다.
염소를 포함하는 식각가스를 이용하는 경우, N형과 P형 폴리실리콘막(13A, 13B)은 각각 식각율이 다른데, 도 2c에서 이온주입을 진행하여 식각될 부분을 모두 N형 폴리실리콘막(13A)으로 바꿈으로써, NMOS와 PMOS의 식각율을 동일하게 하여 균일한 속도로 식각을 진행할 수 있다. 따라서, 균일한 프로파일을 갖는 듀얼 폴리실리콘 게이트의 형성이 가능하다.
또한, PMOS의 식각속도가 빨라짐에 따라 식각마진 또한 확보할 수 있다. 즉, N형 폴리실리콘막(13A)은 언도프드 폴리실리콘에 비해 10배 정도 빨라지는데 반해, P형 폴리실리콘막(13B)의 식각율은 언도프드 폴리실리콘에 비해 1/2로 감소하므로, P형 폴리실리콘막(13B)을 N형 폴리실리콘막(13A)으로 카운터 도핑하면, PMOS에서 폴리실리콘막의 식각율이 20배 정도 빨라지는 효과를 얻는다.
또한, P형 폴리실리콘막(13B)의 식각속도가 느려서 발생하는 금속전극(15A)의 보잉(Bowing), 폴리실리콘막의 경사 프로파일 및 로딩(Loading) 등의 식각 프로파일 문제를 개선하여 식각 공정 마진을 개선할 수 있다.
또한, 식각될 부분만 부분적으로 이온주입을 진행함에 따라 소자 특성에는 불필요한 영향을 주지 않으면서 식각율만 선택적으로 증가시킬 수 있다.
PMOS에서, 게이트 전극으로 사용되는 부분은 게이트 하드마스크패턴(16A)에 의해 도핑되지 않고 P형 폴리실리콘막(13B)이 그대로 잔류함으로써, P형 폴리실리콘전극(13D), 배리어 메탈패턴(14A), 금속전극(15A) 및 게이트 하드마스크패턴(16A)의 적층구조를 갖는 게이트 패턴이 형성된다.
또한, NMOS는 N형 폴리실리콘전극(13C), 배리어 메탈패턴(14A), 금속전극(15A) 및 게이트 하드마스크패턴(16A)의 적층구조를 갖는 게이트 패턴이 형성된다.
((실시예 2))
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 듀얼 폴리실리콘 게이트 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, NMOS와 PMOS가 구비된 기판(21) 상에 게이트 절연막(22)을 형성한다. 기판(21)은 DRAM공정이 진행되는 반도체(실리콘) 기판이며, 게이트 절연막(22)은 산화막으로 형성하는 것이 바람직하다. 게이트 절연막(22)은 열산화막 또는 플라즈마 산화막으로 형성할 수 있다.
이어서, 게이트 절연막(22) 상에 NMOS에는 N형 폴리실리콘막(23A)를 형성하고, PMOS에는 P형 폴리실리콘막(23B)를 형성한다. 이러한, 듀얼 폴리실리콘막은 먼저, 기판(21) 전면에 N형 폴리실리콘막을 형성한 후, PMOS를 오픈시키는 마스크패턴을 형성하고, PMOS의 N형 폴리실리콘막에 선택적으로 P형 불순물을 카운터도핑함으로써 형성할 수 있다. 또는, 기판(21) 상에 언도프드 폴리실리콘막을 형성한 후, NMOS 또는 PMOS를 오픈시키는 각각의 마스크패턴을 형성하고 N형 또는 P형 불순물을 도핑하여 형성할 수 있다. 이외에도 듀얼 폴리실리콘막을 형성하는 모든 방법으로 형성 가능하다.
이어서, N형 및 P형 폴리실리콘막(23A, 23B) 상에 배리어 메탈(24), 게이트전극용 금속막(25) 및 게이트 하드마스크막(26)을 적층한다. 게이트 전극의 저항을 위해 게이트 전극용 금속막(25)은 텅스텐으로 형성하는 것이 바람직하다. 또한, 게이트 하드마스크막(26)은 질화막으로 형성할 수 있다.
이어서, 게이트 하드마스크막(26) 상에 하드마스크막(27)을 형성하고, 하드마스크막(27) 상에 감광막 패턴(28)을 형성한다. 하드마스크막(27)은 게이트 패턴 형성시 식각마진을 확보하기 위한 것으로, 카본계 물질로 형성하되, 비정질 카본으로 형성하는 것이 바람직하다. 또한, 감광막 패턴(28)을 형성하기 전에 반사방지막을 형성할 수 있다.
도 3b에 도시된 바와 같이, 감광막 패턴(28, 도 3a 참조)을 식각장벽으로 하드마스크막(27, 도 3a 참조)을 식각하고, 하드마스크막(27)을 식각장벽으로 게이트 하드마스크막(26, 도 3a 참조)을 식각한다. 게이트 하드마스크막(26)의 식각은 ECR, ICP 및 CCP로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 장비에서 진행할 수 있다.
이어서, 게이트 전극용 금속막(25, 도 3a 참조) 및 배리어 메탈(24, 도 3a 참조)를 식각하여 N형 및 P형 폴리실리콘막(23A, 23B)를 노출시킨다.
게이트 전극용 금속막(25) 및 배리어 메탈(24)의 식각은 게이트 하드마스크패턴(26A)의 식각과 동일 챔버에서 진행하되, ECR, ICP 및 CCP로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 장비에서 진행할 수 있다.
감광막 패턴(28) 및 하드마스크막(27)은 게이트 하드마스크막(26)를 식각한 후 제거하거나, 배리어 메탈(24)의 식각이 완료된 후 제거할 수 있다. 감광막 패턴(28)및 하드마스크막(27)은 건식식각으로 제거하되, 산소 스트립공정으로 제거하 는 것이 바람직하다.
이하, 식각된 게이트 하드마스크막(26)을 '게이트 하드마스크패턴(26A)'이라고 하고, 식각된 게이트 전극용 금속막(25)을 '금속전극(25A)'라고 하고, 배리어 메탈(24)을 '배리어 메탈패턴(24A)'이라고 한다.
도 3c에 도시된 바와 같이, 노출된 P형 폴리실리콘막(23B)에 N형 불순물을 카운터 도핑하여 N형 폴리실리콘막(23A)으로 바꾼다. 이때, 게이트 하드마스크패턴(26A)이 이온주입 배리어 역할을 하여 게이트 전극으로 사용되는 부분은 도핑되지 않으므로 P형 폴리실리콘막(23B) 그대로 잔류한다.
N형 불순물은 인(P) 또는 비소(As)를 이용하는 것이 바람직하며, 기판(21) 전면에 도핑처리를 진행하나, 게이트 하드마스크패턴(26A)에 의해 실제 게이트 패턴으로 동작할 지역은 도핑되지 않으므로 소자특성에 영향을 미치지 않는다. 또한, 노출된 지역 중 PMOS의 P형 폴리실리콘막(23B)이 카운터 도핑되어 N형 폴리실리콘막(23A)으로 바뀌기 때문에 후속 폴리실리콘막 식각시 P형 폴리실리콘막(23B)과 대비하여 상대적으로 식각율 특성이 빨라진다.
도 3d에 도시된 바와 같이, 게이트 하드마스크패턴(26A)을 식각장벽으로 노출된 N형 폴리실리콘막(23A)을 1차 부분식각한다.
이어서, N형 폴리실리콘막(23A)을 포함하는 전체구조의 단차를 따라 캡핑막(29)을 형성한다. 캡핑막(29)은 후속 게이트 재산화 등의 고온 열공정에 의한 금속전극(25A)의 이상산화를 방지하기 위한 것으로, 질화막으로 형성하는 것이 바람직하다.
NMOS와 PMOS 모두 N형 폴리실리콘막(23A)을 식각하므로 식각속도가 동일하여 균일한 프로파일로 1차 부분식각을 진행할 수 있다.
도 3e에 도시된 바와 같이, 게이트 하드마스크패턴(26A)을 식각장벽으로 N형 폴리실리콘막(23A)의 나머지를 2차 식각하여 게이트 패턴을 형성한다. 이때, N형 폴리실리콘막(23A) 상에 형성된 캡핑막(29A)이 함께 식각되어 게이트 패턴을 감싸는 형태로 잔류한다.
N형 폴리실리콘막(23A)의 1차 및 2차 식각은 금속전극(25A), 배리어 메탈패턴(24A)의 식각 및 게이트 하드마스크패턴(26A)의 식각과 동일 챔버에서 진행하되, ECR, ICP 및 CCP로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 장비에서 진행할 수 있다.
또한, N형 폴리실리콘막(23A)의 1차 및 2차 식각은 염소(Cl)를 포함하는 식각가스를 이용하여 진행하는 것이 바람직하다.
염소를 포함하는 식각가스를 이용하는 경우, N형과 P형 폴리실리콘막(23A, 23B)은 각각 식각율이 다른데, 도 3c에서 이온주입을 진행하여 식각될 부분을 모두 N형 폴리실리콘막(23A)으로 바꿈으로써, NMOS와 PMOS의 식각율을 동일하게 하여 균일한 속도로 식각을 진행할 수 있다. 따라서, 균일한 프로파일을 갖는 듀얼 폴리실리콘 게이트의 형성이 가능하다.
또한, PMOS의 식각속도가 빨라짐에 따라 식각마진 또한 확보할 수 있다. 즉, N형 폴리실리콘막(23A)은 언도프드 폴리실리콘에 비해 10배 정도 빨라지는데 반해, P형 폴리실리콘막(23B)의 식각율은 언도프드 폴리실리콘에 비해 1/2로 감소하므로, P형 폴리실리콘막(23B)을 N형 폴리실리콘막(23A)으로 카운터 도핑하면, PMOS에서 폴리실리콘막의 식각율이 20배 정도 빨라지는 효과를 얻는다.
또한, P형 폴리실리콘막(23B)의 식각속도가 느려서 발생하는 금속전극(25A)의 보잉(Bowing), 폴리실리콘막의 경사 프로파일 및 로딩(Loading) 등의 식각 프로파일 문제를 개선하여 식각 공정 마진을 개선할 수 있다.
또한, 식각될 부분만 부분적으로 이온주입을 진행함에 따라 소자 특성에는 불필요한 영향을 주지 않으면서 식각율만 선택적으로 증가시킬 수 있다.
PMOS에서, 게이트 전극으로 사용되는 부분은 게이트 하드마스크패턴(26A)에 의해 도핑되지 않고 P형 폴리실리콘막(23B)이 그대로 잔류함으로써, P형 폴리실리콘전극(23D), 배리어 메탈패턴(24A), 금속전극(25A) 및 게이트 하드마스크패턴(26A)의 적층구조를 갖는 게이트 패턴이 형성된다.
또한, NMOS는 N형 폴리실리콘전극(23C), 배리어 메탈패턴(24A), 금속전극(25A) 및 게이트 하드마스크패턴(26A)의 적층구조를 갖는 게이트 패턴이 형성된다.
더욱이, 금속전극(25A)을 캡핑막이 감싸고 있기 때문에 후속 게이트 재산화 등의 고온 열공정시 금속전극(25A)의 이상산화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 N형 폴리실리콘과 P형 폴리실리콘의 식각율을 비교하기 위한 TEM사진,
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 듀얼 폴리실리콘 게이트 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 듀얼 폴리실리콘 게이트 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요한 부분에 대한 부호의 설명
11 : 기판 12 : 게이트 절연막
13A : N형 폴리실리콘막 13B : P형 폴리실리콘막
14 : 배리어 메탈 15 : 게이트 전극용 금속막
16 : 게이트 하드마스크막 17 : 하드마스크막
18 : 감광막 패턴

Claims (6)

  1. NMOS와 PMOS가 구비된 기판을 제공하는 단계;
    상기 NMOS 및 PMOS의 기판 상에 각각 N형 폴리실리콘막과 P형 폴리실리콘막을 형성하는 단계;
    상기 N형 및 P형 폴리실리콘막 상에 게이트 전극용 금속막과 게이트 하드마스크막을 적층하는 단계;
    상기 게이트 하드마스크막 및 게이트 전극용 금속막을 패터닝하여 상기 N형 및 P형 폴리실리콘막을 노출시키는 단계;
    상기 노출된 P형 폴리실리콘막에 N형 불순물을 카운터 도핑하여 N형 폴리실리콘막으로 바꾸는 단계; 및
    상기 게이트 하드마스크막을 식각장벽으로 N형 폴리실리콘막을 식각하는 단계
    를 포함하는 듀얼 폴리실리콘 게이트 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 전극용 금속막은 텅스텐을 포함하고, 상기 게이트 하드마스크막은 질화막을 포함하는 듀얼 폴리실리콘 게이트 제조 방법.
  3. 제1항에 있어서,
    상기 게이트 하드마스크막 및 게이트 전극용 금속막을 패터닝하는 단계와 상기 N형 폴리실리콘막을 식각하는 단계는,
    ECR, ICP 및 CCP로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 장비에서 진행하는 듀얼 폴리실리콘 게이트 제조 방법.
  4. 제1항에 있어서,
    상기 N형 폴리실리콘막을 식각하는 단계는,
    상기 N형 폴리실리콘막을 1차 부분식각하는 단계;
    상기 N형 폴리실리콘막을 포함하는 전체구조의 단차를 따라 캡핑막을 형성하는 단계;
    상기 게이트 하드마스크막을 식각장벽으로 상기 N형 폴리실리콘막의 나머지를 2차 식각하는 단계
    를 포함하는 듀얼 폴리실리콘 게이트 제조 방법.
  5. 제4항에 있어서,
    상기 캡핑막을 질화막을 포함하는 듀얼 폴리실리콘 게이트 제조 방법.
  6. 제1항 또는 제4항에 있어서,
    상기 N형 폴리실리콘막을 식각하는 단계는,
    염소를 포함하는 식각가스를 이용하여 진행하는 듀얼 폴리실리콘 게이트 제조 방법.
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