KR20070120093A - 좁은 반도체 트렌치 구조 - Google Patents
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Abstract
좁은 반도체 트렌치 구조를 위한 시스템 및 방법. 제1 방법의 실시예에 있어서, 좁은 트렌치를 형성하기 위한 방법은, 기판상에 제1층의 절연 재료를 형성하고, 상기 제1층의 절연 재료를 통해 상기 기판 내에 트렌치를 생성하는 것을 포함한다. 상기 제1층상에 또한 상기 트렌치의 노출 부위에 제2 절연 재료를 형성하고, 상기 제1층의 절연 재료 및 상기 트렌치의 저부로부터 상기 제2 절연 재료를 제거한다. 상기 트렌치에 에피택셜 재료를 충전하고, 상기 제1층의 절연 재료를 제거한다. 상기 제2 절연 재료의 나머지 부분을 제거함으로써 좁은 트렌치를 형성한다.
Description
본 발명의 실시예들은 반도체 제조 분야에 관한 것으로, 특히 반도체에 좁은 트렌치 구조를 형성하기 위한 시스템 및 방법에 관한 것이다.
현대 반도체 장치의 최소 배선폭(feature size), 예컨대 임계 치수의 현저한 감소는 다양한 형태의 반도체 장치에 있어서 반도체 밀도를 증가시키고 있다. 그러나, 예컨대 전력 반도체 및 DRAM(dynamic random access memory)과 같은 메모리 반도체에 공통으로 사용되는 반도체 장치에 있어서 트렌치를 제조하기 위한 종래의 방법은 반도체 장치 공정에 있어서 이러한 임계 치수의 감소에 대응하는 에버-내로워 트렌치(ever-narrower trench)를 구성하는 것은 용이하지 않다. 또한, 어떤 반도체 응용은 공정 치수를 감소시키는 것에 대해 완화하는 파워 밀도 및/또는 전압을 요구한다.
따라서, 좁은 반도체 트렌치 구조를 위한 시스템 및 방법을 제공할 필요가 있다.
이에 따라, 좁은 반도체 트렌치 구조를 위한 시스템 및 방법이 기술된다. 제1 방법의 실시예에 있어서, 좁은 트렌치를 형성하기 위한 방법은, 기판상에 제1층의 절연 재료를 형성하고, 상기 제1층의 절연 재료를 통해 상기 기판 내에 트렌치를 생성하는 것을 포함한다. 상기 제1층상에 또한 상기 트렌치의 노출 부위에 제2 절연 재료를 형성하고, 상기 제1층의 절연 재료 및 상기 트렌치의 저부로부터 상기 제2 절연 재료를 제거한다. 상기 트렌치에 에피택셜 재료를 충전하고, 상기 제1층의 절연 재료를 제거한다. 좁은 트렌치는 상기 제2 절연 재료의 나머지 부분을 제거함으로써 형성된다.
본 발명의 다른 실시예에 의하면, 반도체 장치는, 상기 반도체 장치를 제조하기 위해 사용되는 반도체 공정의 임계 치수의 1/10 미만의 폭 치수를 갖는 것을 특징으로 하는 트렌치를 포함한다.
본 발명의 다른 방법의 실시예에 의하면, 반도체 기판에 제1 트렌치가 형성된다. 제1층의 재료가 상기 제1 트렌치의 에지에 인접하고 또한 그에 평행하게 인가된다. 제2층의 재료는 상기 제1층의 재료의 에지에 인접하고 또한 그에 평행하게 인가된다. 상기 제2층의 재료를 유지하면서 상기 제1층의 재료를 제거하여 좁은 트렌치가 형성된다.
도1, 2, 3, 4, 5 및 6은 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 중간 단계에 있어서의 웨이퍼의 측단면도를 나타낸다.
도7은 본 발명의 실시예들에 따라, 완성된 좁은 트렌치를 갖는 웨이퍼의 측단면도를 나타낸다.
도8은 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 방법을 나타낸 다.
이하, 본 발명의 실시예들은 첨부 도면을 참조하여 상세히 설명한다. 본 발명을 이들 실시예들과 관련하여 기술하지만, 본 발명은 이들 실시예들에 한정되지 않는다. 한편, 본 발명은 대안적 실시예, 변형예 및 균등물을 커버하도록 하며, 이들은 첨부된 특허청구범위에 의해 한정되는 본 발명의 정신 및 관점에 포함된다. 또한, 이하의 본 발명의 상세한 설명에 있어서, 다수의 특징적 기술은 본 발명의 와전한 이해를 제공하기 위해 명시된 것이다. 그러나, 당업자들은, 본 발명이 이들 특징적 기술 없이도 실시될 수 있다는 것을 이해할 것이다. 또 한편, 상세한 설명에 있어서 공지 방법, 절차, 구성품 및 회로들은 본 발명의 관점을 불명료하게 하지 않도록 하기 위해 기술하지 않았다.
종래의 반도체 공정 기술들은 일반적으로 반도체 공정의 임계 치수(critical dimension: CD)보다 좁은, 즉 작은 폭의 수직 트렌치를 제조하는 것이 불가능하다. 통상적으로, 최소 트렌치 폭은 리소그라피 공정 능력에 의해 결정된다.
보다 좁은 트렌치를 생성하기 위해 보다 작은 임계 치수를 갖는 공정을 이용하는 것이 항상 상업적으로 실행가능한 것은 아니다. 예컨대, 시간적으로 임의의 소정 지점에서, 이용가능한 최소의 프로세스 지오메트리가 있다. 또한, 개선된 프로세스 지오메트리가 그의 반사 이익을 위해 엄청난 비용으로 되는 많은 경우가 있으나, 보다 좁은 트렌치가 그럼에도 불구하고 유익하게 되는 경우가 있다.
도1은, 도1은 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 중간 단 계에 있어서의 웨이퍼의 측단면도를 나타낸다. 도1은, 예컨대, 기판의 상면에 성장된 산화물 또는 질화물의 제1 절연층(110)을 도시한다. 본 발명의 실시예들은, 에피택셜 층들 상에 있어서의 형성을 포함하는, 다양한 도핑 레벨은 물론, 실리콘 또는 게르마늄 등의 다양한 기판에 적합하다.
도2는 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 중간 단계에 있어서의 웨이퍼의 측단면도를 나타낸다. 도2는, 제1 절연층(110)을 통해, 기판(101) 내에 통상적인 트렌치 에칭 기술을 통해 형성된 트렌치(120)를 도시한다. 일반적으로. 트렌치(120)의 깊이는 이 트렌치를 이용하는 반도체 장치의 설계의 함수이다.
트렌치(120)의 형성 후, 제2 절연막(115)이 모든 노출 면 위에 퇴적 또는 성장된다. 예컨대, 제2 절연막(115)은 제1 절연층(110)의 상부와 트렌치(120)의 저부 및 벽 상에 퇴적 또는 성장된다.
도3은 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 중간 단계에 있어서의 웨이퍼의 측단면도를 나타낸다. 도3은, 제2 절연막(115)이 블랭킷 드라이 에칭 공정을 통해 트렌치(120)의 상부 및 저부로부터 제거된 후의 트렌치 구조를 도시한다.
도4는 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 중간 단계에 있어서의 웨이퍼의 측단면도를 나타낸다. 도4는, 선택적 에피택셜 성장 공정을 통해 크리스탈 에피택셜 충전물(130)로 충전된 트렌치(120)를 도시한 것이다. 본 발명의 실시예들에 따른 실시예들은 n형 또는 p형 도핑 또는 미도핑된 재료를 포함하는 에피택셜 충전물(130)에 적합하다. 에피택셜 충전물(130)은 적어도 제1 절연층(110) 의 저부까지 성장되어야 한다.
도5는 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 중간 단계에 있어서의 웨이퍼의 측단면도를 나타낸다. 도5는, 화학기계적 연마 동작이 잔여 부분의 제1 절연층(110)을 제거한 후의 트렌치(120)를 도시한다.
도6은 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 중간 단계에 있어서의 웨이퍼의 측단면도를 나타낸다. 도6은, 에칭 동작이 잔여 부분의 제2 절연층(115)(도5)을 제거한 후의 충전물(130)을 도시한다.
본 발명의 실시예들에 따르면, 충전물(130)의 측부를 따른 제2 절연 재료(115)(도5)를 제거함으로써 좁은 트렌치(140)가 생성된다.
도7은 본 발명의 실시예들에 따라, 완성된 좁은 트렌치를 갖는 웨이퍼의 측단면도를 나타낸다. 도7은, 수소 분위기에서의 고온 어닐링 동작이 트렌치의 코너 및/또는 표면을 매끄럽게 한 후의 트렌치(140)를 도시한다.
절연 재료(115)는 일반적으로 반도체 공정의 임계 치수보다 매우 얇은, 예컨대 더 작은 두께로 형성된다. 따라서, 본 발명의 실시예들에 따라 반도체에 형성된 트렌치는 반도체를 생성하기 위해 이용되는 반도체 공정의 임계 치수보다 더 얇게(더 좁게) 될 수 있다. 예컨대, 1.0 미크론 공정을 이용하여 200Å 내지 300Å 폭의 프로토타입 트렌치가 구성된다. 시뮬레이션 결과는, 이 방식으로 약 100Å 폭 미만의 트렌치가 제조될 수 있는 것을 예측하고 있다. 이와 같은 트렌치는 공정 임계 치수보다 1000배 이상 작게될 수 있다.
도8은 본 발명의 실시예들에 따라, 좁은 트렌치를 형성하는 반도체 제조 공 정(800)을 나타낸다. 810에서, 기판상에 제1층의 절연 재료가 형성된다. 이 절연 재료는 예컨대, PECVD로 퇴적되거나 또는 열적으로 성장될 수 있다.
820에서, 트렌치는, 제1층의 절연 재료를 통해 기판 내에 생성된다. 830에서, 상기 제1층 및 트렌치의 노출된 부분에 제2 절연 재료가 형성된다.
840에서, 예컨대, 블랭킷 드라이 에칭 공정(blanket dry etching process)을 통해, 상기 제1층의 절연 재료 및 트렌치의 저부로부터 제2 절연 재료가 제거된다.
850에서, 예컨대, 선택적 에피택셜 성장 공정을 통해 상기 트렌치를 에피택셜 재료로 충전시킨다. 860에서, 예컨대, 화학기계적 연마 공정을 통해, 상기 제1층의 절연 재료를 제거한다.
870에서, 나머지 부분의 제2 절연 재료의 제거에 의해 좁은 트렌치가 형성된다.
선택적 880에 있어서는, 수소 분위기에서 고온의 어닐링을 행하여 트렌치 표면을 평탄하게 한다.
플로우챠트 800에 도시된 실시예의 방법은 동작의 특정 순서 및 양을 나타내고 있으나, 본 발명은 다른 실시예들에도 적합하다. 예컨대, 상기 방법들에 대해 제공된 동작들은 본 발명을 위해 모두 요구되는 것은 아니다. 또한, 본 실시예에 제공된 동작들에 부가적 동작들이 부가될 수 있다. 마찬가지로, 동작들의 순서는 적용에 따라 변경될 수 있다.
이 새로운 방식으로, 반도체 공정의 임계 치수보다 훨씬 작은 폭을 갖는 좁은 트렌치가 형성될 수 있다. 이러한 좁은 트렌치들은 수직 채널 반도체의 밀도를 바람직하게 증가시킴은 물론 예컨대 수직 파워 금속 산화물 반도체(MOSFET)에 있어서 이와 같은 소자의 온(on) 저항을 감소시키는 이점이 있다.
따라서, 본 발명에 따른 실시예들은, 좁은 반도체 트렌치 구조를 위한 시스템 및 방법을 제공한다. 또한, 상기 이점과 관련하여, 본 발명의 실시예들은 반도체 공정의 임계 치수보다 훨씬 작은 폭을 갖는 트렌치를 형성할 수 있는 좁은 반도체 트렌치 구조를 위한 시스템 및 방법을 제공한다. 다른 이점으로, 상기 이점과 관련하여, 좁은 반도체 트렌치 구조를 위한 시스템 및 방법이, 기존의 반도체 공정 시스템 밑 제조 공정과 호환가능하고 보상적인 상태로 제공된다.
본 발명의 실시예들은 좁은 반도체 트렌치 구조를 기술하였다. 본 발명은 특정 실시예들에 기술되었으나, 본 발명은 이러한 실시예에 제한되지 않으며, 첨부된 청구범위에 따라 한정된다.
Claims (20)
- 좁은 트렌치를 형성하기 위한 반도체 제조 방법에 있어서, 상기 방법은,기판상에 제1층의 절연 재료를 형성하고,상기 제1층의 절연 재료를 통해 상기 기판 내에 트렌치를 생성하고,상기 제1층상에 또한 상기 트렌치의 노출 부위에 제2 절연 재료를 형성하고,상기 제1층의 절연 재료 및 상기 트렌치의 저부로부터 상기 제2 절연 재료를 제거하고,상기 트렌치에 에피택셜 재료를 충전하고,상기 제1층의 절연 재료를 제거하고,상기 제2 절연 재료의 나머지 부분을 제거하여 좁은 트렌치를 형성하는, 좁은 트렌치를 형성하기 위한 반도체 제조 방법.
- 제1항에 있어서, 상기 제1층의 절연 재료를 형성하는 것은 상기 제1층의 절연 재료를 성장시키는 것을 포함하는 반도체 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 제2 절연 재료를 형성하는 것은 상기 제2 절연 재료를 성장시키는 것을 포함하는 반도체 제조 방법.
- 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 제2 절연 재료를 제거 하는 것은 블랭킷 드라이 에칭 공정을 인가하는 것을 포함하는 반도체 제조 방법.
- 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 충전은 에피택셜 재료를 성장시키는 것을 포함하는 반도체 제조 방법.
- 제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 제1층의 절연 재료를 제거하는 것은 화학기계적 연마를 인가하는 것을 포함하는 반도체 제조 방법.
- 제1항 내지 제6항 중 어느 하나의 항에 있어서, 수소 분위기에서 고온으로 기판을 어닐링하는 것을 더 포함하는 반도체 제조 방법.
- 반도체 장치에 있어서,트렌치를 포함하고,상기 트렌치는, 상기 반도체 장치를 제조하기 위해 사용되는 반도체 공정의 임계 치수의 1/10 미만의 폭 치수를 갖는 것을 특징으로 하는 반도체 장치.
- 제8항에 있어서, 상기 트렌치는, 상기 반도체 장치를 제조하기 위해 사용되는 반도체 공정의 임계 치수의 1/100 미만의 폭 치수를 갖는 것을 특징으로 하는 반도체 장치.
- 제8항에 있어서, 상기 트렌치는, 상기 반도체 장치를 제조하기 위해 사용되는 반도체 공정의 임계 치수의 1/1000 미만의 폭 치수를 갖는 것을 특징으로 하는 반도체 장치.
- 제8항 내지는 제10항 중 어느 하나의 항에 있어서, 상기 트렌치와 거의 동일한 깊이의, 상기 트렌치에 인접 배치된 에피택셜 재료의 영역을 더 포함하는 반도체 장치.
- 제11항에 있어서, 상기 에피택셜 재료는 상기 반도체 장치의 기판의 반대 캐리어 형태로 이루어지는 반도체 장치.
- 제11항에 있어서, 상기 에피택셜 재료의 영역은 상기 트렌치의 일측상에만 배치되는 반도체 장치.
- 제8항 내지는 제13항 중 어느 하나의 항에 있어서, 상기 트렌치에 인접한 수직 채널을 더 포함하는 반도체 장치.
- 좁은 트렌치를 형성하기 위한 방법에 있어서, 상기 방법은,반도체 기판에 제1 트렌치를 형성하고,상기 제1 트렌치의 에지에 인접하고 또한 그에 실질적으로 평행한 제1층의 재료를 인가하고,상기 제1층의 재료의 에지에 인접하고 또한 그에 실질적으로 평행한 제2층의 재료를 인가하고,상기 제2층의 재료를 유지하면서 상기 제1층의 재료를 제거하여 좁은 트렌치를 형성하는, 좁은 트렌치의 형성 방법.
- 제15항에 있어서, 상기 제1층의 재료는 절연 재료를 포함하는 좁은 트렌치의 형성 방법.
- 제15항 또는 제16항에 있어서, 상기 제2층의 재료는 상기 반도체 기판을 포함하는 에피택셜 형태의 재료를 포함하는 좁은 트렌치의 형성 방법.
- 제15항 내지 제17항 중 어느 하나의 항에 있어서, 상기 좁은 트렌치는, 상기 반도체 기판상에 반도체 장치를 제조하기 위해 사용되는 반도체 공정의 임계 치수의 1/10 미만의 폭 치수를 갖는 것을 특징으로 하는 좁은 트렌치의 형성 방법..
- 제15항 내지 제18항 중 어느 하나의 항에 있어서, 상기 제1층의 재료를 인가하는 것은 상기 재료를 성장시키는 것을 더 포함하는 좁은 트렌치의 형성 방법.
- 제15항 내지 제19항 중 어느 하나의 항에 있어서, 상기 제2층의 재료를 인가 하는 것은 상기 재료를 성장시키는 것을 더 포함하는 좁은 트렌치의 형성 방법.
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