KR20070002882A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리영역 및 액티브영역을 갖는 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막 및 기판을 식각하여 기판 소자분리영역에 트렌치를 형성하는 단계와, 상기 트렌치에 절연막을 매립시켜 소자분리막을 형성하는 단계와, 상기 기판 액티브영역의 리세스 게이트 형성 부분 이외의 영역을 노출시키도록 잔류된 패드질화막과 패드산화막을 식각하는 단계와, 상기 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 SPE 공정을 이용하여 에피실리콘막을 형성하는 단계와, 상기 잔류된 패드질화막과 패드산화막을 제거하여 에피실리콘막 내에 리세스 게이트가 형성될 홈을 형성하는 단계 및 상기 홈 상에 리세스 게이트를 형성하는 단계를 포함한다.
본 발명에 따르면, SPE 공정을 이용하여 리세스 홈을 형성함으로써, 종래의 건식식각 공정으로 리세스 게이트가 형성될 기판 액티브 영역 식각시 발생하게 되는 기판 액티브 가장자리 영역에 생길 수 있는 혼의 형성을 근본적으로 차단할 수 있게 되며, 또한, 채널 깊이의 한계없이 가장 효과적인 소자 특성을 얻을 수 있다. 또한 건식식각으로 인한 기판내의 균일도 저하 문제도 기판내의 균일도가 좋은 CVD(chemical vapor depositin) 공정 사용으로 개선될 수 있다. 따라서, 기존 공정 대비에 마스크 추가 공정 없이 채널 길이 확장 효과를 얻을 수 있다.
게다가, 종래의 건식식각으로 리세스 홈 형성시 발생할 수 있는 액티브 프로 파일 열화현상을 차단함으로써 소자의 특성을 향상시킬 수 있다.
Description
도 1a 내지 도 1c는 종래의 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 반도체 기판 12: 패드산화막
13: 패드질화막 14: 소자분리막
15: 에피실리콘막 16: 게이트 산화막
17: 게이트 폴리실리콘막 18: 게이트 텅스텐실리사이드막
19: 게이트 하드마스크 질화막 B: 리세스 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 게이트 형성시 SPE 공정을 적용한 반도체 소자의 제조방법에 관한 것이다.
최근의 반도체 소자의 디자인 룰이 sub-100nm급 레벨로 급격히 감소됨에 따 라 그에 대응하는 채널길이(channel length) 및 채널폭(channel width)도 매우 감소되고 있는 실정이다. 따라서 기존의 평면 트랜치스터에서 특정한 소자에서 요구하는 셀 트랜지스터 문턱전압 타겟을 구현하기 위해서는 셀 채널 도핑농도의 증가가 요구된다. 이러한 도핑농도의 증가로 인하여 문턱전압 마진 부족 및 누설전류 문제등에 따라 결과적으로 리프레쉬 특성을 저하시키게 된다. 따라서, 평면 트랜지스터 구조는 그 한계에 이르렀다. 이에, 소자의 리프레쉬 개선을 위한 리세스 게이트 구현에 대한 연구가 활발히 진행되고 있다.
여기서, 현재 수행되고 있는 반도체 소자의 리세스 게이트 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(1)상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한 후, 이들을 식각함과 아울러 기판(1)을 식각하여 트렌치를 형성한다. 다음으로, 상기 트렌치에 매립산화막(미도시)을 증착한 후, 패드질화막이 노출될 때까지 상기 트렌치에 매립산화막을 에치백 또는 CMP하여 액티브 영역을 한정하는 소자분리막(2)을 형성한다.
도 1b를 참조하면, 습식식각 공정을 이용해서 패드질화막과 패드산화막을 차례로 제거한다. 그런 다음, 리세스 게이트를 형성하기 위해 소자분리막(2)을 포함한 기판 전면 상에 리세스 게이트를 형성하기 위한 식각장벽막으로서 산화막(3)과 하드마스크 폴리실리콘막(4)을 차례로 형성한 후, 상기 하드마스크 폴리실리콘막(4) 상에 리세스 게이트가 형성될 기판 액티브 영역을 노출시키는 감광막패턴(미도시)을 형성한다.
도 1c를 참조하면, 상기 감광막패턴을 식각장벽으로 이용해서 하드마스크 폴리실리콘막(4)을 식각한 후, 연이어, 산화막(3) 및 기판(1)을 식각하여 홈(5)을 형성한다. 그 후, 잔류된 감광막패턴과 하드마스크 폴리실리콘막 및 산화막을 제거한다.
이 후, 도시하지는 않았으나, 상기 홈(5) 상에 리세스 게이트를 형성한다.
그러나, 전술한 바와 같은 종래의 반도체 소자의 리세스 게이트 형성방법은 다음과 같은 문제점이 있다.
상기 리세스 게이트가 형성될 기판 액티브 영역을 건식식각으로 식각할 때, 상기 건식식각 특성상 식각가스에 의해 기판 표면에 열화현상이 발생하게 되며, 또한, 상기 건식식각 특성상 기판내에서의 중앙부분과 가장자리간의 식각 깊이의 균일성 저하등의 문제점이 발생된다.
그리고, 상기 산화막과 기판의 식각률 차이에 의해 소자분리막과 액티브영역 경계면에 날카로운 혼(horn)이 형성한다. 이로 인해, 소자적인 측면에서는, 문턱전압 감소 및 임계전압 이하의 누설전류(sub threshold voltage leakage current)증가로 인한 리프레쉬 특성 저하를 가져오게 되며, 공정적인 측면에서는, 후속 게이트 형성과정에서 스토리지 노드 콘택 영역에 게이트 래시듀(residue)에 의한 워드라인(word line)간의 브릿지(bridge)를 유발할 수 있게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트 형성시, SPE 공정을 이용함으로써, 종래의 건식식각 공정으로 리세스 게이트가 형성될 기판 액티브 영역을 식각했을 때 발생하는 문제점을 근본적으로 차단할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리영역 및 액티브영역을 갖는 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 기판 소자분리영역에 트렌치를 형성하는 단계; 상기 트렌치 내에 절연막을 매립시켜 소자분리막을 형성하는 단계; 상기 기판 액티브영역의 리세스 게이트 형성 부분 이외의 영역을 노출시키도록 잔류된 패드질화막과 패드산화막을 식각하는 단계; 상기 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 SPE 공정을 이용하여 에피실리콘막을 형성하는 단계; 상기 잔류된 패드질화막과 패드산화막을 제거하여 에피실리콘막 내에 리세스 게이트가 형성될 홈을 형성하는 단계; 및 상기 홈 상에 리세스 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 패드산화막은 50∼200Å 두께로, 상기 패드질화막은 50∼200Å 두께로 형성한다.
상기 트렌치는 2000∼3000Å 깊이로 형성한다.
상기 에피실리콘막은 500~2000Å 두께로 형성하며, 상기 SPE 공정으로 에피실리콘막을 형성하는 단계는, 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 비정질실리콘막을 증착한 후, 상기 비정질실리콘막을 에피실리콘막으로 변화시키기 위해 열처리 공정을 진행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리영역 및 액티브영역을 갖는 반도체기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 증착한 후, 상기 패드질화막(13)과 패드산화막(12) 및 기판(11)을 식각하여 기판 소자분리영역에 2000∼3000Å 깊이로 트렌치를 형성한다. 여기서, 상기 패드산화막(12)은 50∼200Å 두께로, 상기 패드질화막(13)은 50∼200Å 두께로 증착한다.
다음으로, 상기 트렌치에 절연막(미도시)을 매립시켜 애치백 또는 CMP를 하여 소자분리막(14)을 형성한다. 그런 다음, 상기 기판 액티브영역의 리세스 게이트 형성 부분 이외의 영역을 노출시키도록 잔류된 패드질화막과 패드산화막을 식각한다.
도 2c를 참조하면, 상기 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 에피실리콘막(15)을 500~2000Å 두께로 증착한다.
상기 에피실리콘막(15)을 형성하는 단계는, 상기 노출된 기판 액티브영역 상에 SPE(solid phase epitaxial) 공정에 따라 소자분리막 상부 표면 보다 낮은 높이로 비정질실리콘막을 증착한 후, 상기 비정질실리콘막을 에피실리콘막으로 변화시키기 위해 열처리 공정을 진행한다.
도 2d를 참조하면, 상기 잔류된 패드질화막과 패드산화막을 제거하여 에피실리콘막(15) 내에 리세스 게이트가 형성될 홈을 형성한다.
여기서, 본 발명은 SPE 공정을 이용하여 리세스 홈을 형성함으로써, 종래의 건식식각 공정으로 리세스 게이트가 형성될 기판 액티브 영역 식각시 발생하게 되는 기판 액티브 가장자리 영역에 생길 수 있는 혼의 형성을 근본적으로 차단할 수 있게 되며, 또한, 채널 깊이의 한계없이 가장 효과적인 소자 특성을 얻을 수 있다.
도 2e를 참조하면, 상기 기판 액티브 영역 전면에 게이트 산화막(16), 게이트 폴리실리콘막(17), 게이트 텅스텐실리사이드막(18) 및 게이트 하드마스크 질화막(19)을 차례로 증착한 후, 이를 패터닝하여 리세스 게이트(B)를 형성한다.
이상에서와 같이, 본 발명은 리세스 게이트 형성시, SPE 공정을 이용하여 리세스 홈을 형성함으로써, 종래의 건식식각 공정으로 리세스 게이트가 형성될 기판 액티브 영역 식각시 발생하게 되는 기판 액티브 가장자리 영역에 생길 수 있는 혼의 형성을 근본적으로 차단할 수 있게 되며, 또한, 채널 깊이의 한계없이 가장 효과적인 소자 특성을 얻을 수 있다. 또한 건식식각으로 인한 기판내의 균일도 저하 문제도 기판내의 균일도가 좋은 CVD(chemical vapor deposition) 공정 사용으로 개선될 수 있다. 따라서, 기존 공정 대비에 마스크 추가 공정 없이 채널 길이 확장 효과를 얻을 수 있다.
게다가, 종래의 건식식각으로 리세스 홈 형성시 발생할 수 있는 액티브 프로파일 열화현상을 차단함으로써 소자의 특성을 향상시킬 수 있다.
Claims (6)
- 소자분리영역 및 액티브영역을 갖는 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막 및 기판을 식각하여 기판 소자분리영역에 트렌치를 형성하는 단계;상기 트렌치에 절연막을 매립시켜 소자분리막을 형성하는 단계;상기 기판 액티브영역의 리세스 게이트 형성 부분 이외의 영역을 노출시키도록 잔류된 패드질화막과 패드산화막을 식각하는 단계;상기 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 SPE 공정을 이용하여 에피실리콘막을 형성하는 단계;상기 잔류된 패드질화막과 패드산화막을 제거하여 에피실리콘막 내에 리세스 게이트가 형성될 홈을 형성하는 단계; 및상기 홈 상에 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 패드산화막은 50∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 패드질화막은 50∼200Å 두께로 형성하는 것을 특징 으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 트렌치는 2000∼3000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 SPE 공정으로 에피실리콘막을 형성하는 단계는, 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 비정질실리콘막을 증착하는 단계; 및 상기 비정질실리콘막을 열처리하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 에피실리콘막은 500~2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 2005-06-30 KR KR1020050058580A patent/KR20070002882A/ko not_active Application Discontinuation
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