CN113745109A - 一种FinFET制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 239000010409 thin film Substances 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005520 cutting process Methods 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000231 atomic layer deposition Methods 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000306 component Substances 0.000 description 2
- 239000008358 core component Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
本发明公开了一种FinFET制造方法，包括：采用多重图形化掩膜工艺形成包括衬底、第一氧化层、硬掩膜层、第二氧化层和多个间隔件的结构；对上述图形化的结构进行蚀刻，在与多个间隔件位置对应的部分形成多个鳍片，每个鳍片上方形成有第一氧化层、硬掩膜层和第二氧化层；在相邻两个鳍片之间形成浅沟道隔离区，浅沟道隔离区的高度与鳍片的高度相同；对每个浅沟道隔离区进行凹陷处理在相邻两个鳍片之间形成凹槽，以露出鳍片的上部；在每个鳍片和每个凹槽表面沉积ALD薄膜；对沉积有ALD薄膜的多个鳍片和凹槽进行切割处理。由此，可以看到通过本发明方法制得的FinFET结构的鳍片并无倾斜、凹槽边缘对称、凹槽深度相同且鳍片特征尺寸相同。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种FinFET制造方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
鳍式场效晶体管(Fin Field effect transistor，FinFET)是一种新的金属氧化半导体场效应晶体管，包括狭窄而孤立的硅条(即垂直型的沟道结构，也称鳍片)，鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。
现有的FinFET制造方法流程如下：采用多重图形化掩膜工艺形成包括衬底、第一氧化层、掩膜层、第二氧化层和间隔件的结构；对上述图案化的结构进行蚀刻形成鳍片；对形成有所述鳍片的结构进行初步切割；在切割后的所述结构上形成浅沟道隔离区；在所述浅沟道隔离区形成凹槽。
图1是现有技术中的制造方法形成的FinFET结构的剖面图；如图1所示，通过上述方法制得的FinFET具有鳍片倾斜、凹槽边缘不对称、鳍片凹陷深度不同和鳍片特征尺寸不均的缺点。
发明内容
本发明的目的在于，提供一种FinFET制造方法。
本发明所采用的技术方案是：构造一种FinFET制造方法，包括以下步骤：
采用多重图形化掩膜工艺形成包括衬底、第一氧化层、硬掩膜层、第二氧化层和多个间隔件的结构；
对上述图形化的结构进行蚀刻，在与所述多个间隔件位置对应的部分形成多个鳍片，每个所述鳍片上方形成有所述第一氧化层、所述硬掩膜层和所述第二氧化层；
在相邻两个所述鳍片之间形成浅沟道隔离区，所述浅沟道隔离区的高度与所述鳍片的高度相同；
对每个所述浅沟道隔离区进行凹陷处理在相邻两个所述鳍片之间形成凹槽，以露出所述鳍片的上部；
在每个所述鳍片和每个所述凹槽表面沉积ALD薄膜；
对沉积有所述ALD薄膜的所述多个鳍片和凹槽进行切割处理。
在本发明提供的FinFET制造方法中，所述ALD薄膜为SiN、SiOCN、TiN、TaN中的一种。
在本发明提供的FinFET制造方法中，所述衬底为Si，所述硬掩膜层为SiN。
在本发明提供的FinFET制造方法中，在相邻两个所述鳍片之间形成浅沟道隔离区的所述步骤包括：
在相邻两个所述鳍片之间以及所述多个鳍片上方均匀覆盖衬垫氧化层；
进行化学机械抛光处理，以使所述衬垫氧化层的上表面与所述鳍片的顶部平坦化，从而移除所述第一氧化层、所述硬掩膜层和所述第二氧化层。
在本发明提供的FinFET制造方法中，通过ISSG、ALD-Ox、FCVD中的一种在相邻两个所述鳍片之间以及所述多个鳍片上方均匀覆盖衬垫氧化层。
在本发明提供的FinFET制造方法中，对沉积有所述ALD薄膜的所述多个鳍片和凹槽进行切割处理所述步骤包括：
去除边缘部分的虚拟鳍片和对应的凹槽；
在剩余的鳍片和凹槽之间以及上方沉积氧化层；
进行氧回蚀处理以暴露出所述ALD薄膜；
移除所述ALD薄膜。
在本发明提供的FinFET制造方法中，通过等离子各向同性蚀刻、化学各向同性蚀刻或湿法蚀刻中的一种移除所述ALD薄膜。
根据本发明的另一方面还提供一种根据如上所述方法制造的FinFET。
在本发明提供的FinFET中，通过控制氧回蚀处理深度形成不同的门底部结构。
本发明的FinFET制造方法，具有以下有益效果：本发明提供的FinFET制造方法通过对所有鳍片进行浅沟道隔离处理，可以避免倾斜鳍片的产生；通过对所述鳍片之间的浅沟道隔离区进行凹陷处理，可以避免最终形成的FinFET结构中鳍片凹陷深度不同和鳍片特征尺寸不均的问题；通过沉积ALD薄膜，在后续的切割处理中保护凹槽深度；由此制得的FinFET结构的鳍片并无倾斜、凹槽边缘对称、凹陷深度及鳍片特征尺寸相同。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：
图1是现有技术中的制造方法形成的FinFET结构的剖面图；
图2为本发明实施例FinFET的制造方法的流程图；
图3-图12为本发明实施例FinFET的制造方法的过程中器件结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的FinFET制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
为了解决现有方法制得的FinFET的鳍片倾斜、凹槽边缘不对称、鳍片凹陷深度不同和鳍片特征尺寸不均的缺点的技术问题，本发明提供一种FinFET制造方法，如图2所示，本发明提供的制造方法包括以下步骤：
步骤S1、采用多重图形化掩膜工艺形成包括衬底、第一氧化层、硬掩膜层、第二氧化层和多个间隔件的结构；
步骤S2、对上述图形化的结构进行蚀刻，在与所述多个间隔件位置对应的部分形成多个鳍片，每个所述鳍片上方形成有所述第一氧化层、所述硬掩膜层和所述第二氧化层；
步骤S3、在相邻两个所述鳍片之间形成浅沟道隔离区，所述浅沟道隔离区的高度与所述鳍片的高度相同；
步骤S4、对每个所述浅沟道隔离区进行凹陷处理在相邻两个所述鳍片之间形成凹槽，以露出所述鳍片的上部；
步骤S5、在每个所述鳍片和每个所述凹槽表面沉积ALD薄膜；
步骤S6、对沉积有所述ALD薄膜的所述多个鳍片和凹槽进行切割处理(Fin cut)。
具体地，如图3和图4所示，在步骤S1中，首先采用多重图形化掩膜工艺形成核心部件，核心部件包括衬底10、第一氧化层20、硬掩膜层30、第二氧化层40以及多个特征部件50；然后，在第二氧化层40上方将多个特征部件50替换为多个间隔件60，通过间隔件60确定后续鳍片的形成位置。衬底10的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述衬底10和特征部件50选用单晶硅材料构成，硬掩膜层30和间隔件60选用SiN材料构成。本领域技术人员可以理解的是，在衬底上形成氧化层、硬掩模层和间隔件可以按照现有工艺进行，因此不作详述。进一步地，所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SADP)工艺、或自对准四重图形化(Self-aligned Quadruple Patterned，SAQP)工艺。
具体地，如图5所示，在步骤S2中，对上述图形化的结构依次进行蚀刻，在与所述多个间隔件60位置对应的部分形成多个鳍片70，每个所述鳍片70上方形成有所述第一氧化层20、所述硬掩膜层30和所述第二氧化层40。本领域技术人员还可通过惯用的技术手段实现蚀刻，是以在此不再赘述。
具体地，如图6所示，在步骤S3中，在相邻的两个鳍片70之间形成高度与鳍片高度相同的多个浅沟道隔离区80。首先，在相邻两个所述鳍片70之间以及所述多个鳍片上方均匀覆盖衬垫氧化层,可以采用通过原位蒸汽生成(In-Situ Steam Generation，简称ISSG)工艺、原子层沉积工艺(ALD)、流体化学气相沉积工艺(FCVD，Flowable Chemical VaporDeposition)中的一种来实现；然后，进行化学机械抛光处理，以使所述衬垫氧化层的上表面与所述鳍片的顶部平坦化，从而移除所述第一氧化层、所述硬掩膜层和所述第二氧化层。在本发明中，通过对所有鳍片进行浅沟道隔离处理，可以避免倾斜鳍片的产生。
具体地，如图7所示，在步骤S4中，对每个所述浅沟道隔离区80进行凹陷处理在相邻两个所述鳍片之间形成凹槽90，以露出所述鳍片的上部。在本发明中，通过对所述鳍片之间的浅沟道隔离区进行凹陷处理，可以避免最终形成的FinFET结构中鳍片凹陷深度不同和鳍片特征尺寸不均的问题。
具体地，如图8所示，在步骤S5中，在每个所述鳍片70和每个所述凹槽90表面沉积ALD薄膜100，以在后续的切割处理中保护凹槽深度，所述ALD薄膜为SiN、SiOCN、TiN、TaN中的一种。
具体地，如图9-12所示，在步骤S6中，对沉积有所述ALD薄膜的所述多个鳍片和凹槽进行切割处理以去除边缘的虚拟鳍。如图9所示，首先去除边缘部分的虚拟鳍片和对应的凹槽；如图10所示，在剩余的鳍片和凹槽之间以及上方沉积氧化层110；如图11所示，进行氧回蚀处理以暴露出所述ALD薄膜，可以通过等离子各向同性蚀刻、化学各向同性蚀刻或湿法蚀刻中的一种移除所述ALD薄膜，通过控制氧回蚀处理深度形成不同的门底部结构；如图12所示，移除所述ALD薄膜。
图12为本发明最终制得的FinFET结构的剖面图。由此，可以看到通过本发明方法制得的FinFET结构的鳍片并无倾斜、凹槽边缘对称、凹槽深度相同且鳍片特征尺寸相同。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种FinFET制造方法，其特征在于，包括以下步骤：
采用多重图形化掩膜工艺形成包括衬底、第一氧化层、硬掩膜层、第二氧化层和多个间隔件的结构；
对上述图形化的结构进行蚀刻，在与所述多个间隔件位置对应的部分形成多个鳍片，每个所述鳍片上方形成有所述第一氧化层、所述硬掩膜层和所述第二氧化层；
在相邻两个所述鳍片之间形成浅沟道隔离区，所述浅沟道隔离区的高度与所述鳍片的高度相同；
对每个所述浅沟道隔离区进行凹陷处理在相邻两个所述鳍片之间形成凹槽，以露出所述鳍片的上部；
在每个所述鳍片和每个所述凹槽表面沉积ALD薄膜；
对沉积有所述ALD薄膜的所述多个鳍片和凹槽进行切割处理。
2.根据权利要求1所述的FinFET制造方法，其特征在于，所述ALD薄膜为SiN、SiOCN、TiN、TaN中的一种。
3.根据权利要求1所述的FinFET制造方法，其特征在于，所述衬底为Si，所述硬掩膜层为SiN。
4.根据权利要求1所述的FinFET制造方法，其特征在于，在相邻两个所述鳍片之间形成浅沟道隔离区的所述步骤包括：
在相邻两个所述鳍片之间以及所述多个鳍片上方均匀覆盖衬垫氧化层；
进行化学机械抛光处理，以使所述衬垫氧化层的上表面与所述鳍片的顶部平坦化，从而移除所述第一氧化层、所述硬掩膜层和所述第二氧化层。
5.根据权利要求4所述的FinFET制造方法，其特征在于，通过ISSG、ALD-Ox、FCVD中的一种在相邻两个所述鳍片之间以及所述多个鳍片上方均匀覆盖衬垫氧化层。
6.根据权利要求1所述的FinFET制造方法，其特征在于，对沉积有所述ALD薄膜的所述多个鳍片和凹槽进行切割处理所述步骤包括：
去除边缘部分的虚拟鳍片和对应的凹槽；
在剩余的鳍片和凹槽之间以及上方沉积氧化层；
进行氧回蚀处理以暴露出所述ALD薄膜；
移除所述ALD薄膜。
7.根据权利要求6所述的FinFET制造方法，其特征在于，通过等离子各向同性蚀刻、化学各向同性蚀刻或湿法蚀刻中的一种移除所述ALD薄膜。
8.一种根据权利要求1-7所述的FinFET制造方法形成的FinFET。
9.根据权利要求8所述的FinFET，其特征在于，通过控制氧回蚀处理深度形成不同的门底部结构。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010464454.XA CN113745109A (zh) | 2020-05-27 | 2020-05-27 | 一种FinFET制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010464454.XA CN113745109A (zh) | 2020-05-27 | 2020-05-27 | 一种FinFET制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113745109A true CN113745109A (zh) | 2021-12-03 |
Family
ID=78723585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010464454.XA Pending CN113745109A (zh) | 2020-05-27 | 2020-05-27 | 一种FinFET制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113745109A (zh) |
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